JPH08102526A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- JPH08102526A JPH08102526A JP7178988A JP17898895A JPH08102526A JP H08102526 A JPH08102526 A JP H08102526A JP 7178988 A JP7178988 A JP 7178988A JP 17898895 A JP17898895 A JP 17898895A JP H08102526 A JPH08102526 A JP H08102526A
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- Japan
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- conductivity type
- gate electrode
- semiconductor substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 簡易な製造方法で特性の良い容量素子を内蔵
したＣＭＯＳ半導体装置を提供できるようにする。 【解決手段】 第１導電型の半導体基板の複数箇所に形
成された第２導電型のウェルと、第１導電型の半導体基
板に形成された第２導電型のＭＯＳトランジスタと、第
２導電型のウェルの少なくとも一つにＭＯＳトランジス
タの形成と同時に第２導電型の不純物を導入して形成さ
れたキャパシタ領域と、キャパシタ領域の上部に絶縁層
を介して設けられたゲート電極と、を有してキャパシタ
領域とゲート電極との間に形成された容量体を有するＣ
ＭＯＳ半導体装置において、容量体は、ゲート電極の一
部に開口部が設けられ、ゲート電極の周辺と開口部に表
れたキャパシタ領域に第２導電型の不純物が導入され、
ゲート電極の周辺および開口部の第２導電型の不純物領
域が金属配線で接続されている。
したＣＭＯＳ半導体装置を提供できるようにする。 【解決手段】 第１導電型の半導体基板の複数箇所に形
成された第２導電型のウェルと、第１導電型の半導体基
板に形成された第２導電型のＭＯＳトランジスタと、第
２導電型のウェルの少なくとも一つにＭＯＳトランジス
タの形成と同時に第２導電型の不純物を導入して形成さ
れたキャパシタ領域と、キャパシタ領域の上部に絶縁層
を介して設けられたゲート電極と、を有してキャパシタ
領域とゲート電極との間に形成された容量体を有するＣ
ＭＯＳ半導体装置において、容量体は、ゲート電極の一
部に開口部が設けられ、ゲート電極の周辺と開口部に表
れたキャパシタ領域に第２導電型の不純物が導入され、
ゲート電極の周辺および開口部の第２導電型の不純物領
域が金属配線で接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタを内蔵
したＣＭＯＳ半導体装置の構造に関する。
したＣＭＯＳ半導体装置の構造に関する。
【０００２】
【従来の技術】一般に、ＭＯＳ型キャパシタ（コンデン
サ）にあってその容量は、酸化膜容量と、空乏層容量と
の直列接続により設定されている。そして、この空乏層
容量はゲート電圧値によって変化するものである。した
がって、その容量値を一定に保つことができない。その
結果、交流信号を取り扱う回路にあっては、そのトラン
ジスタの動作が不安定なものとなる。そこで、空乏層容
量を発生させない領域においてキャパシタを動作させた
いこととなる。
サ）にあってその容量は、酸化膜容量と、空乏層容量と
の直列接続により設定されている。そして、この空乏層
容量はゲート電圧値によって変化するものである。した
がって、その容量値を一定に保つことができない。その
結果、交流信号を取り扱う回路にあっては、そのトラン
ジスタの動作が不安定なものとなる。そこで、空乏層容
量を発生させない領域においてキャパシタを動作させた
いこととなる。
【０００３】第５図はＭＯＳキャパシタのＣ−Ｖ特性を
示すグラフである。従来はイオン注入法等の工程を追加
してこのゲート直下に疑似的にチャネルを形成し空乏層
の影響をなくしていた。すなわち、ＭＯＳキャパシタ、
ＣＭＯＳトランジスタが構成されるＩＣの場合にあって
は、従来は以下のプロセスによって製造されていた。
示すグラフである。従来はイオン注入法等の工程を追加
してこのゲート直下に疑似的にチャネルを形成し空乏層
の影響をなくしていた。すなわち、ＭＯＳキャパシタ、
ＣＭＯＳトランジスタが構成されるＩＣの場合にあって
は、従来は以下のプロセスによって製造されていた。
【０００４】第４図（ａ）〜（ｆ）は、従来のＭＯＳ型
キャパシタを有するＣＯＭＳ半導体装置の製造方法を説
明するための各工程における断面図を示している。ま
ず、同図（ａ）に示すように、例えばＰ型の半導体基板
１１を用意する。次に、同図（ｂ）に示すように、この
半導体基板１１の所定の領域に例えばイオン注入法によ
りＮ型の不純物を導入してＮウェル１３を形成する。こ
のとき、他の領域についてはレジストによってマスクさ
れる。
キャパシタを有するＣＯＭＳ半導体装置の製造方法を説
明するための各工程における断面図を示している。ま
ず、同図（ａ）に示すように、例えばＰ型の半導体基板
１１を用意する。次に、同図（ｂ）に示すように、この
半導体基板１１の所定の領域に例えばイオン注入法によ
りＮ型の不純物を導入してＮウェル１３を形成する。こ
のとき、他の領域についてはレジストによってマスクさ
れる。
【０００５】次に、同図（ｃ）に示すように、この半導
体基板１１の表面を選択的に酸化してフィールド酸化膜
１５を該表面に形成し、その基板表面を複数のトランジ
スタ形成領域に分離する。この場合にも、マスクは用い
られる。次に、同図（ｄ）に示すように、半導体基板１
１の所定の分離領域（ＭＯＳキャパシタ形成領域）にイ
オン注入法よってＮ型不純物を導入する。この場合、他
の領域はレジストによって覆われる。この結果、該ＭＯ
Ｓキャパシタ形成領域には所定のＮ型領域が形成され
る。
体基板１１の表面を選択的に酸化してフィールド酸化膜
１５を該表面に形成し、その基板表面を複数のトランジ
スタ形成領域に分離する。この場合にも、マスクは用い
られる。次に、同図（ｄ）に示すように、半導体基板１
１の所定の分離領域（ＭＯＳキャパシタ形成領域）にイ
オン注入法よってＮ型不純物を導入する。この場合、他
の領域はレジストによって覆われる。この結果、該ＭＯ
Ｓキャパシタ形成領域には所定のＮ型領域が形成され
る。
【０００６】次に、同図（ｅ）に示すように、上記Ｎウ
ェル領域１３の表面にあって絶縁層１７、ゲート電極１
９を所定のマスクプロセスによって被着、形成し、半導
体基板１１の他の分離領域（ＭＯＳキャパシタ形成領域
およびＮＦＥＴ形成領域）において、それぞれ絶縁層２
７、２９およびゲート電極３１、３３をリソグラフィ技
術を用いて形成する。さらに、このＮウェル領域１３に
おいて基板表面から例えばイオン注入法等によりマスク
を使用してＰ型不純物を導入してソース領域２１、およ
びドレイン領域２３を形成して、Ｐチャネル型ＦＥＴ
（電界効果型トランジスタ）２５を該領域１３に形成す
るものである。
ェル領域１３の表面にあって絶縁層１７、ゲート電極１
９を所定のマスクプロセスによって被着、形成し、半導
体基板１１の他の分離領域（ＭＯＳキャパシタ形成領域
およびＮＦＥＴ形成領域）において、それぞれ絶縁層２
７、２９およびゲート電極３１、３３をリソグラフィ技
術を用いて形成する。さらに、このＮウェル領域１３に
おいて基板表面から例えばイオン注入法等によりマスク
を使用してＰ型不純物を導入してソース領域２１、およ
びドレイン領域２３を形成して、Ｐチャネル型ＦＥＴ
（電界効果型トランジスタ）２５を該領域１３に形成す
るものである。
【０００７】更に、同図（ｆ）に示すように、マスクを
用いて上記Ｎウェル領域１３を除く部分にＮ型の不純物
を高濃度に導入する。これにより、Ｐ型半導体基板１１
上にＮチャネル型ＦＥＴ３５およびＭＯＳ容量３７が形
成されるものである。
用いて上記Ｎウェル領域１３を除く部分にＮ型の不純物
を高濃度に導入する。これにより、Ｐ型半導体基板１１
上にＮチャネル型ＦＥＴ３５およびＭＯＳ容量３７が形
成されるものである。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置の製造方法にあっては、ＭＯＳ容
量形成のためにデプレッションマスクが通常のＭＯＳト
ランジスタ形成工程以外にも必要であるため、そのマス
ク代がかかりウェファの単価も高くなっていた。したが
って、チップコストも高くなっていた。
うな従来の半導体装置の製造方法にあっては、ＭＯＳ容
量形成のためにデプレッションマスクが通常のＭＯＳト
ランジスタ形成工程以外にも必要であるため、そのマス
ク代がかかりウェファの単価も高くなっていた。したが
って、チップコストも高くなっていた。
【０００９】この発明の目的は、簡易な製造方法で内部
抵抗が小さく特性の良い容量素子を内蔵したＣＭＯＳ半
導体装置を提供できるようにすることにある。
抵抗が小さく特性の良い容量素子を内蔵したＣＭＯＳ半
導体装置を提供できるようにすることにある。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、第１導電型の半導体基板の複数箇所に形
成された第２導電型のウェルと、第１導電型の半導体基
板に形成された第２導電型のＭＯＳトランジスタと、第
２導電型のウェルの少なくとも一つにＭＯＳトランジス
タの形成と同時に第２導電型の不純物を導入して形成さ
れたキャパシタ領域と、キャパシタ領域の上部に絶縁層
を介して設けられたゲート電極と、を有してキャパシタ
領域とゲート電極との間に形成された容量体を有するＣ
ＭＯＳ半導体装置において、容量体は、ゲート電極の一
部に開口部が設けられ、ゲート電極の周辺と開口部に表
れたキャパシタ領域に第２導電型の不純物が導入され、
ゲート電極の周辺および開口部の第２導電型の不純物領
域が金属配線で接続されている。
めに本発明は、第１導電型の半導体基板の複数箇所に形
成された第２導電型のウェルと、第１導電型の半導体基
板に形成された第２導電型のＭＯＳトランジスタと、第
２導電型のウェルの少なくとも一つにＭＯＳトランジス
タの形成と同時に第２導電型の不純物を導入して形成さ
れたキャパシタ領域と、キャパシタ領域の上部に絶縁層
を介して設けられたゲート電極と、を有してキャパシタ
領域とゲート電極との間に形成された容量体を有するＣ
ＭＯＳ半導体装置において、容量体は、ゲート電極の一
部に開口部が設けられ、ゲート電極の周辺と開口部に表
れたキャパシタ領域に第２導電型の不純物が導入され、
ゲート電極の周辺および開口部の第２導電型の不純物領
域が金属配線で接続されている。
【００１１】
【発明の実施の形態】本発明に係るＣＭＯＳ型半導体装
置の第１実施例を図面を参照して説明する。第１図
（ａ）〜（ｆ）は、本発明の第１実施例に係るＭＯＳ型
キャパシタを有するＣＭＯＳ型半導体装置の製造方法を
説明するための各工程における断面図を示している。
置の第１実施例を図面を参照して説明する。第１図
（ａ）〜（ｆ）は、本発明の第１実施例に係るＭＯＳ型
キャパシタを有するＣＭＯＳ型半導体装置の製造方法を
説明するための各工程における断面図を示している。
【００１２】まず、同図（ａ）に示すように、例えばＰ
型の半導体基板１１１を用意する。次に、同図（ｂ）に
示すように、この半導体基板１１１の所定の２つの領域
に例えばイオン注入法によりＮ型の不純物を導入して２
つのＮウェル１１３、１１５を同時に形成する。このと
き、これら以外の他の領域についてはレジストによって
マスクされる。
型の半導体基板１１１を用意する。次に、同図（ｂ）に
示すように、この半導体基板１１１の所定の２つの領域
に例えばイオン注入法によりＮ型の不純物を導入して２
つのＮウェル１１３、１１５を同時に形成する。このと
き、これら以外の他の領域についてはレジストによって
マスクされる。
【００１３】次に、同図（ｃ）に示すように、この半導
体基板１１１の表面を選択的に酸化してフィールド酸化
膜１１７を該表面に形成し、その半導体基板表面を複数
のトランジスタ形成領域１１３、１１９とＭＯＳ型キャ
パシタ形成領域１１５に分離する。この場合にも、マス
クは用いられる。次に、同図（ｄ）に示すように、絶縁
層１２１、１３１、１３３、ゲート電極１２３、１３
５、１３７を所定のマスクプロセスによって被着、形成
する。さらに、このＮウェル領域１１３において半導体
基板表面から例えばイオン注入法等によりマスクを使用
して（他の領域１１５、１１９を覆い）Ｐ型不純物を導
入し、ソース領域１２５、およびドレイン領域１２７を
形成して、Ｐチャネル型ＦＥＴ（電界効果型トランジス
タ）１２９を該領域１１３に形成するものである。
体基板１１１の表面を選択的に酸化してフィールド酸化
膜１１７を該表面に形成し、その半導体基板表面を複数
のトランジスタ形成領域１１３、１１９とＭＯＳ型キャ
パシタ形成領域１１５に分離する。この場合にも、マス
クは用いられる。次に、同図（ｄ）に示すように、絶縁
層１２１、１３１、１３３、ゲート電極１２３、１３
５、１３７を所定のマスクプロセスによって被着、形成
する。さらに、このＮウェル領域１１３において半導体
基板表面から例えばイオン注入法等によりマスクを使用
して（他の領域１１５、１１９を覆い）Ｐ型不純物を導
入し、ソース領域１２５、およびドレイン領域１２７を
形成して、Ｐチャネル型ＦＥＴ（電界効果型トランジス
タ）１２９を該領域１１３に形成するものである。
【００１４】更に、同図（ｅ）に示すように、半導体基
板１１１の他の分離領域（ＭＯＳキャパシタ形成領域１
１５およびＮＦＥＴ形成領域１１９）において、マスク
を用いて（ＰＦＥＴ１２９を覆って）所定の部分にＮ型
の不純物を自己整合的に高濃度に導入する。これによ
り、Ｐ型半導体基板１１１上の所定の領域１１９および
１１５に、それぞれＮチャネル型ＦＥＴ１３９およびＭ
ＯＳ容量１４１が形成されるものである。
板１１１の他の分離領域（ＭＯＳキャパシタ形成領域１
１５およびＮＦＥＴ形成領域１１９）において、マスク
を用いて（ＰＦＥＴ１２９を覆って）所定の部分にＮ型
の不純物を自己整合的に高濃度に導入する。これによ
り、Ｐ型半導体基板１１１上の所定の領域１１９および
１１５に、それぞれＮチャネル型ＦＥＴ１３９およびＭ
ＯＳ容量１４１が形成されるものである。
【００１５】以上の結果、当該半導体基板１１１上には
Ｐチャネル型ＦＥＴ１２９、Ｎチャネル型ＦＥＴ１３９
およびＭＯＳ型キャパシタ１４１が形成されるものであ
る。なお、上記（ｄ）、（ｅ）に示す工程の順序は逆で
も良い。次に、第２図（ａ）〜（ｆ）は、本発明の第２
実施例に係るＣＭＯＳ半導体装置の製造方法を説明する
ための各工程における断面図を示している。この実施例
は、Ｎ型の半導体基板２１１にＣＭＯＳおよびＭＯＳ型
キャパシタを形成したものである。
Ｐチャネル型ＦＥＴ１２９、Ｎチャネル型ＦＥＴ１３９
およびＭＯＳ型キャパシタ１４１が形成されるものであ
る。なお、上記（ｄ）、（ｅ）に示す工程の順序は逆で
も良い。次に、第２図（ａ）〜（ｆ）は、本発明の第２
実施例に係るＣＭＯＳ半導体装置の製造方法を説明する
ための各工程における断面図を示している。この実施例
は、Ｎ型の半導体基板２１１にＣＭＯＳおよびＭＯＳ型
キャパシタを形成したものである。
【００１６】すなわち、第２図（ａ）において、Ｎ型の
半導体基板２１１を用意する。次に、同図（ｂ）に示す
ように、マスクを用いて該半導体基板２１１の２つの領
域にイオン注入法によりＰ型の不純物を導入してＰウェ
ル２１３、２１５を形成する。次に、同図（ｃ）に示す
ように、フィールド酸化膜２１７を該半導体基板２１１
の表面に形成して半導体基板表面を領域２１３、２１
９、２１５に分離する。
半導体基板２１１を用意する。次に、同図（ｂ）に示す
ように、マスクを用いて該半導体基板２１１の２つの領
域にイオン注入法によりＰ型の不純物を導入してＰウェ
ル２１３、２１５を形成する。次に、同図（ｃ）に示す
ように、フィールド酸化膜２１７を該半導体基板２１１
の表面に形成して半導体基板表面を領域２１３、２１
９、２１５に分離する。
【００１７】次に、同図（ｄ）に示すように、絶縁層２
２１、２３１、２３３、ゲート電極２２３、２３５、２
３７を被着、形成する。さらに、このＰウェル領域２１
３において半導体基板表面からイオン注入法等によりＮ
型不純物を導入してソース、ドレインを形成して、Ｎチ
ャネル型ＦＥＴ（電界効果型トランジスタ）２２５を形
成するものである。他の領域２１５、２１９はマスクし
ている。
２１、２３１、２３３、ゲート電極２２３、２３５、２
３７を被着、形成する。さらに、このＰウェル領域２１
３において半導体基板表面からイオン注入法等によりＮ
型不純物を導入してソース、ドレインを形成して、Ｎチ
ャネル型ＦＥＴ（電界効果型トランジスタ）２２５を形
成するものである。他の領域２１５、２１９はマスクし
ている。
【００１８】更に、同図（ｅ）に示すように、半導体基
板２１１の他の分離領域においても、Ｐ型の不純物を導
入する。これにより、Ｎ型半導体基板２１１上にＰチャ
ネル型ＦＥＴ２２７およびＭＯＳ容量２２９が形成され
るものである。第３図は本発明の第３実施例に係るＣＯ
ＭＳ半導体装置の製造方法を説明するための断面図を示
している。すなわち、この実施例にあっては、上記第１
実施例のＭＯＳ型キャパシタ形成工程にあって、そのゲ
ート電極３０１の形成後、これに所定の開口３０３を形
成するものである。開口形成後、この開口３０３を介し
てもＮウェル３０５にイオン注入するものである。この
結果、１つの広いゲート電極３０１を形成した場合、そ
の所定の位置３０３のＮウェル３０５にもＮ型不純物を
注入するものである。同図において、３０７はフィール
ド酸化膜であり、３０９はアルミニウム配線、３０１は
絶縁層である。
板２１１の他の分離領域においても、Ｐ型の不純物を導
入する。これにより、Ｎ型半導体基板２１１上にＰチャ
ネル型ＦＥＴ２２７およびＭＯＳ容量２２９が形成され
るものである。第３図は本発明の第３実施例に係るＣＯ
ＭＳ半導体装置の製造方法を説明するための断面図を示
している。すなわち、この実施例にあっては、上記第１
実施例のＭＯＳ型キャパシタ形成工程にあって、そのゲ
ート電極３０１の形成後、これに所定の開口３０３を形
成するものである。開口形成後、この開口３０３を介し
てもＮウェル３０５にイオン注入するものである。この
結果、１つの広いゲート電極３０１を形成した場合、そ
の所定の位置３０３のＮウェル３０５にもＮ型不純物を
注入するものである。同図において、３０７はフィール
ド酸化膜であり、３０９はアルミニウム配線、３０１は
絶縁層である。
【００１９】尚、開口３０３は、ゲート電極３０１で周
囲を囲まれるような形状でも、開口３０３の一部に設け
られた切り欠きによって周辺のＮ型不純物領域と連通す
るような形状でも構わない。以上のようにこの実施例に
あっては、大容量を有するＭＯＳ型キャパシタを小部分
に分割している。この結果、キャリアが移動しやすくな
って安定した容量が得られると共に内部抵抗を減少させ
ることができる。
囲を囲まれるような形状でも、開口３０３の一部に設け
られた切り欠きによって周辺のＮ型不純物領域と連通す
るような形状でも構わない。以上のようにこの実施例に
あっては、大容量を有するＭＯＳ型キャパシタを小部分
に分割している。この結果、キャリアが移動しやすくな
って安定した容量が得られると共に内部抵抗を減少させ
ることができる。
【００２０】
【発明の効果】以上説明してきたように、本発明によれ
ば、ウェル形成用のデプレッションマスクとキャパシタ
の反転層防止用のマスクとを兼用することができ、いず
れかのデプレッションマスクが不必要となるため、その
マスク代を安くすることができる。また、そのデプレッ
ション工程が減少するため、工程の減少による工程日程
の削減が可能となっている。更に、デプレッション工程
がなくなることによってウェファ単価、チップコストの
低減が図れる。またこの構造の容量体により、半導体基
板の多数キャリアが蓄積される状態で使用する為容量値
がＭＡＸの状態で使用できるとともに、容量体の内部抵
抗を減らせることができ、その結果、交流信号を取り扱
う回路にあっては安定な容量値が得られる。
ば、ウェル形成用のデプレッションマスクとキャパシタ
の反転層防止用のマスクとを兼用することができ、いず
れかのデプレッションマスクが不必要となるため、その
マスク代を安くすることができる。また、そのデプレッ
ション工程が減少するため、工程の減少による工程日程
の削減が可能となっている。更に、デプレッション工程
がなくなることによってウェファ単価、チップコストの
低減が図れる。またこの構造の容量体により、半導体基
板の多数キャリアが蓄積される状態で使用する為容量値
がＭＡＸの状態で使用できるとともに、容量体の内部抵
抗を減らせることができ、その結果、交流信号を取り扱
う回路にあっては安定な容量値が得られる。
【図１】 本発明の第１の実施例に係るＣＭＯＳ半導体
装置の各製造工程におけるペレットの断面図、
装置の各製造工程におけるペレットの断面図、
【図２】 本発明の第２の実施例に係るＣＭＯＳ半導体
装置の各製造工程におけるペレットの断面図、
装置の各製造工程におけるペレットの断面図、
【図３】 本発明のＣＭＯＳ半導体装置の断面図、
【図４】 従来のＣＭＯＳ半導体装置の各製造工程にお
けるペレットの断面図、
けるペレットの断面図、
【図５】 ＭＯＳキャパシタのＣ−Ｖ特性を示すグラフ
である。
である。
【符号の説明】 １１１ ：Ｐ型半導体基板 １１３、１１５：Ｎ型ウェル １２９ ：Ｐ型ＦＥＴ １３９ ：Ｎ型ＦＥＴ １４１ ：ＭＯＳ型キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 29/94 Ｃ
Claims (1)
- 【請求項１】 第１導電型の半導体基板の複数箇所に形
成された第２導電型のウェルと、第１導電型の前記半導
体基板に形成された第２導電型のＭＯＳトランジスタ
と、第２導電型の前記ウェルの少なくとも一つに前記Ｍ
ＯＳトランジスタの形成と同時に第２導電型の不純物を
導入して形成されたキャパシタ領域と、前記キャパシタ
領域の上部に絶縁層を介して設けられたゲート電極と、
を有して前記キャパシタ領域と前記ゲート電極との間に
形成された容量体を有するＣＭＯＳ半導体装置におい
て、前記容量体は、前記ゲート電極の一部に開口部が設
けられ、前記ゲート電極の周辺と前記開口部に表れた前
記キャパシタ領域に第２導電型の不純物が導入され、前
記ゲート電極の周辺および前記開口部の第２導電型の不
純物領域が金属配線で接続されていることを特徴とする
ＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178988A JPH08102526A (ja) | 1995-07-14 | 1995-07-14 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178988A JPH08102526A (ja) | 1995-07-14 | 1995-07-14 | Ｃｍｏｓ半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182970A Division JPH0656878B2 (ja) | 1988-07-22 | 1988-07-22 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102526A true JPH08102526A (ja) | 1996-04-16 |
Family
ID=16058157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7178988A Pending JPH08102526A (ja) | 1995-07-14 | 1995-07-14 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001516955A (ja) * | 1997-09-11 | 2001-10-02 | テレフオンアクチーボラゲツト エル エム エリクソン | 電気デバイスおよびその製造方法 |
| JP2005079159A (ja) * | 2003-08-28 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-07-14 JP JP7178988A patent/JPH08102526A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001516955A (ja) * | 1997-09-11 | 2001-10-02 | テレフオンアクチーボラゲツト エル エム エリクソン | 電気デバイスおよびその製造方法 |
| JP2005079159A (ja) * | 2003-08-28 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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