JPH079993B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH079993B2 JPH079993B2 JP60093745A JP9374585A JPH079993B2 JP H079993 B2 JPH079993 B2 JP H079993B2 JP 60093745 A JP60093745 A JP 60093745A JP 9374585 A JP9374585 A JP 9374585A JP H079993 B2 JPH079993 B2 JP H079993B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、MIS（金属−絶縁膜−半導体）型電界効果ト
ランジスタ（FET）を有する半導体装置およびその製造
方法に係り、特に、半導体と絶縁物との積層構造をLSI
用MISFETのチャネル領域およびゲート絶縁膜として使え
る程に界面特性が良好なSOI構造を形成し得る半導体装
置およびその製造方法に関する。
ランジスタ（FET）を有する半導体装置およびその製造
方法に係り、特に、半導体と絶縁物との積層構造をLSI
用MISFETのチャネル領域およびゲート絶縁膜として使え
る程に界面特性が良好なSOI構造を形成し得る半導体装
置およびその製造方法に関する。
〔発明の背景〕 電子計算機、通信機器の発達は目ざましく、特に最近で
は、複数の電子計算機を通信回線を用いてネットワーク
に組み、より高度な機能を実現しようという試みが開始
された。まさに、情報化時代の幕開けの感が強い。した
がって、今やこれらの機器の開発は時代の要請であり、
その基本部品である大規模集積回路（LSI）の超高速
化、超高集積化に対する要求は極めて大きい。これまで
この要求に応えるための主な手法は素子の微細化であっ
た。しかし、今後は、SOI（Silicon On Insulator:絶縁
物上の単結晶Si）構造を用いた積層集積回路や新構造ト
ランジスタがその立役者になると考えられる。それらの
デバイスの一例を第８図（Ａ）、（Ｂ）に示す。
は、複数の電子計算機を通信回線を用いてネットワーク
に組み、より高度な機能を実現しようという試みが開始
された。まさに、情報化時代の幕開けの感が強い。した
がって、今やこれらの機器の開発は時代の要請であり、
その基本部品である大規模集積回路（LSI）の超高速
化、超高集積化に対する要求は極めて大きい。これまで
この要求に応えるための主な手法は素子の微細化であっ
た。しかし、今後は、SOI（Silicon On Insulator:絶縁
物上の単結晶Si）構造を用いた積層集積回路や新構造ト
ランジスタがその立役者になると考えられる。それらの
デバイスの一例を第８図（Ａ）、（Ｂ）に示す。
第８図（Ａ）は積層集積回路の断面図であり、通常の平
面に形成したLSIを絶縁膜を介して積層したもので、集
積度が層数倍だけ増加する。第８図（Ｂ）はジェイ・エ
フ・ギボンズ（J.F.Gibbons）およびケイ・エフ・リー
（K.F.Lee）によるアイ・イー・イー・イー・エレクト
ロン・デバイスイズ・レターズ（IEEE Electron Device
s Letters）,Vol.EDL-1,No.6（1980年６月）の117〜118
頁に記載された論文「ワン・ゲート・ワイド CMOS イン
バータ オン レーザ・リクリスタライズド ポリシリ
コン」（One-Gate-Wide CMOS Inverter on Laser-Recry
stallized Polysilicon:レーザ再結晶化多結晶シリコン
上に形成した単一ゲートCMOSインバータ）により示され
た新構造トランジスタの一つであるジョイントゲートCM
OSである。いずれも、絶縁膜５上のSi層６に形成したMI
SFET（この場合、絶縁膜が酸化膜（Ｏxide）なので、MO
SFETと呼ぶ）を基本素子としている。第８図（Ａ）にお
いては、一点鎖線で囲んだ部分がMOSFETである。なお、
ジョイントゲートCMOSとは、第９図（Ａ）〜（Ｃ）の概
念図に示すように上下２つのMOSFETが一つのゲート電極
１を共有している相補型MOSFET（CMOS）である。MOSFET
を単純に積層した場合に比べ、ゲート電極の層間接続が
不要のため、集積度がさらに向上する。
面に形成したLSIを絶縁膜を介して積層したもので、集
積度が層数倍だけ増加する。第８図（Ｂ）はジェイ・エ
フ・ギボンズ（J.F.Gibbons）およびケイ・エフ・リー
（K.F.Lee）によるアイ・イー・イー・イー・エレクト
ロン・デバイスイズ・レターズ（IEEE Electron Device
s Letters）,Vol.EDL-1,No.6（1980年６月）の117〜118
頁に記載された論文「ワン・ゲート・ワイド CMOS イン
バータ オン レーザ・リクリスタライズド ポリシリ
コン」（One-Gate-Wide CMOS Inverter on Laser-Recry
stallized Polysilicon:レーザ再結晶化多結晶シリコン
上に形成した単一ゲートCMOSインバータ）により示され
た新構造トランジスタの一つであるジョイントゲートCM
OSである。いずれも、絶縁膜５上のSi層６に形成したMI
SFET（この場合、絶縁膜が酸化膜（Ｏxide）なので、MO
SFETと呼ぶ）を基本素子としている。第８図（Ａ）にお
いては、一点鎖線で囲んだ部分がMOSFETである。なお、
ジョイントゲートCMOSとは、第９図（Ａ）〜（Ｃ）の概
念図に示すように上下２つのMOSFETが一つのゲート電極
１を共有している相補型MOSFET（CMOS）である。MOSFET
を単純に積層した場合に比べ、ゲート電極の層間接続が
不要のため、集積度がさらに向上する。
MOSFETをSOI層に形成する際、ソース、ドレイン領域の
下面が誘電率の低いＩ層（絶縁物）に接するように設計
すれば、ソース、ドレイン領域下部が半導体で構成され
ている従来構造のMOSFETに比べ、ソース、ドレイン領域
の寄生容量が低減できる。このため、素子動作の高速化
が可能となる。
下面が誘電率の低いＩ層（絶縁物）に接するように設計
すれば、ソース、ドレイン領域下部が半導体で構成され
ている従来構造のMOSFETに比べ、ソース、ドレイン領域
の寄生容量が低減できる。このため、素子動作の高速化
が可能となる。
従来のSOI構造形成技術には大別して、絶縁膜もしくは
絶縁基板上に単結晶Siを形成する手法と、単結晶Si基板
中に絶縁物層を形成する手法とがある。前者の例とし
て、SiO2等の絶縁膜の上に堆積した多結晶Siをレーザ・
アニールあるいは電子ビーム・アニール、ストリップヒ
ータ・アニール等により結晶化する技術がある。後者の
例としてはプロトン打ち込みにより基板中に損傷層を形
成し、酸化し易い該損傷層を選択的に酸化するという技
術、あるいは、酸素イオン打ち込みによりSi基板中にSi
O2層を形成する技術等がある。現在では、これらの技術
により、MOSFETを形成できる良好な結晶性のSOIが形成
できるようになった。しかしながら、いずれの手法で形
成したSOIもSi層６と絶縁膜５との界面の電気的特性が
よくない。したがって、第８図（Ａ）のようにMOSFETを
形成すると、絶縁膜５と、その上に形成したSi層６との
界面32がソース２、ドレイン３間の電流経路を成し、こ
のことがソース、ドレイン領域間の漏れ電流の増加をき
たし、素子のオフ時の消費電力を増加させる。LSIにお
いては、必要なときに必要な素子に信号が流れるので、
全体として見れば、オフ状態の素子が多数を占め、オフ
時の消費電力がLSIチップ全体の消費電力を決定する。L
SIの発熱を抑えて誤動作なく動作させるためには、漏れ
電流は10-10A/μｍ以下に抑えることが必要で、上記の
劣悪な界面に起因する漏れ電流の増加は問題である。漏
れ電流は、温度が上昇すれば増加する性質がある。SOI
−MOSFETの場合、絶縁膜の熱伝導率が低いため、熱が溜
りやすいので、定常動作時の漏れ電流を上記の値に納め
るために、電流投入当初の漏れ電流値はそれよりできる
だけ低くすることが望ましい。
絶縁基板上に単結晶Siを形成する手法と、単結晶Si基板
中に絶縁物層を形成する手法とがある。前者の例とし
て、SiO2等の絶縁膜の上に堆積した多結晶Siをレーザ・
アニールあるいは電子ビーム・アニール、ストリップヒ
ータ・アニール等により結晶化する技術がある。後者の
例としてはプロトン打ち込みにより基板中に損傷層を形
成し、酸化し易い該損傷層を選択的に酸化するという技
術、あるいは、酸素イオン打ち込みによりSi基板中にSi
O2層を形成する技術等がある。現在では、これらの技術
により、MOSFETを形成できる良好な結晶性のSOIが形成
できるようになった。しかしながら、いずれの手法で形
成したSOIもSi層６と絶縁膜５との界面の電気的特性が
よくない。したがって、第８図（Ａ）のようにMOSFETを
形成すると、絶縁膜５と、その上に形成したSi層６との
界面32がソース２、ドレイン３間の電流経路を成し、こ
のことがソース、ドレイン領域間の漏れ電流の増加をき
たし、素子のオフ時の消費電力を増加させる。LSIにお
いては、必要なときに必要な素子に信号が流れるので、
全体として見れば、オフ状態の素子が多数を占め、オフ
時の消費電力がLSIチップ全体の消費電力を決定する。L
SIの発熱を抑えて誤動作なく動作させるためには、漏れ
電流は10-10A/μｍ以下に抑えることが必要で、上記の
劣悪な界面に起因する漏れ電流の増加は問題である。漏
れ電流は、温度が上昇すれば増加する性質がある。SOI
−MOSFETの場合、絶縁膜の熱伝導率が低いため、熱が溜
りやすいので、定常動作時の漏れ電流を上記の値に納め
るために、電流投入当初の漏れ電流値はそれよりできる
だけ低くすることが望ましい。
そこで、この問題を回避するために、この界面32にイオ
ン打ち込みにより不純物を導入しチャネル・ストッパを
形成する手法が考案され、かなり良い結果が得られるよ
うになった。しかし、この方法は、導入した不純物の一
部が、イオン打ち込みに伴う不純物濃度の深さ方向の拡
がりと素子製造の際の熱処理により、対面のゲート絶縁
膜界面に達し、MOSFETのしきい値電圧の制御を困難にす
る。特に、ソース、ドレイン領域の接合が浅くなり、そ
れに伴ってSi層が薄くなる将来のSOI−MOSFETには適用
困難である。また、特に、第８図（Ｂ）に示したジョイ
ントゲートCMOSの上層のMOSFETのように下地絶縁膜５を
５〜100nm厚の薄いゲート絶縁膜４として使う場合は、
下地絶縁膜５と、その上に形成したSi層６との界面33に
チャネルが形成されるため、上記問題はいっそう深刻な
ものになる。
ン打ち込みにより不純物を導入しチャネル・ストッパを
形成する手法が考案され、かなり良い結果が得られるよ
うになった。しかし、この方法は、導入した不純物の一
部が、イオン打ち込みに伴う不純物濃度の深さ方向の拡
がりと素子製造の際の熱処理により、対面のゲート絶縁
膜界面に達し、MOSFETのしきい値電圧の制御を困難にす
る。特に、ソース、ドレイン領域の接合が浅くなり、そ
れに伴ってSi層が薄くなる将来のSOI−MOSFETには適用
困難である。また、特に、第８図（Ｂ）に示したジョイ
ントゲートCMOSの上層のMOSFETのように下地絶縁膜５を
５〜100nm厚の薄いゲート絶縁膜４として使う場合は、
下地絶縁膜５と、その上に形成したSi層６との界面33に
チャネルが形成されるため、上記問題はいっそう深刻な
ものになる。
以上のように、上記の漏れ電流の問題は、SOI−MOSFET
をLSIに適用する上で、避けて通ることのできない障害
としてLSIにおけるSOIの適用を阻んできた。
をLSIに適用する上で、避けて通ることのできない障害
としてLSIにおけるSOIの適用を阻んできた。
本発明の目的は、ソース、ドレイン領域の寄生容量が小
さく、かつ、漏れ電流が10-10A/μｍ以下の、MISFETを
有する半導体装置およびその製造方法を提供することに
ある。
さく、かつ、漏れ電流が10-10A/μｍ以下の、MISFETを
有する半導体装置およびその製造方法を提供することに
ある。
例えば、シリコン（Si）と酸素（Ｏ）とは化学的に相性
が良く、両者の化学反応すなわちSi基板の酸化、特にＯ
が基板中へ拡散により侵入しSiと出会ったところでSi−
Ｏ結合を形成するという構成の酸化により、極めて界面
特性の良好なSiO2層/Si層構造が形成される。言い換え
れば、初めに固体Siがあってこれを酸化することによ
りSiO2膜を形成する。その際拡散によりＯが供給され
る、の二点が界面特性の良好なSi/SiO2系を作る条件な
のである。このような観点から従来のSOI技術を見てみ
ると、絶縁膜上にSi層を形成する手法はそもそもを満
たしていないし、Si基板中にSiO2層を形成する手法では
イオン打ち込みによりＯを導入しているのでを満たし
ていない。したがって、良好な界面を形成することが困
難である。
が良く、両者の化学反応すなわちSi基板の酸化、特にＯ
が基板中へ拡散により侵入しSiと出会ったところでSi−
Ｏ結合を形成するという構成の酸化により、極めて界面
特性の良好なSiO2層/Si層構造が形成される。言い換え
れば、初めに固体Siがあってこれを酸化することによ
りSiO2膜を形成する。その際拡散によりＯが供給され
る、の二点が界面特性の良好なSi/SiO2系を作る条件な
のである。このような観点から従来のSOI技術を見てみ
ると、絶縁膜上にSi層を形成する手法はそもそもを満
たしていないし、Si基板中にSiO2層を形成する手法では
イオン打ち込みによりＯを導入しているのでを満たし
ていない。したがって、良好な界面を形成することが困
難である。
本発明は以上のシリコンを例とした考察に基づき、上記
、の条件を満たす手法として考案された。すなわ
ち、本発明の半導体装置の製造方法は、半導体を材料と
する両持ち梁または片持ち梁（微小な橋：以下、マイク
ロブリッジと称す）を形成する工程と、次に、酸化また
は窒化により上記梁の上面および下面をそれぞれ第１、
第２の絶縁膜で被覆する工程と、さらにその後、上記第
１、第２の絶縁膜の少なくとも一方をゲート絶縁膜と
し、かつ、ソース、ドレイン領域のそれぞれ上面および
下面が、上記第１、第２の絶縁膜にそれぞれ接するMIS
型電界効果トランジスタを上記梁に形成する工程とを具
備することを特徴とする。
、の条件を満たす手法として考案された。すなわ
ち、本発明の半導体装置の製造方法は、半導体を材料と
する両持ち梁または片持ち梁（微小な橋：以下、マイク
ロブリッジと称す）を形成する工程と、次に、酸化また
は窒化により上記梁の上面および下面をそれぞれ第１、
第２の絶縁膜で被覆する工程と、さらにその後、上記第
１、第２の絶縁膜の少なくとも一方をゲート絶縁膜と
し、かつ、ソース、ドレイン領域のそれぞれ上面および
下面が、上記第１、第２の絶縁膜にそれぞれ接するMIS
型電界効果トランジスタを上記梁に形成する工程とを具
備することを特徴とする。
また、本発明の半導体装置は、半導体からなる両持ち梁
または片持ち梁と、上記梁の上面および下面をそれぞれ
被覆する第１、第２の絶縁膜とを有し、上記第１、第２
の絶縁膜の少なくとも一方をゲート絶縁膜とし、かつ、
ソース、ドレイン領域のそれぞれ上面および下面が、上
記第１、第２の絶縁膜にそれぞれ接するMIS型電界効果
トランジスタが上記梁に形成されていることを特徴とす
る。
または片持ち梁と、上記梁の上面および下面をそれぞれ
被覆する第１、第２の絶縁膜とを有し、上記第１、第２
の絶縁膜の少なくとも一方をゲート絶縁膜とし、かつ、
ソース、ドレイン領域のそれぞれ上面および下面が、上
記第１、第２の絶縁膜にそれぞれ接するMIS型電界効果
トランジスタが上記梁に形成されていることを特徴とす
る。
さらに、上記梁と該梁を支える基体との間が真空か、ま
たは空気もしくは不活性ガスで充填されていることを特
徴とする。
たは空気もしくは不活性ガスで充填されていることを特
徴とする。
すなわち、SOI−MISFETにおける動作時の熱の溜りを低
減できれば、漏れ電流低減の信頼性が向上する。そこ
で、本発明では、SOIのＩ層に通常の固体絶縁物に替え
て、気体絶縁物を利用する。気体にすると対流があるた
め、放熱が良好となる。もちろん、この場合も、界面の
電気的特性を良好に保つため、半導体の梁の下面も本発
明の手法による酸化膜もしくは窒化膜で被覆しておかな
ければならない。そこで、半導体の梁から絶縁気体へ向
けての熱伝導に支障ないほど薄く、すなわち、ゲート絶
縁膜の厚さにしておく。ただし、ソース、ドレイン領域
などの高不純物濃度領域が露出した表面では、絶縁膜の
成膜速度は不純物効果により加速され、ゲート絶縁膜に
比べ最大３倍程度に厚くなる。しかし、この程度までな
らば、放熱に支障はない。
減できれば、漏れ電流低減の信頼性が向上する。そこ
で、本発明では、SOIのＩ層に通常の固体絶縁物に替え
て、気体絶縁物を利用する。気体にすると対流があるた
め、放熱が良好となる。もちろん、この場合も、界面の
電気的特性を良好に保つため、半導体の梁の下面も本発
明の手法による酸化膜もしくは窒化膜で被覆しておかな
ければならない。そこで、半導体の梁から絶縁気体へ向
けての熱伝導に支障ないほど薄く、すなわち、ゲート絶
縁膜の厚さにしておく。ただし、ソース、ドレイン領域
などの高不純物濃度領域が露出した表面では、絶縁膜の
成膜速度は不純物効果により加速され、ゲート絶縁膜に
比べ最大３倍程度に厚くなる。しかし、この程度までな
らば、放熱に支障はない。
以下に本発明の実施例を説明する。
実施例１ 本実施例は、絶縁物上のSi層にMOSFETを作製した例であ
る。
る。
第１図（Ａ）に示すように、単結晶Si基板７の上に、厚
さ7000ÅのSiO2膜８を形成し、通常のホトリソグラフィ
技術を用いてこれを長方形の島に分離した。この際、Si
O2膜の代わりにSi3N4等の他の絶縁膜を用いてもよい。
また、島の形状は、円形、正方形、長方形その他適宜な
形状を用いてよい。この上に多結晶Si膜９を厚さ3500Å
堆積し、その後、レーザー・ビームを走査することによ
りこれを単結晶化した。すなわち、従来のレーザ・アニ
ールを用いたSOI形成技術によりSOI構造を形成した。こ
の場合、ストリップヒータ・アニールによるSOI技術、
あるいはSiの固相成長を利用したSOI技術等、他のいか
なる従来のSOI技術を用いてもよい。次に、これにマス
クをかけ、エッチングすることにより、SOI領域を第１
図（Ｂ）に示す如くいくつかの島に分離した（図では２
つ例示してある）。ついで、SiO2膜８の選択エッチング
を行ない、第１図（Ｃ）に示す如き、Siのマイクロブリ
ッジ30を形成した。これに熱酸化を施してその表面を良
質な厚さ450ÅのSiO2膜８で覆い、その後、通常のプロ
セスを用いてマイクロブリッジ30上にこのSiO2膜８をゲ
ート酸化膜４に用いるMOSFETを作製した。第１図（Ｄ）
に、その結果の断面図を示す。なお、熱酸化に替えて、
プラズマ酸化等を用いてもよいし、これをSiO2でなくSi
3N4等の他の絶縁膜に代えてもよい。また、この後、マ
イクロブリッジ30の下の空隙31に多結晶Siを埋め込め
ば、第１図（Ｅ）に示すように、下層にもゲート１が形
成できる。
さ7000ÅのSiO2膜８を形成し、通常のホトリソグラフィ
技術を用いてこれを長方形の島に分離した。この際、Si
O2膜の代わりにSi3N4等の他の絶縁膜を用いてもよい。
また、島の形状は、円形、正方形、長方形その他適宜な
形状を用いてよい。この上に多結晶Si膜９を厚さ3500Å
堆積し、その後、レーザー・ビームを走査することによ
りこれを単結晶化した。すなわち、従来のレーザ・アニ
ールを用いたSOI形成技術によりSOI構造を形成した。こ
の場合、ストリップヒータ・アニールによるSOI技術、
あるいはSiの固相成長を利用したSOI技術等、他のいか
なる従来のSOI技術を用いてもよい。次に、これにマス
クをかけ、エッチングすることにより、SOI領域を第１
図（Ｂ）に示す如くいくつかの島に分離した（図では２
つ例示してある）。ついで、SiO2膜８の選択エッチング
を行ない、第１図（Ｃ）に示す如き、Siのマイクロブリ
ッジ30を形成した。これに熱酸化を施してその表面を良
質な厚さ450ÅのSiO2膜８で覆い、その後、通常のプロ
セスを用いてマイクロブリッジ30上にこのSiO2膜８をゲ
ート酸化膜４に用いるMOSFETを作製した。第１図（Ｄ）
に、その結果の断面図を示す。なお、熱酸化に替えて、
プラズマ酸化等を用いてもよいし、これをSiO2でなくSi
3N4等の他の絶縁膜に代えてもよい。また、この後、マ
イクロブリッジ30の下の空隙31に多結晶Siを埋め込め
ば、第１図（Ｅ）に示すように、下層にもゲート１が形
成できる。
実施例２ 本実施例は、Si基板上にMOSFETを作製し、その上にSiで
マイクロブリッジを形成し、このブリッジ上にMOSFETを
作製し、積層集積回路を作製したものである。
マイクロブリッジを形成し、このブリッジ上にMOSFETを
作製し、積層集積回路を作製したものである。
まず、第２図（Ａ）に示すように、通常のプロセスを用
いて、Si基板７上にゲート電極１、ソース領域２、ゲー
ト領域３、ゲート絶縁膜４からなるMOSFETを作製した。
その上にCVD法（Chemical Vaper Deposition）によりSi
O2膜８を厚さ約1.3μｍ堆積し、公知のホトリソグラフ
ィ技術によりこれを実施例１と同様に長方形にパターニ
ングし、その上に多結晶Si膜９を厚さ3500Å堆積し、こ
の上をレーザビームで走査することにより堆積Siを単結
晶化した。この際、レーザビームを用いるSOI技術に限
らず、電子ビームを用いるSOI技術、固相成長を利用す
るSOI技術その他でもよいことはいうまでもない。さ
て、この長方形のSOI領域の所々をマスクを用いたエッ
チングにより削り取り、第２図（Ｂ）に示す形にした。
但し、この時、ｄ＞W/2（第２図（Ｂ）参照。（ｄ）は
削った領域に残るSiO2膜８の厚さ、Ｗは削られなかった
SOI領域の幅。）という条件を満たすように気をつけ
た。具体的にはＷ＝0.8μｍ、ｄ＝0.8μｍとした。次
に、等方性の選択エッチングによりSiO2膜８を0.5μｍ
エッチングすることによりSOI構造におけるSi膜９直下
のSiO2膜８を除去し、第２図（Ｃ）に示すように、Siの
マイクロブリッジ30を形成した。この時、SiO2膜８のエ
ッチング深さはSi基板７上のMOSFETのゲート酸化膜まで
達してないので、このFETが損傷を受ける心配がない。
ｄ＞W/2としたので、このようなエッチングができた訳
である。次に、第２図（Ｄ）に示すように、熱酸化によ
り厚さ450Åの薄いSiO2膜８を形成し、その後、このSiO
2膜８をゲート酸化膜４として通常のプロセスを用いて
マイクロブリッジ上にMOSFETを作製した。酸化にプラズ
マ酸化その他を用いてもよい点は、実施例１と同様であ
る。
いて、Si基板７上にゲート電極１、ソース領域２、ゲー
ト領域３、ゲート絶縁膜４からなるMOSFETを作製した。
その上にCVD法（Chemical Vaper Deposition）によりSi
O2膜８を厚さ約1.3μｍ堆積し、公知のホトリソグラフ
ィ技術によりこれを実施例１と同様に長方形にパターニ
ングし、その上に多結晶Si膜９を厚さ3500Å堆積し、こ
の上をレーザビームで走査することにより堆積Siを単結
晶化した。この際、レーザビームを用いるSOI技術に限
らず、電子ビームを用いるSOI技術、固相成長を利用す
るSOI技術その他でもよいことはいうまでもない。さ
て、この長方形のSOI領域の所々をマスクを用いたエッ
チングにより削り取り、第２図（Ｂ）に示す形にした。
但し、この時、ｄ＞W/2（第２図（Ｂ）参照。（ｄ）は
削った領域に残るSiO2膜８の厚さ、Ｗは削られなかった
SOI領域の幅。）という条件を満たすように気をつけ
た。具体的にはＷ＝0.8μｍ、ｄ＝0.8μｍとした。次
に、等方性の選択エッチングによりSiO2膜８を0.5μｍ
エッチングすることによりSOI構造におけるSi膜９直下
のSiO2膜８を除去し、第２図（Ｃ）に示すように、Siの
マイクロブリッジ30を形成した。この時、SiO2膜８のエ
ッチング深さはSi基板７上のMOSFETのゲート酸化膜まで
達してないので、このFETが損傷を受ける心配がない。
ｄ＞W/2としたので、このようなエッチングができた訳
である。次に、第２図（Ｄ）に示すように、熱酸化によ
り厚さ450Åの薄いSiO2膜８を形成し、その後、このSiO
2膜８をゲート酸化膜４として通常のプロセスを用いて
マイクロブリッジ上にMOSFETを作製した。酸化にプラズ
マ酸化その他を用いてもよい点は、実施例１と同様であ
る。
この後、低圧CVD法により、マイクロブリッジ下の空隙
をSiO2で埋め、かつ基板全面をSiO2膜８で覆った。その
後、図示はしないが、スルーホールを形成し、Alを用い
て配線を形成することにより、多層の集積回路を完成さ
せた。本実施例では、上下層にそれぞれ導電型の異なる
半導体層を形成し、両ゲート間、および上層のMOSFETの
高濃度不純物層の一方と下層のMOSFETの高濃度不純物層
の一方とを電気的に接続し、CMOSインバータを形成し
た。なお、上下層の高濃度不純物領域間の接続は、配線
を用いず、第２図（Ｅ）に示すように、両不純物層が直
接重なるように形成することによってもよいことはいう
までもない。
をSiO2で埋め、かつ基板全面をSiO2膜８で覆った。その
後、図示はしないが、スルーホールを形成し、Alを用い
て配線を形成することにより、多層の集積回路を完成さ
せた。本実施例では、上下層にそれぞれ導電型の異なる
半導体層を形成し、両ゲート間、および上層のMOSFETの
高濃度不純物層の一方と下層のMOSFETの高濃度不純物層
の一方とを電気的に接続し、CMOSインバータを形成し
た。なお、上下層の高濃度不純物領域間の接続は、配線
を用いず、第２図（Ｅ）に示すように、両不純物層が直
接重なるように形成することによってもよいことはいう
までもない。
実施例３ 実施例２に示したプロセスで第２図（Ｅ）に示した構造
を形成した。その後、マスクを用いてマイクロブリッジ
上のSiO2膜８のみを残してSiO2膜８をエッチングした
（第３図（Ａ））。次に、第３図（Ｂ）に示すように、
選択エピタキシャル成長法を用いて、Siが露出している
領域上にのみ単結晶Si膜25をマイクロブリッジの高さま
で堆積して平坦化した。なお、SiO2膜８の高さまでこの
単結晶Siを堆積すれば、より平坦な構造にすることがで
きる。この後、実施例２に示したプロセスを用いて、再
びマイクロブリッジを形成し、その層中にMOSFETを形成
し、第３図（Ｂ）に示す構造を形成した。表面に設けた
SiO2膜８に、図示はしないが、スルーホールを形成し、
配線を行ない、３層の集積回路を完成した。但し、本実
施例では、Al配線ではなく高不純物濃度の多結晶Siを用
いた。
を形成した。その後、マスクを用いてマイクロブリッジ
上のSiO2膜８のみを残してSiO2膜８をエッチングした
（第３図（Ａ））。次に、第３図（Ｂ）に示すように、
選択エピタキシャル成長法を用いて、Siが露出している
領域上にのみ単結晶Si膜25をマイクロブリッジの高さま
で堆積して平坦化した。なお、SiO2膜８の高さまでこの
単結晶Siを堆積すれば、より平坦な構造にすることがで
きる。この後、実施例２に示したプロセスを用いて、再
びマイクロブリッジを形成し、その層中にMOSFETを形成
し、第３図（Ｂ）に示す構造を形成した。表面に設けた
SiO2膜８に、図示はしないが、スルーホールを形成し、
配線を行ない、３層の集積回路を完成した。但し、本実
施例では、Al配線ではなく高不純物濃度の多結晶Siを用
いた。
実施例４ 本実施例は、本発明を用いてジョイントゲートCMOSを作
製した例である。この際、ソース、ドレイン領域は上、
下層ともゲート電極にセルフアラインで形成した。
製した例である。この際、ソース、ドレイン領域は上、
下層ともゲート電極にセルフアラインで形成した。
第４図（Ａ）に示すように、ｎ型の導電型の単結晶Si基
板７を用意し、これにレジストからなるマスク10を用い
たボロンのイオン打ち込み11を行ない、p+型領域２を形
成した。この領域は最終的には、下層のMOSFETのソース
領域となる。次に、第４図（Ｂ）に示すように、実施例
１と同様のレーザ・アニールを用いた従来のSOI技術を
用いて、上記のp+型領域と一部重なるようにSOI構造を
形成した。この際、他のSOI技術を用いてもよいことは
実施例１と同様である。また、堆積した単結晶Si膜９に
は、ボロンのイオン打ち込みを行ない、ｐ型の導電型と
した。ついで、これにマスクをかけてエッチングするこ
とにより、SOI領域を第１の実施例の第１図（Ｂ）に示
したようにいくつかの島に分離した。次に、基板表面に
Si3N4膜をCVD法により堆積し、これをマスクを用いてエ
ッチングし、第４図（Ｃ）に示すような形に成形した
（図には、島領域は１つしか示してない。）。このSi3N
4膜14は、ソース、ドレインを形成するためのイオン打
ち込みのマスクとして、また、ゲート電極形成の位置決
めのために使用する。すなわち、まず、ここへ加速エネ
ルギー500keVおよび200keVでボロンを打ち込み、第４図
（Ｄ）に示すようにp+型領域２、３を形成した。SOI構
造を形成する前にあらかじめ基板に形成しておいたp+型
領域と重なってできたp+型領域２は、ジョイントゲート
CMOSの下層MOSFETのソース領域２として、また、もう一
方のp+型領域は下層MOSFETのドレイン領域３として使う
ことになる。次に、ここへ加速エネルギー200keVでリン
イオンを打ち込み、堆積Si膜９中に、第４図（Ｅ）に示
すように、n+導電型の領域12、13を形成した。下層のソ
ース領域２と接しているn+型領域12が上層につくるMOSF
ETのソース領域12として、下層のドレイン領域３と接し
ているn+型領域13が上層のドレイン領域13として使われ
ることになる。次に、第４図（Ｆ）に示すように、基板
表面にレジスト10を塗布し、ホトリソグラフィ技術を用
いてパターン切りすることにより図示の如くマスク10を
形成した。これにSi3N4膜の選択エッチングを行ない、S
OI島周囲のSi3N4膜を除去し、ついで、レジスト10を除
去し、第４図（Ｇ）に示す形にした。ところで、試料を
プラズマ中にさらすと試料表面はシースと呼ばれる電界
領域で覆われる。シースの中では、正イオンは試料に向
って加速されるので、イオンの平均自由行程がシースの
厚さ以上となる充分にガス圧の低い領域でプラズマエッ
チングを行なうと、対象物表面に垂直な方向にのみエッ
チングが進行する。この性質を利用して該試料のSiO2膜
８を選択エッチングすると、第４図（Ｈ）に示すよう
に、Si3N4膜14の陰となった部分を残してSiO2膜８が削
り取られ、Siのマイクロブリッジが形成される。残った
SiO2膜８はダミー・ゲートである。続いて、選択エッチ
ングによりSi3N4膜14を除去し、ついで、第４図（Ｉ）
に示すように、熱酸化により試料表面を厚さ1000ÅのSi
O2膜８で覆った。次に、第４図（Ｊ）に示すように、CV
D法によりSi3N4膜14、16を堆積し、その後、異方性エッ
チング15を行なうと、マイクロブリッジ下に充填された
分のSi3N4膜16を除いてSi3N4膜14が除去される。つい
で、SiO2膜の選択エッチングを行なうとマイクロブリッ
ジの下にあったSiO2膜17が除去される。次に、熱酸化す
ることにより、第４図（Ｋ）に示すように、マイクロブ
リッジ下面およびその直下の基板表面に厚さ250ÅのSiO
2膜を形成した。これが、このジョイントゲートCMOSの
ゲート酸化膜４である。この後、第４図（Ｊ）で示した
前の工程において、Si3N4膜16をマイクロブリッジ下に
充填および異方性エッチングしたのと同様に、CVD法に
よる堆積、それにひき続く異方性エッチングにより、第
４図（Ｋ）に示すように、高不純物濃度の多結晶Si膜１
をマイクロブリッジ下に充填した。これが、ジョイント
ゲートCMOSのゲート電極１である。以上により、デバイ
スの主なる部分が完成した。
板７を用意し、これにレジストからなるマスク10を用い
たボロンのイオン打ち込み11を行ない、p+型領域２を形
成した。この領域は最終的には、下層のMOSFETのソース
領域となる。次に、第４図（Ｂ）に示すように、実施例
１と同様のレーザ・アニールを用いた従来のSOI技術を
用いて、上記のp+型領域と一部重なるようにSOI構造を
形成した。この際、他のSOI技術を用いてもよいことは
実施例１と同様である。また、堆積した単結晶Si膜９に
は、ボロンのイオン打ち込みを行ない、ｐ型の導電型と
した。ついで、これにマスクをかけてエッチングするこ
とにより、SOI領域を第１の実施例の第１図（Ｂ）に示
したようにいくつかの島に分離した。次に、基板表面に
Si3N4膜をCVD法により堆積し、これをマスクを用いてエ
ッチングし、第４図（Ｃ）に示すような形に成形した
（図には、島領域は１つしか示してない。）。このSi3N
4膜14は、ソース、ドレインを形成するためのイオン打
ち込みのマスクとして、また、ゲート電極形成の位置決
めのために使用する。すなわち、まず、ここへ加速エネ
ルギー500keVおよび200keVでボロンを打ち込み、第４図
（Ｄ）に示すようにp+型領域２、３を形成した。SOI構
造を形成する前にあらかじめ基板に形成しておいたp+型
領域と重なってできたp+型領域２は、ジョイントゲート
CMOSの下層MOSFETのソース領域２として、また、もう一
方のp+型領域は下層MOSFETのドレイン領域３として使う
ことになる。次に、ここへ加速エネルギー200keVでリン
イオンを打ち込み、堆積Si膜９中に、第４図（Ｅ）に示
すように、n+導電型の領域12、13を形成した。下層のソ
ース領域２と接しているn+型領域12が上層につくるMOSF
ETのソース領域12として、下層のドレイン領域３と接し
ているn+型領域13が上層のドレイン領域13として使われ
ることになる。次に、第４図（Ｆ）に示すように、基板
表面にレジスト10を塗布し、ホトリソグラフィ技術を用
いてパターン切りすることにより図示の如くマスク10を
形成した。これにSi3N4膜の選択エッチングを行ない、S
OI島周囲のSi3N4膜を除去し、ついで、レジスト10を除
去し、第４図（Ｇ）に示す形にした。ところで、試料を
プラズマ中にさらすと試料表面はシースと呼ばれる電界
領域で覆われる。シースの中では、正イオンは試料に向
って加速されるので、イオンの平均自由行程がシースの
厚さ以上となる充分にガス圧の低い領域でプラズマエッ
チングを行なうと、対象物表面に垂直な方向にのみエッ
チングが進行する。この性質を利用して該試料のSiO2膜
８を選択エッチングすると、第４図（Ｈ）に示すよう
に、Si3N4膜14の陰となった部分を残してSiO2膜８が削
り取られ、Siのマイクロブリッジが形成される。残った
SiO2膜８はダミー・ゲートである。続いて、選択エッチ
ングによりSi3N4膜14を除去し、ついで、第４図（Ｉ）
に示すように、熱酸化により試料表面を厚さ1000ÅのSi
O2膜８で覆った。次に、第４図（Ｊ）に示すように、CV
D法によりSi3N4膜14、16を堆積し、その後、異方性エッ
チング15を行なうと、マイクロブリッジ下に充填された
分のSi3N4膜16を除いてSi3N4膜14が除去される。つい
で、SiO2膜の選択エッチングを行なうとマイクロブリッ
ジの下にあったSiO2膜17が除去される。次に、熱酸化す
ることにより、第４図（Ｋ）に示すように、マイクロブ
リッジ下面およびその直下の基板表面に厚さ250ÅのSiO
2膜を形成した。これが、このジョイントゲートCMOSの
ゲート酸化膜４である。この後、第４図（Ｊ）で示した
前の工程において、Si3N4膜16をマイクロブリッジ下に
充填および異方性エッチングしたのと同様に、CVD法に
よる堆積、それにひき続く異方性エッチングにより、第
４図（Ｋ）に示すように、高不純物濃度の多結晶Si膜１
をマイクロブリッジ下に充填した。これが、ジョイント
ゲートCMOSのゲート電極１である。以上により、デバイ
スの主なる部分が完成した。
そこで、次に、ゲート１、及び上層・下層それぞれのソ
ース12,2への電気的接続を可能にするための加工を行な
う。まず、第４図（Ｌ）に示すように、試料の表面にレ
ジスト18を塗布する。これにホトリソグラフィ技術を用
いて、第４図（Ｌ）図中一点鎖線で囲んだ領域のレジス
トを除去し、マイクロブリッジ下に埋っていたゲート電
極１が露出するまで試料表面のエッチングを行なう。そ
の後、レジスト18を除去すれば、試料は第４図（Ｍ）、
（Ｎ）に示す形状となっている。第４図（Ｎ）の上面図
からわかるように、ゲート電極１は台形状に露出する。
これは、第４図（Ｈ）に示したように、ダミー・ゲート
を形成した際のマスク14がこのような形をしていたから
である。
ース12,2への電気的接続を可能にするための加工を行な
う。まず、第４図（Ｌ）に示すように、試料の表面にレ
ジスト18を塗布する。これにホトリソグラフィ技術を用
いて、第４図（Ｌ）図中一点鎖線で囲んだ領域のレジス
トを除去し、マイクロブリッジ下に埋っていたゲート電
極１が露出するまで試料表面のエッチングを行なう。そ
の後、レジスト18を除去すれば、試料は第４図（Ｍ）、
（Ｎ）に示す形状となっている。第４図（Ｎ）の上面図
からわかるように、ゲート電極１は台形状に露出する。
これは、第４図（Ｈ）に示したように、ダミー・ゲート
を形成した際のマスク14がこのような形をしていたから
である。
この台形状領域において配線を行なうので、コンタクト
抵抗を小さくすることができる。しかし、ゲートのコン
タクト抵抗が多少大きくても問題のない用途では、ゲー
ト電極１の形状をこのように末広がりの台形状にする必
要のないことはいうまでもない。なお、ダミー・ゲート
のマスクは、ソース、ドレイン形成のためのイオン打ち
込みのマスクでもあるので、当然、ソース、ドレイン端
部の形状もこうなっている。この工程で、ゲート電極１
の一部の露出、および上層のMOSFETのソース12と下層の
MOSFETのソース２との分離が完了した。最後に、第４図
（Ｏ）に示すように、バイアス・スパッタ法によりSiO2
膜８を堆積し、マスクを用いてのエッチングによりコン
タクトホールを開け、Alを用いて配線することによりジ
ョイントゲートCMOSが完成した。なお、本実施例で示し
た導電型をn,p入れ替えたジョイントゲートCMOSも同様
のプロセスで作製できることはいうまでもない。
抵抗を小さくすることができる。しかし、ゲートのコン
タクト抵抗が多少大きくても問題のない用途では、ゲー
ト電極１の形状をこのように末広がりの台形状にする必
要のないことはいうまでもない。なお、ダミー・ゲート
のマスクは、ソース、ドレイン形成のためのイオン打ち
込みのマスクでもあるので、当然、ソース、ドレイン端
部の形状もこうなっている。この工程で、ゲート電極１
の一部の露出、および上層のMOSFETのソース12と下層の
MOSFETのソース２との分離が完了した。最後に、第４図
（Ｏ）に示すように、バイアス・スパッタ法によりSiO2
膜８を堆積し、マスクを用いてのエッチングによりコン
タクトホールを開け、Alを用いて配線することによりジ
ョイントゲートCMOSが完成した。なお、本実施例で示し
た導電型をn,p入れ替えたジョイントゲートCMOSも同様
のプロセスで作製できることはいうまでもない。
実施例４−（２） 本実施例は実施例４の簡便型である。すなわち、ソース
およびドレインとゲートとの寄生容量を極めて小さく抑
える必要のある場合には、実施例４のデバイスが必要で
あり、一方、これがあまり問題とならない場合には、本
実施例のデバイスが有効となる。
およびドレインとゲートとの寄生容量を極めて小さく抑
える必要のある場合には、実施例４のデバイスが必要で
あり、一方、これがあまり問題とならない場合には、本
実施例のデバイスが有効となる。
実施例４で説明したプロセスと同じ手法により、第４図
（Ｅ）に示す構造を形成した。次に、選択エッチング法
によりSi3N4膜14を取り除き、その後、他の選択エッチ
ング法を用いてSiO2膜８を除去した。これを熱酸化する
ことにより、試料表面に厚さ250ÅのSiO2膜８を形成し
た。次に、低圧CVD法により、基板表面、マイクロブリ
ッジ上、およびマイクロブリッジ下に、高不純物濃度の
多結晶Si膜22を形成し、第４図（Ｐ）（断面図）に示す
構造にした。次に、異方性エッチングを用いて、マイク
ロブリッジ上および、後にゲート電極の引き出し電極と
して使用する部分以外の基板上の該多結晶Si膜22を除去
した。これに、実施例４において、第４図（Ｌ），
（Ｍ）に示したのと同様に、レジストの塗布およびその
部分的除去、該レジストをマスクに用いたエッチングを
行ない、上層のMOSFETのソース12と下層のMOSFETのソー
ス２との分離を行った（第４図（Ｑ））。この後、実施
例４と同様に、試料をパッシベーション膜（SiO2膜８）
で覆い、これにコンタクトホールを開け、次に配線をす
ることにより、ジョイントゲートCMOSが完成した。本実
施例においても、導電型をn,p入れ替えたジョイントゲ
ートCMOSを同様のプロセスで作製できることは言うまで
もない。
（Ｅ）に示す構造を形成した。次に、選択エッチング法
によりSi3N4膜14を取り除き、その後、他の選択エッチ
ング法を用いてSiO2膜８を除去した。これを熱酸化する
ことにより、試料表面に厚さ250ÅのSiO2膜８を形成し
た。次に、低圧CVD法により、基板表面、マイクロブリ
ッジ上、およびマイクロブリッジ下に、高不純物濃度の
多結晶Si膜22を形成し、第４図（Ｐ）（断面図）に示す
構造にした。次に、異方性エッチングを用いて、マイク
ロブリッジ上および、後にゲート電極の引き出し電極と
して使用する部分以外の基板上の該多結晶Si膜22を除去
した。これに、実施例４において、第４図（Ｌ），
（Ｍ）に示したのと同様に、レジストの塗布およびその
部分的除去、該レジストをマスクに用いたエッチングを
行ない、上層のMOSFETのソース12と下層のMOSFETのソー
ス２との分離を行った（第４図（Ｑ））。この後、実施
例４と同様に、試料をパッシベーション膜（SiO2膜８）
で覆い、これにコンタクトホールを開け、次に配線をす
ることにより、ジョイントゲートCMOSが完成した。本実
施例においても、導電型をn,p入れ替えたジョイントゲ
ートCMOSを同様のプロセスで作製できることは言うまで
もない。
実施例５ 実施例４で示したプロセスにおいて、第４図（Ａ）に示
したイオン打ち込み11を省略し、堆積Si膜９の導電型を
基板７の導電型と同じに選び、ソース、ドレイン形成の
ためのイオン打ち込みにはすべて同じ導電型を形成する
イオンを選び、上層・下層のソース領域12,2を分離する
工程を省くことにより、一つのゲート１で上層・下層の
チャネルを同時に駆動することができるMOSFETを作製し
た。これは、従来のMOSFETに比べて、ソース、ドレイン
の寄生容量を増やさずにチャネル幅を２倍にしたことに
相当し、そのため２倍の値の伝達コンダクタンスgmが得
られた。
したイオン打ち込み11を省略し、堆積Si膜９の導電型を
基板７の導電型と同じに選び、ソース、ドレイン形成の
ためのイオン打ち込みにはすべて同じ導電型を形成する
イオンを選び、上層・下層のソース領域12,2を分離する
工程を省くことにより、一つのゲート１で上層・下層の
チャネルを同時に駆動することができるMOSFETを作製し
た。これは、従来のMOSFETに比べて、ソース、ドレイン
の寄生容量を増やさずにチャネル幅を２倍にしたことに
相当し、そのため２倍の値の伝達コンダクタンスgmが得
られた。
実施例６ 本実施例は前に説明した新構造のMOSFETの一つを本発明
を用いて作製したものである。
を用いて作製したものである。
実施例１で説明したプロセスと同じ手法により、第１図
（Ｃ）に示す構造を形成し、イオン打ち込みにより堆積
Si膜９の導電型を基板７の導電型と同じにし、これを熱
酸化により厚さ250Åの酸化膜８で覆った。次に、CVD法
により高不純物濃度の多結晶Si膜22を堆積し、この上に
第５図（Ａ）に示すようにマスク10を形成した。これに
異方性エッチングを行なうことにより、マスク10の下お
よびマイクロブリッジの下にのみ多結晶Si膜22を残し
た。次に、実施例４のダミー・ゲートを形成する際に用
いたシース電界を利用した異方性エッチングにより、第
５図（Ｂ）に示すように、上記マスク10の陰になってい
る部分を残して多結晶Si膜22を除去した。ついで、マス
ク10を除去し、第５図（Ｃ）、（Ｄ）に示すように、熱
酸化によりSiの表面に500Åの酸化膜８を形成し、上記
多結晶Si膜22をマスクとしてイオン打ち込みすることに
より、マイクロブリッジ中にソース２、ドレイン３を形
成した。なお、ソース２、ドレイン３とゲート電極１間
の寄生容量があまり問題とならない応用の場合には、シ
ース電界を利用したエッチングの代わりに通常の異方性
エッチングを用いてよい。その場合、マイクロブリッジ
下にある多結晶Si膜22は全部残ることになり、デバイス
のでき上りの形態は第５図（Ｅ）、（Ｆ）に示した如く
になる。また、本実施例では熱酸化を用いたが、これに
代えて、プラズマ酸化、有磁場マイクロ波プラズマCVD
等を用いてもよい。
（Ｃ）に示す構造を形成し、イオン打ち込みにより堆積
Si膜９の導電型を基板７の導電型と同じにし、これを熱
酸化により厚さ250Åの酸化膜８で覆った。次に、CVD法
により高不純物濃度の多結晶Si膜22を堆積し、この上に
第５図（Ａ）に示すようにマスク10を形成した。これに
異方性エッチングを行なうことにより、マスク10の下お
よびマイクロブリッジの下にのみ多結晶Si膜22を残し
た。次に、実施例４のダミー・ゲートを形成する際に用
いたシース電界を利用した異方性エッチングにより、第
５図（Ｂ）に示すように、上記マスク10の陰になってい
る部分を残して多結晶Si膜22を除去した。ついで、マス
ク10を除去し、第５図（Ｃ）、（Ｄ）に示すように、熱
酸化によりSiの表面に500Åの酸化膜８を形成し、上記
多結晶Si膜22をマスクとしてイオン打ち込みすることに
より、マイクロブリッジ中にソース２、ドレイン３を形
成した。なお、ソース２、ドレイン３とゲート電極１間
の寄生容量があまり問題とならない応用の場合には、シ
ース電界を利用したエッチングの代わりに通常の異方性
エッチングを用いてよい。その場合、マイクロブリッジ
下にある多結晶Si膜22は全部残ることになり、デバイス
のでき上りの形態は第５図（Ｅ）、（Ｆ）に示した如く
になる。また、本実施例では熱酸化を用いたが、これに
代えて、プラズマ酸化、有磁場マイクロ波プラズマCVD
等を用いてもよい。
実施例７ 実施例６の工程において、ソース２、ドレイン３をマイ
クロブリッジ中に形成するためのイオン打ち込みの前
に、マイクロブリッジのソース２、ドレイン３と同じ導
電型となるイオンを、それが基板７に到達するほどの高
加速エネルギーで打ち込む工程を挿入し、第６図に示す
構造のMOSFETを形成した。このように構成したことによ
り、本実施例では、伝達コンダクタンスgmを３倍以上に
することができた。
クロブリッジ中に形成するためのイオン打ち込みの前
に、マイクロブリッジのソース２、ドレイン３と同じ導
電型となるイオンを、それが基板７に到達するほどの高
加速エネルギーで打ち込む工程を挿入し、第６図に示す
構造のMOSFETを形成した。このように構成したことによ
り、本実施例では、伝達コンダクタンスgmを３倍以上に
することができた。
実施例８ 実施例６の工程において、イオン打ち込みにより堆積Si
膜９の導電型を基板７と同じにする工程の代りに、堆積
Si膜９の導電型を基板７の導電型と逆にするイオンを選
んでこれを打ち込む工程を行ない、かつ、マイクロブリ
ッジ中にソース12、ドレイン13を形成するためのイオン
打ち込みの前に、マイクロブリッジのソース12、ドレイ
ン13の導電形と逆の導電型となるイオンを選びこれを基
板７に到達するほどの高加速エネルギーで打ち込む工程
を挿入し、さらに、ソース2,12、ドレイン3,13を形成し
た後、マスクを用いたエッチングにより堆積Si9のソー
ス領域12の一部を剥ぎ取って基板１に形成したソース２
とを分離する工程を挿入することにより第７図に示す形
態のMOSFETを作製した。これは、上層のMOSFETが実施例
６で説明したMOSFETとなっているジョイントゲートCMOS
である。
膜９の導電型を基板７と同じにする工程の代りに、堆積
Si膜９の導電型を基板７の導電型と逆にするイオンを選
んでこれを打ち込む工程を行ない、かつ、マイクロブリ
ッジ中にソース12、ドレイン13を形成するためのイオン
打ち込みの前に、マイクロブリッジのソース12、ドレイ
ン13の導電形と逆の導電型となるイオンを選びこれを基
板７に到達するほどの高加速エネルギーで打ち込む工程
を挿入し、さらに、ソース2,12、ドレイン3,13を形成し
た後、マスクを用いたエッチングにより堆積Si9のソー
ス領域12の一部を剥ぎ取って基板１に形成したソース２
とを分離する工程を挿入することにより第７図に示す形
態のMOSFETを作製した。これは、上層のMOSFETが実施例
６で説明したMOSFETとなっているジョイントゲートCMOS
である。
以上、実施例をいくつか説明したが、その中で実施例１
（第１図（Ｄ））、実施例２（第２図（Ｄ））、実施例
６（第５図（Ｄ））、実施例７（第６図）、実施例８
（第７図）では、上層のMOSFETと下層のMOSFETあるいは
基板７との層間絶縁に空気層が使われているが、ここへ
SiO2，Si3N4等の他の絶縁物を充填してもよいことはい
うまでもない。但し、層間絶縁膜は誘電率が小さい程よ
く、したがって最も誘電率の小さい真空が、次いでそれ
に準ずる窒素や空気が好ましいのである。なお、上記実
施例では作製した素子を実装する際は、乾燥窒素で封じ
る手法をとった。
（第１図（Ｄ））、実施例２（第２図（Ｄ））、実施例
６（第５図（Ｄ））、実施例７（第６図）、実施例８
（第７図）では、上層のMOSFETと下層のMOSFETあるいは
基板７との層間絶縁に空気層が使われているが、ここへ
SiO2，Si3N4等の他の絶縁物を充填してもよいことはい
うまでもない。但し、層間絶縁膜は誘電率が小さい程よ
く、したがって最も誘電率の小さい真空が、次いでそれ
に準ずる窒素や空気が好ましいのである。なお、上記実
施例では作製した素子を実装する際は、乾燥窒素で封じ
る手法をとった。
また、上記実施例では堆積Si層とSi基板の２層あるいは
３層構造のデバイスを作製したが、この上にさらにマイ
クロブリッジを何段か重ね、上記実施例において説明し
た手法を用いれば４層以上のデバイスを作製できること
はいうまでもない。さらに、実施例２およびその多段構
造のデバイスでは、MOSFET以外の素子例えばキャパシタ
等をマイクロブリッジ中あるいは基板に作製できること
もいうまでもない。
３層構造のデバイスを作製したが、この上にさらにマイ
クロブリッジを何段か重ね、上記実施例において説明し
た手法を用いれば４層以上のデバイスを作製できること
はいうまでもない。さらに、実施例２およびその多段構
造のデバイスでは、MOSFET以外の素子例えばキャパシタ
等をマイクロブリッジ中あるいは基板に作製できること
もいうまでもない。
上記実施例においては、絶縁物上に形成したSi膜と該絶
縁物との界面準位密度が２×10-10cm-2程度と極めて小
さくすることができた。その結果、チャネルストッパを
ここに形成しなくても該Si膜に形成したMOSFETのソー
ス、ドレイン間の漏れ電流をSi基板上に作製したMOSFET
と同程度もしくはそれよりも小さくする事ができた。
縁物との界面準位密度が２×10-10cm-2程度と極めて小
さくすることができた。その結果、チャネルストッパを
ここに形成しなくても該Si膜に形成したMOSFETのソー
ス、ドレイン間の漏れ電流をSi基板上に作製したMOSFET
と同程度もしくはそれよりも小さくする事ができた。
以上説明したように、本発明によれば、下地絶縁膜と、
該絶縁膜上に形成した半導体層との界面特性が大幅に向
上し、当該界面を伝わったソース、ドレイン領域間の漏
れ電流を10-10A/μｍ以下に抑制することができる。そ
れにより、SOI−MISFETの低消費電力での動作、および
その下地絶縁膜のゲート絶縁膜としての利用が可能とな
り、低消費電力、高速動作のMISFETの基礎プロセスが確
立した。
該絶縁膜上に形成した半導体層との界面特性が大幅に向
上し、当該界面を伝わったソース、ドレイン領域間の漏
れ電流を10-10A/μｍ以下に抑制することができる。そ
れにより、SOI−MISFETの低消費電力での動作、および
その下地絶縁膜のゲート絶縁膜としての利用が可能とな
り、低消費電力、高速動作のMISFETの基礎プロセスが確
立した。
第１図（Ａ）〜（Ｅ）は本発明の第１の実施例を示す
図、第２図（Ａ）〜（Ｅ）は本発明の第２の実施例を示
す図、第３図（Ａ）、（Ｂ）は本発明の第３の実施例を
示す図、第４図（Ａ）〜（Ｑ）は本発明の第４の実施例
を示す図、第５図（Ａ）〜（Ｆ）は本発明の第６の実施
例を示す図、第６図は本発明の第７の実施例を示す図、
第７図は本発明の第８の実施例を示す図、第８図（Ａ）
は将来の積層集積回路の基本構造を示す断面図、第８図
（Ｂ）は将来の新構造トランジスタを示す断面図、第９
図（Ａ）〜（Ｃ）はジョイントゲートCMOSの構成の概念
を示す図である。 １…ゲート電極、２…ソース領域 ３…ドレイン領域、４…ゲート絶縁膜 ５…下地絶縁膜 ６…SOI構造におけるSi膜 ７…Si基板、８…SiO2膜 ９…単結晶化した堆積Si膜 10…マスク、11…イオン打ち込み 12…上層MOSFETのソース領域 13…上層MOSFETのドレイン領域 14…Si3N4膜、15…異方性エッチング 16…マイクロブリッジ下に充填されたSi3N4膜 17…マイクロブリッジ下に充填されたSiO2膜 18…レジスト、19…ゲート電極端子 20…上層MOSFETのソース電極端子 21…下層MOSFETのソース電極端子 22…高不純物濃度の多結晶Si膜 23…ソース電極端子、24…ドレイン電極端子 30…マイクロブリッジ
図、第２図（Ａ）〜（Ｅ）は本発明の第２の実施例を示
す図、第３図（Ａ）、（Ｂ）は本発明の第３の実施例を
示す図、第４図（Ａ）〜（Ｑ）は本発明の第４の実施例
を示す図、第５図（Ａ）〜（Ｆ）は本発明の第６の実施
例を示す図、第６図は本発明の第７の実施例を示す図、
第７図は本発明の第８の実施例を示す図、第８図（Ａ）
は将来の積層集積回路の基本構造を示す断面図、第８図
（Ｂ）は将来の新構造トランジスタを示す断面図、第９
図（Ａ）〜（Ｃ）はジョイントゲートCMOSの構成の概念
を示す図である。 １…ゲート電極、２…ソース領域 ３…ドレイン領域、４…ゲート絶縁膜 ５…下地絶縁膜 ６…SOI構造におけるSi膜 ７…Si基板、８…SiO2膜 ９…単結晶化した堆積Si膜 10…マスク、11…イオン打ち込み 12…上層MOSFETのソース領域 13…上層MOSFETのドレイン領域 14…Si3N4膜、15…異方性エッチング 16…マイクロブリッジ下に充填されたSi3N4膜 17…マイクロブリッジ下に充填されたSiO2膜 18…レジスト、19…ゲート電極端子 20…上層MOSFETのソース電極端子 21…下層MOSFETのソース電極端子 22…高不純物濃度の多結晶Si膜 23…ソース電極端子、24…ドレイン電極端子 30…マイクロブリッジ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 27/12 Ｆ 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｘ 8934−4Ｍ 27/08 １０２ Ｅ
Claims (3)
- 【請求項１】半導体を材料とする両持ち梁または片持ち
梁を形成する工程と、次に、酸化または窒化により上記
梁の上面および下面をそれぞれ第１、第２の絶縁膜で被
覆する工程と、さらにその後、上記第１、第２の絶縁膜
の少なくとも一方をゲート絶縁膜とし、かつ、ソース、
ドレイン領域のそれぞれ上面および下面が、上記第１、
第２の絶縁膜にそれぞれ接するMIS型電界効果トランジ
スタを上記梁に形成する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項２】半導体からなる両持ち梁または片持ち梁
と、上記梁の上面および下面をそれぞれ被覆する第１、
第２の絶縁膜とを有し、上記第１、第２の絶縁膜の少な
くとも一方をゲート絶縁膜とし、かつ、ソース、ドレイ
ン領域のそれぞれ上面および下面が、上記第１、第２の
絶縁膜にそれぞれ接するMIS型電界効果トランジスタが
上記梁に形成されていることを特徴とする半導体装置。 - 【請求項３】上記梁と該梁を支える基体との間が真空
か、または空気もしくは不活性ガスで充填されているこ
とを特徴とする特許請求の範囲第２項記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093745A JPH079993B2 (ja) | 1985-05-02 | 1985-05-02 | 半導体装置およびその製造方法 |
| KR1019860003147A KR890004969B1 (ko) | 1985-05-02 | 1986-04-24 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093745A JPH079993B2 (ja) | 1985-05-02 | 1985-05-02 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61252656A JPS61252656A (ja) | 1986-11-10 |
| JPH079993B2 true JPH079993B2 (ja) | 1995-02-01 |
Family
ID=14090955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093745A Expired - Lifetime JPH079993B2 (ja) | 1985-05-02 | 1985-05-02 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH079993B2 (ja) |
| KR (1) | KR890004969B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2894671B1 (fr) * | 2005-12-13 | 2008-07-04 | Commissariat Energie Atomique | Outil pour la determination de forme de pointe de microscope a force atomique |
| JP6050034B2 (ja) * | 2012-06-12 | 2016-12-21 | 猛英 白土 | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512800A (en) * | 1978-07-08 | 1980-01-29 | Bbc Brown Boveri & Cie | Method of manufacturing pressure detector operated by piezo resistance effect |
| JPS581548A (ja) * | 1981-06-01 | 1983-01-06 | コツパ−ス コムパニ− インコ−ポレ−テツド | 難燃性複合材料 |
| JPS5893226A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体薄膜構造の製造方法 |
-
1985
- 1985-05-02 JP JP60093745A patent/JPH079993B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-24 KR KR1019860003147A patent/KR890004969B1/ko not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512800A (en) * | 1978-07-08 | 1980-01-29 | Bbc Brown Boveri & Cie | Method of manufacturing pressure detector operated by piezo resistance effect |
| JPS581548A (ja) * | 1981-06-01 | 1983-01-06 | コツパ−ス コムパニ− インコ−ポレ−テツド | 難燃性複合材料 |
| JPS5893226A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体薄膜構造の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890004969B1 (ko) | 1989-12-02 |
| JPS61252656A (ja) | 1986-11-10 |
| KR860009492A (ko) | 1986-12-23 |
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