JPH0799261A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、たとえばサークワッ
ドと称するガラス封止セラミックパッケージ（ＱＦＰ−
Ｇ）などの半導体装置に関するもので、特にゲートアレ
ーなどに使用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a glass-sealed ceramic package (QFP-type) called a squad, for example.
G) and other semiconductor devices, especially those used for gate arrays and the like.
【０００２】[0002]
【従来の技術】従来、半導体装置の１つとして、セラミ
ック基板内に搭載された半導体チップを低融点ガラスを
用いて封止してなるＱＦＰ−Ｇが実用化されている。図
４は、従来のＱＦＰ−Ｇの構成を示すものである。2. Description of the Related Art Conventionally, as one of semiconductor devices, a QFP-G in which a semiconductor chip mounted in a ceramic substrate is sealed with a low melting point glass has been put into practical use. FIG. 4 shows the configuration of a conventional QFP-G.
【０００３】このＱＦＰ−Ｇは、上下のセラミック基板
１，２によりフェリウム・ニッケル合金（４２Ａｌｌｏ
ｙ）またはコバール（ＫＯＶ）などよりなるリードフレ
ーム３を挟み込み、封止材に低融点ガラス４を用いて半
導体チップ５の周囲を封止したものである。This QFP-G is a ferrium-nickel alloy (42Allo) made up of upper and lower ceramic substrates 1 and 2.
y) or Kovar (KOV) or the like, and a lead frame 3 is sandwiched between the semiconductor chips 5 and the low melting point glass 4 is used as a sealing material.
【０００４】この場合、半導体チップ５は、銀−ポリイ
ミド（Ａｇ−ＰＩ）または銀−ガラス（Ａｇ−Ｇｌａｓ
ｓ）などのマウント材６によりセラミック基板２上にマ
ウントされ、その電極パッドがアルミニウム（Ａｌ）や
金（Ａｕ）などのワイヤ７を介してリードフレーム３の
インナリード部と電気的に接続されている。In this case, the semiconductor chip 5 is made of silver-polyimide (Ag-PI) or silver-glass (Ag-Glas).
mounted on the ceramic substrate 2 by a mounting material 6 such as s), and its electrode pad is electrically connected to the inner lead portion of the lead frame 3 through a wire 7 such as aluminum (Al) or gold (Au). There is.
【０００５】通常、ＱＦＰ−Ｇに搭載される半導体チッ
プ５のサイズは、リードフレーム３のインナリード部の
ピッチおよびボンディングワイヤ７のループ長により制
限される。Usually, the size of the semiconductor chip 5 mounted on the QFP-G is limited by the pitch of the inner lead portions of the lead frame 3 and the loop length of the bonding wire 7.
【０００６】ここで、ピン数が３０４ピンのＱＦＰ−Ｇ
の場合について考えると、リードフレーム３の厚さ
（ｔ）を０．１５ｍｍとしたとき、エッチングによるイ
ンナリード部のピッチの加工限界は２２０μｍ程度（イ
ンナリード部のボンディングの有効幅を１００μｍとす
る）であり、インナリード部の先端の開口は約２０ｍｍ
角となる。Here, the QFP-G has 304 pins.
When the thickness (t) of the lead frame 3 is set to 0.15 mm, the working limit of the pitch of the inner lead portion due to etching is about 220 μm (the effective bonding width of the inner lead portion is 100 μm). And the opening at the tip of the inner lead is about 20 mm.
It becomes a corner.
【０００７】また、このときのワイヤ７のループ長は、
約３．５〜４．５ｍｍが限界となる。したがって、３０
４ピンのＱＦＰ−Ｇに搭載できる半導体チップ５の最小
サイズは、１５．０ｍｍ角程度が限界となる。The loop length of the wire 7 at this time is
The limit is about 3.5 to 4.5 mm. Therefore, 30
The minimum size of the semiconductor chip 5 that can be mounted on the 4-pin QFP-G is limited to about 15.0 mm square.
【０００８】一方、ＱＦＰ−Ｇにおいては、たとえば小
ゲート多ピンチップのような、より小型の半導体チップ
を搭載できるようにすることで、低コスト化が図れるこ
とが知られている。On the other hand, it is known that in the QFP-G, cost reduction can be achieved by making it possible to mount a smaller semiconductor chip such as a small gate multi-pin chip.
【０００９】これは、搭載できるチップのサイズを小さ
くし、１チップ当たりの単価を下げる（一般に１枚のウ
ェハより得られるチップ数が多くなればそれだけ安価に
できる）ことにより、全体的なコストダウンが可能とな
るためである。This is because the size of the chips that can be mounted is reduced and the unit price per chip is reduced (generally, the more chips that can be obtained from one wafer, the lower the cost). This is because it becomes possible.
【００１０】そこで、より小型の半導体チップを搭載で
きるようにするための対策として、リードフレーム３の
厚さを薄くし、インナリード部のピッチを短縮すること
が容易に考えられる。Therefore, as a measure for mounting a smaller semiconductor chip, it is easily conceivable to reduce the thickness of the lead frame 3 and shorten the pitch of the inner lead portions.
【００１１】すなわち、インナリード部を延長して、小
型の半導体チップを搭載した場合にも、インナリード部
の先端が半導体チップの電極パッドに近接されるように
することで、電極パッドとインナリード部との接続をワ
イヤ７のループ長の限界範囲内で可能にしようとするも
のである。That is, even when a small semiconductor chip is mounted by extending the inner lead portion, by making the tip of the inner lead portion close to the electrode pad of the semiconductor chip, the electrode pad and the inner lead are It is intended to allow the connection with the part within the limit range of the loop length of the wire 7.
【００１２】しかしながら、リードフレーム３を薄くす
る場合、アウタリード部も同然のように薄くなるため、
機械的強度の低下を招くという問題があった。これは、
リードフレーム３の機械的強度が、板厚の２乗により低
下するためである。However, when the lead frame 3 is thinned, the outer lead portions are also thinned.
There is a problem that the mechanical strength is lowered. this is,
This is because the mechanical strength of the lead frame 3 decreases due to the square of the plate thickness.
【００１３】[0013]
【発明が解決しようとする課題】上記したように、従来
においては、より小型の半導体チップを搭載できるよう
にすることが難しいという問題があった。そこで、この
発明は、リードフレームの機械的強度の低下を招いたり
することなく、搭載できる半導体チップを小型化でき、
低廉価を図ることが可能な半導体装置を提供することを
目的としている。As described above, in the past, there was a problem that it was difficult to mount a smaller semiconductor chip. Therefore, the present invention can reduce the size of a semiconductor chip that can be mounted without lowering the mechanical strength of the lead frame,
It is an object of the present invention to provide a semiconductor device that can be manufactured at low cost.
【００１４】[0014]
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、キャビティ部
を有する封止体と、この封止体の前記キャビティ部内に
搭載される半導体チップと、この半導体チップが接続さ
れるリードフレームと、前記封止体の前記キャビティ部
内に設けられ、表面に配線が施された中継基板と、この
中継基板上の配線を介して、前記半導体チップおよび前
記リードフレームの相互を電気的に接続するワイヤとか
ら構成されている。In order to achieve the above object, in a semiconductor device of the present invention, a sealing body having a cavity and a semiconductor mounted in the cavity of the sealing body. A chip, a lead frame to which the semiconductor chip is connected, a relay substrate provided in the cavity of the encapsulant and having wiring on its surface, and the semiconductor chip via the wiring on the relay substrate. And a wire for electrically connecting the lead frames to each other.
【００１５】[0015]
【作用】この発明は、上記した手段により、搭載可能な
半導体チップのサイズを中継基板のピッチに依存させる
ことが可能となるため、インナリード部を延長したのと
同等の効果が期待できるものである。According to the present invention, the size of the semiconductor chip that can be mounted can be made to depend on the pitch of the relay substrate by the above-mentioned means, so that the same effect as when the inner lead portion is extended can be expected. is there.
【００１６】[0016]
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかるガラス封止セ
ラミックパッケージ（ＱＦＰ−Ｇ）の構成を示すもので
ある。なお、ここでは、ピン数が３０４ピンとされてい
るＱＦＰ−Ｇを例に、その平面（同図（ａ））と断面
（同図（ｂ））とをそれぞれ示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the structure of a glass-sealed ceramic package (QFP-G) according to the present invention. In addition, here, the plane (the same figure (a)) and the cross section (the same figure (b)) are each shown as an example of QFP-G in which the number of pins is 304.
【００１７】たとえば、このＱＦＰ−Ｇは、上下のセラ
ミック基板（封止体）１１，１２のキャビティ部内に搭
載された半導体チップ１３の、その電極パッド１３ａ
と、リードフレーム１４のインナリード部１４ａとが、
中継基板１５の表面に設けられた配線１５ａを介して電
気的に接続された構成とされている。For example, this QFP-G is an electrode pad 13a of a semiconductor chip 13 mounted in the cavity of upper and lower ceramic substrates (sealing bodies) 11 and 12.
And the inner lead portion 14a of the lead frame 14,
The relay board 15 is electrically connected via a wiring 15a provided on the surface of the relay board 15.
【００１８】この場合の電気的接続、つまりリードフレ
ーム１４のインナリード部１４ａと中継基板１５上の配
線１５ａとの接続、および中継基板１５上の配線１５ａ
と半導体チップ１３上の電極パッド１３ａとの接続は、
それぞれにボンディング・ワイヤ１６ａ，１６ｂによっ
て行われるようになっている。The electrical connection in this case, that is, the connection between the inner lead portion 14a of the lead frame 14 and the wiring 15a on the relay substrate 15, and the wiring 15a on the relay substrate 15
Connection between the electrode pad 13a on the semiconductor chip 13 and
The bonding wires 16a and 16b are used for each.
【００１９】そして、上下のセラミック基板１１，１２
によってリードフレーム１４が挟み込まれ、封止材に低
融点ガラス１７が用いられて、上記した接続点を含む半
導体チップ１３の周囲が封止されている。Then, the upper and lower ceramic substrates 11 and 12
The lead frame 14 is sandwiched by, and the low melting point glass 17 is used as a sealing material to seal the periphery of the semiconductor chip 13 including the above-mentioned connection points.
【００２０】上下のセラミック基板１１，１２は、たと
えば安価なムライトによって構成され、その上方のセラ
ミック基板（リッジ）１１および下方のセラミック基板
（ベース）１２には、それぞれキャビティ部を形成する
凹部１１ａ，１２ａが設けられている。The upper and lower ceramic substrates 11 and 12 are made of, for example, inexpensive mullite, and the upper ceramic substrate (ridge) 11 and the lower ceramic substrate (base) 12 each have a recess 11a, which forms a cavity. 12a is provided.
【００２１】半導体チップ１３は、たとえば小ゲート多
ピンチップのような１５．０ｍｍ角以下の小型のチップ
で、銀−ポリイミド（Ａｇ−ＰＩ）または銀−ガラス
（Ａｇ−Ｇｌａｓｓ）などのマウント材１８により、セ
ラミック基板１２上の凹部１２ａにマウントされるよう
になっている。The semiconductor chip 13 is a small chip of 15.0 mm square or less, such as a small gate multi-pin chip, and is mounted with a mounting material 18 such as silver-polyimide (Ag-PI) or silver-glass (Ag-Glass). The ceramic substrate 12 is mounted in the recess 12a.
【００２２】リードフレーム１４は、たとえばフェリウ
ム・ニッケル合金（４２Ａｌｌｏｙ）またはコバール
（ＫＯＶ）などの薄板をエッチング加工して製作される
ものである。The lead frame 14 is manufactured by etching a thin plate such as a ferrium-nickel alloy (42 Alloy) or Kovar (KOV).
【００２３】この場合、リードフレーム１４の厚さ
（ｔ）を０．１５ｍｍとするとき、現在のエッチング加
工技術における加工限界により、インナリード部１４ａ
の最小ピッチ幅は２２０ｍｍ程度（ボンディングの有効
幅を１００μｍとする）となっている。In this case, when the thickness (t) of the lead frame 14 is set to 0.15 mm, due to the processing limit in the current etching processing technology, the inner lead portion 14a is
Has a minimum pitch width of about 220 mm (the effective width of bonding is 100 μm).
【００２４】また、このときのインナリード部１４ａの
先端の開口（デバイスホール）は、約２０ｍｍ角とされ
ている。中継基板１５は、上記セラミック基板１２との
間でのαマッチングがとられた基台（たとえば、セラミ
ック基板）の表面に、タングステン（Ｗ）または銅（Ｃ
ｕ），モリブデン（Ｍｏ），アルミニウム（Ａｌ），銀
−パラジウム（Ａｇ−Ｐｄ）などからなる多数の導電性
の配線１５ａが施されてなるものである。The opening (device hole) at the tip of the inner lead portion 14a at this time is about 20 mm square. The relay substrate 15 has tungsten (W) or copper (C) on the surface of a base (for example, a ceramic substrate) that is α-matched with the ceramic substrate 12.
u), molybdenum (Mo), aluminum (Al), silver-palladium (Ag-Pd) and the like, provided with a large number of conductive wires 15a.
【００２５】配線１５ａは、たとえばＷの場合、周知の
厚膜印刷技術を用いることにより、１５０μｍまでのピ
ッチ幅（ボンディングの有効幅を１００μｍとする）で
の形成が可能とされている。In the case of W, for example, the wiring 15a can be formed with a pitch width of up to 150 μm (effective bonding width is 100 μm) by using a known thick film printing technique.
【００２６】本実施例の場合、上記中継基板１５は半導
体チップ１３およびセラミック基板１２上の凹部１２ａ
とほぼ同じ高さを有する枠状体として形成され、結晶化
ガラスなどの低融点ガラスからなる接着剤１９により、
セラミック基板１２上の凹部１２ａの、上記半導体チッ
プ１３とリードフレーム１４との相互間に接着・固定さ
れるようになっている。In the case of this embodiment, the relay substrate 15 is the recess 12a on the semiconductor chip 13 and the ceramic substrate 12.
It is formed as a frame-shaped body having almost the same height as that of the adhesive 19 made of low melting point glass such as crystallized glass,
The recess 12a on the ceramic substrate 12 is bonded and fixed between the semiconductor chip 13 and the lead frame 14.
【００２７】ボンディング・ワイヤ１６ａ，１６ｂは、
それぞれループ長の限界範囲内で、インナリード部１４
ａと中継基板１５上の配線１５ａとの接続、および中継
基板１５上の配線１５ａと電極パッド１３ａとの接続を
行うものであり、Ａｌワイヤや金（Ａｕ）ワイヤなどが
用いられる。The bonding wires 16a and 16b are
Within the loop length limit range, the inner lead portion 14
a is connected to the wiring 15a on the relay substrate 15, and the wiring 15a on the relay substrate 15 is connected to the electrode pad 13a, and an Al wire or a gold (Au) wire is used.
【００２８】なお、このときのワイヤ１６ａ，１６ｂの
ループ長は、それぞれ約３．５〜４．５ｍｍが限界とさ
れている。しかして、半導体チップ１３とリードフレー
ム１４との相互間に中継基板１５を用意し、この中継基
板１５上の配線１５ａを介して、ワイヤ１６ａ，１６ｂ
の相互を接続するようにすることで、電極パッド１３ａ
とインナリード部１４ａとを電気的に接続することが可
能となっている。The loop lengths of the wires 16a and 16b at this time are limited to about 3.5 to 4.5 mm, respectively. Then, the relay board 15 is prepared between the semiconductor chip 13 and the lead frame 14, and the wires 16a and 16b are provided via the wiring 15a on the relay board 15.
Of the electrode pad 13a
And the inner lead portion 14a can be electrically connected to each other.
【００２９】すなわち、上記中継基板１５は電極パッド
１３ａとインナリード部１４ａとの接続を、それぞれの
ワイヤ１６ａ，１６ｂのループ長の限界範囲内で可能に
しようとするものであり、インナリード部１４ａと中継
基板１５上の配線１５ａとの間および中継基板１５上の
配線１５ａと電極パッド１３ａとの間でそれぞれボンデ
ィングを行うことにより、両者をループ長の限界範囲内
のワイヤ１６ａ，１６ｂにより接続できるようになるも
のである。That is, the relay board 15 is intended to enable the connection between the electrode pad 13a and the inner lead portion 14a within the limit range of the loop length of the wires 16a and 16b, and the inner lead portion 14a. And the wiring 15a on the relay board 15 and between the wiring 15a on the relay board 15 and the electrode pad 13a are bonded to each other by wires 16a and 16b within the loop length limit range. It will be like this.
【００３０】このように、２回のボンディングを行うこ
とにより、インナリード部１４ａのピッチ幅に依存する
半導体チップよりも小型の半導体チップ１３に対して
も、有効なボンディング接続の実施が可能となる。As described above, by performing the bonding twice, it is possible to perform effective bonding connection even for the semiconductor chip 13 smaller than the semiconductor chip that depends on the pitch width of the inner lead portions 14a. .
【００３１】したがって、このような構成によれば、セ
ラミック基板１１，１２内のキャビティ部に搭載できる
半導体チップ１３のサイズは、中継基板１５上の配線１
５ａのピッチに依存することになり、リードフレーム１
４のインナリード部１４ａのピッチを変えたり、セラミ
ック基板１１，１２の規格寸法などを変更することなし
に、従来よりもより小型の半導体チップ１３を搭載でき
るようになるものである。Therefore, according to this structure, the size of the semiconductor chip 13 that can be mounted in the cavity of the ceramic substrates 11 and 12 is equal to the size of the wiring 1 on the relay substrate 15.
The lead frame 1 depends on the pitch of 5a.
The semiconductor chip 13 smaller than the conventional one can be mounted without changing the pitch of the inner lead portions 14a of No. 4 or changing the standard dimensions of the ceramic substrates 11 and 12.
【００３２】たとえば、リードフレーム１４のインナリ
ード部１４ａのピッチの加工限界が２２０μｍであるの
に対し、中継基板１５上の配線１５ａは１５０μｍのピ
ッチ幅までつめることが可能なため、約３０％の狭ピッ
チ化が図れ、搭載できる半導体チップ１３のサイズを３
０％も縮小し得る。For example, the machining limit of the pitch of the inner lead portions 14a of the lead frame 14 is 220 μm, whereas the wiring 15a on the relay board 15 can be filled up to a pitch width of 150 μm, so that it is about 30%. The pitch can be narrowed and the size of the semiconductor chip 13 that can be mounted is 3
It can be reduced by 0%.
【００３３】この結果、ウェハからのチップの取り数が
多く、安価な、小ゲート多ピンチップのような小型の半
導体チップを容易に搭載できるようになり、リードフレ
ームの機械的強度の低下を招いたりすることなく、ＱＦ
Ｐ−Ｇのコストを低下できるものである。As a result, a large number of chips can be taken from the wafer, and an inexpensive small semiconductor chip such as a small gate multi-pin chip can be easily mounted, leading to a reduction in the mechanical strength of the lead frame. Without doing QF
The cost of P-G can be reduced.
【００３４】また、上記実施例においては、中継基板１
５を枠状体とし、セラミック基板１２の凹部１２ａ内に
接着剤１９により接着・固定するようにしているため、
パッケージのパフォーマンス（熱特性や気密性など）を
損うこともない。Further, in the above embodiment, the relay board 1
Since 5 is a frame-shaped body and is bonded and fixed in the recess 12a of the ceramic substrate 12 with the adhesive 19,
It does not impair the performance of the package (such as thermal characteristics and airtightness).
【００３５】さらには、中継基板１５の接着に低融点ガ
ラスを用いるようにしているため、この接着剤１９の塗
布を、封止のための低融点ガラス１７の塗布と同時に行
うようにすることで、アッセンブリ（Ａｓｓ´ｌｙ）プ
ロセスの大幅な変更も必要としないものである。Further, since the low melting point glass is used to bond the relay substrate 15, the adhesive 19 is applied simultaneously with the application of the low melting point glass 17 for sealing. No significant modification of the assembly process is required.
【００３６】上記したように、搭載可能な半導体チップ
のサイズを中継基板のピッチに依存させるようにしてい
る。すなわち、半導体チップの電極パッドとリードフレ
ームのインナリード部とを、中継基板を介して接続する
ようにしている。これにより、インナリード部を延長し
たのと同等の効果が期待できるようになるため、狭ピッ
チ化が可能となる。したがって、搭載できる半導体チッ
プのサイズを縮小し得、小型で安価な半導体チップを用
いることで、パッケージとしてのコストの低下が図れる
ものである。As described above, the mountable semiconductor chip size depends on the pitch of the relay substrate. That is, the electrode pad of the semiconductor chip and the inner lead portion of the lead frame are connected via the relay board. This makes it possible to expect an effect equivalent to that of extending the inner lead portion, so that the pitch can be narrowed. Therefore, the size of the semiconductor chip that can be mounted can be reduced, and the cost of the package can be reduced by using a small and inexpensive semiconductor chip.
【００３７】なお、上記実施例においては、セラミック
基板（ベース）にムライトを用いた場合について説明し
たが、これに限らず、たとえばアルミナ（Ａｌ2 Ｏ
3 ）、窒化アルミ（ＡｌＮ）、ガラスセラミックなどを
用いることもできる。In the above embodiments, the case where mullite is used for the ceramic substrate (base) has been described, but the present invention is not limited to this and, for example, alumina (Al 2 O
3 ), aluminum nitride (AlN), glass ceramic, etc. can also be used.
【００３８】また、中継基板をセラミック基板の凹部内
に接着する接着剤としては、低融点ガラスの他、ポリイ
ミドやＡｇ−Ｇｌａｓｓなどを用いるようにしても良
い。また、中継基板は枠状体に限らず、たとえばＬ字型
や一文字型または配線ごとに分割された構成としても良
い。Further, as the adhesive agent for adhering the relay substrate to the concave portion of the ceramic substrate, polyimide, Ag-Glass or the like may be used in addition to low melting point glass. Further, the relay board is not limited to the frame-shaped body, but may be, for example, an L-shape, a one-character shape, or a structure divided for each wiring.
【００３９】また、中継基板をセラミック基板上の凹部
とほぼ同じ高さを有して形成したが、たとえば図２に示
すように、中継基板１５上の配線面の高さがインナリー
ド部１４ａのボンディング面の高さよりも高くなるよう
にしても良い。Although the relay board is formed to have substantially the same height as the concave portion on the ceramic board, the height of the wiring surface on the relay board 15 is the same as that of the inner lead portion 14a as shown in FIG. The height may be higher than the height of the bonding surface.
【００４０】この場合、ワイヤ１６ａの低融点ガラス１
７との誤着などを防止でき、より安定したボンディング
接続を実施することが可能となる。さらに、たとえば図
３に示すように、中継基板１５を積層型セラミック基板
により構成し、ｎ層（ここでは、二層）とされた各配線
面における配線１５ａのピッチを半ピッチずつずらして
形成するようにしても良い。In this case, the low melting point glass 1 of the wire 16a
It is possible to prevent erroneous attachment and the like, and it is possible to perform more stable bonding connection. Further, for example, as shown in FIG. 3, the relay substrate 15 is composed of a laminated ceramic substrate, and is formed by shifting the pitch of the wirings 15a on each wiring surface of n layers (here, two layers) by half a pitch. You may do it.
【００４１】配線面を二層とした場合、中継基板１５上
の配線１５ａを７５μｍ（１５０／２μｍ）のピッチ幅
までつめることが可能となるため、約６５％の狭ピッチ
化が図れ、搭載できる半導体チップ１３のサイズを６５
％も縮小できるようになる。When the wiring surface has two layers, the wiring 15a on the relay substrate 15 can be packed up to a pitch width of 75 μm (150/2 μm), so that the pitch can be narrowed by about 65% and can be mounted. The size of the semiconductor chip 13 is 65
% Can be reduced.
【００４２】この結果、ウェハからのチップの取り数を
９倍に増やすことが可能となり、１チップ当たりのコス
トを１／９にできる。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。As a result, the number of chips taken from the wafer can be increased 9 times, and the cost per chip can be reduced to 1/9. Of course, various modifications can be made without departing from the scope of the invention.
【００４３】[0043]
【発明の効果】以上、詳述したようにこの発明によれ
ば、リードフレームの機械的強度の低下を招いたりする
ことなく、搭載できる半導体チップを小型化でき、低廉
価を図ることが可能な半導体装置を提供できる。As described above in detail, according to the present invention, the semiconductor chip that can be mounted can be downsized and the cost can be reduced without lowering the mechanical strength of the lead frame. A semiconductor device can be provided.
【図１】この発明の一実施例にかかるガラス封止セラミ
ックパッケージを概略的に示す構成図。FIG. 1 is a configuration diagram schematically showing a glass-sealed ceramic package according to an embodiment of the present invention.
【図２】この発明の他の実施例にかかるガラス封止セラ
ミックパッケージの要部を示す断面図。FIG. 2 is a sectional view showing a main part of a glass-sealed ceramic package according to another embodiment of the present invention.
【図３】同じく、ガラス封止セラミックパッケージの要
部を示す断面図。FIG. 3 is a sectional view showing an essential part of the glass-sealed ceramic package.
【図４】従来技術とその問題点を説明するために示すガ
ラス封止セラミックパッケージの断面図。FIG. 4 is a cross-sectional view of a glass-sealed ceramic package shown for explaining the related art and its problems.
１１…セラミック基板（リッジ）、１２…セラミック基
板（ベース）、１２ａ…凹部、１３…半導体チップ、１
３ａ…電極パッド、１４…リードフレーム、１４ａ…イ
ンナリード部、１５…中継基板、１５ａ…配線、１６
ａ，１６ｂ…ボンディング・ワイヤ、１７…低融点ガラ
ス、１８…マウント材、１９…接着剤。11 ... Ceramic substrate (ridge), 12 ... Ceramic substrate (base), 12a ... Recess, 13 ... Semiconductor chip, 1
3a ... Electrode pad, 14 ... Lead frame, 14a ... Inner lead part, 15 ... Relay board, 15a ... Wiring, 16
a, 16b ... Bonding wire, 17 ... Low melting point glass, 18 ... Mounting material, 19 ... Adhesive.
Claims (2)
ップと、 この半導体チップが接続されるリードフレームと、 前記封止体の前記キャビティ部内に設けられ、表面に配
線が施された中継基板と、 この中継基板上の配線を介して、前記半導体チップおよ
び前記リードフレームの相互を電気的に接続するワイヤ
とを具備したことを特徴とする半導体装置。1. A sealing body having a cavity, a semiconductor chip mounted in the cavity of the sealing body, a lead frame to which the semiconductor chip is connected, and a cavity in the cavity of the sealing body. A semiconductor provided with a relay substrate provided and having wiring on its surface, and a wire electrically connecting the semiconductor chip and the lead frame to each other via the wiring on the relay substrate. apparatus.
止体のキャビティ部内に、前記半導体チップの周囲を囲
むようにして設けられることを特徴とする請求項１に記
載の半導体装置。2. The semiconductor device according to claim 1, wherein the relay substrate is formed in a frame shape, and is provided in the cavity of the sealing body so as to surround the periphery of the semiconductor chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241685A JPH0799261A (en) | 1993-09-28 | 1993-09-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241685A JPH0799261A (en) | 1993-09-28 | 1993-09-28 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799261A true JPH0799261A (en) | 1995-04-11 |
Family
ID=17077999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5241685A Pending JPH0799261A (en) | 1993-09-28 | 1993-09-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799261A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09120973A (en) * | 1995-10-25 | 1997-05-06 | Nec Corp | Semiconductor device and its manufacturing method |
-
1993
- 1993-09-28 JP JP5241685A patent/JPH0799261A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09120973A (en) * | 1995-10-25 | 1997-05-06 | Nec Corp | Semiconductor device and its manufacturing method |
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