JPH0798991A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0798991A JPH0798991A JP5243295A JP24329593A JPH0798991A JP H0798991 A JPH0798991 A JP H0798991A JP 5243295 A JP5243295 A JP 5243295A JP 24329593 A JP24329593 A JP 24329593A JP H0798991 A JPH0798991 A JP H0798991A
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- 239000004065 semiconductor Substances 0.000 title claims description 48
- 230000004044 response Effects 0.000 claims description 2
- 238000012790 confirmation Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 20
- 230000000630 rising effect Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 １ライトサイクルで複数の消去ブロックを指
定可能にする。 【構成】 複数のアドレス信号（Ａ0〜Ａ15）を複数の
対応した消去ブロック（Ｂ０〜Ｂ１５）としてラッチで
きるアドレス信号制御回路１５を備えることにより、消
去ブロックの複数同時指定可能な不揮発性半導体記憶装
置。 【効果】 上記の構成をとることにより、複数ブロック
消去制御を楽に、かつ速くできる。
定可能にする。 【構成】 複数のアドレス信号（Ａ0〜Ａ15）を複数の
対応した消去ブロック（Ｂ０〜Ｂ１５）としてラッチで
きるアドレス信号制御回路１５を備えることにより、消
去ブロックの複数同時指定可能な不揮発性半導体記憶装
置。 【効果】 上記の構成をとることにより、複数ブロック
消去制御を楽に、かつ速くできる。
Description
【０００１】
【産業上の利用分野】この発明は、フラッシュメモリ等
の電気的にブロック消去が可能な不揮発性半導体記憶装
置に関するものである。
の電気的にブロック消去が可能な不揮発性半導体記憶装
置に関するものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置の構成に
ついて図１４を参照しながら説明する。図１４は、従来
の不揮発性半導体記憶装置の構成を示すブロック図であ
る。
ついて図１４を参照しながら説明する。図１４は、従来
の不揮発性半導体記憶装置の構成を示すブロック図であ
る。
【０００３】図１４において、メモリセルアレイ１の周
辺にはＹゲート２と、ソース線スイッチ３と、Ｘデコー
ダ４と、Ｙデコーダ５とが設けられている。Ｘデコーダ
４及びＹデコーダ５にはアドレス・レジスタ６からアド
レス信号が入力される。また、メモリセルアレイ１はＹ
ゲート２を介して書込み回路７と、センスアンプ８とに
接続される。さらに、書込み回路７及びセンスアンプ８
は入出力バッファ９に接続される。
辺にはＹゲート２と、ソース線スイッチ３と、Ｘデコー
ダ４と、Ｙデコーダ５とが設けられている。Ｘデコーダ
４及びＹデコーダ５にはアドレス・レジスタ６からアド
レス信号が入力される。また、メモリセルアレイ１はＹ
ゲート２を介して書込み回路７と、センスアンプ８とに
接続される。さらに、書込み回路７及びセンスアンプ８
は入出力バッファ９に接続される。
【０００４】また、プログラム電圧発生回路１０と、ベ
リファイ電圧発生回路１１が設けられ、外部から供給さ
れた電源ＶCC、ＶPPとは異なる電圧が発生され、この電
圧がＹゲート２とＸデコーダ４などに与えられる。さら
に、外部から入力されたデータにより、動作モードの設
定を行うコマンドレジスタ１２とコマンドデコーダ１３
が設けられ、制御回路１４には外部からの制御信号／Ｗ
Ｅ、／ＣＥ、／ＯＥが与えられる。
リファイ電圧発生回路１１が設けられ、外部から供給さ
れた電源ＶCC、ＶPPとは異なる電圧が発生され、この電
圧がＹゲート２とＸデコーダ４などに与えられる。さら
に、外部から入力されたデータにより、動作モードの設
定を行うコマンドレジスタ１２とコマンドデコーダ１３
が設けられ、制御回路１４には外部からの制御信号／Ｗ
Ｅ、／ＣＥ、／ＯＥが与えられる。
【０００５】つぎに、前述した従来の不揮発性半導体記
憶装置のブロック消去動作について図１５を参照しなが
ら説明する。図１５は、従来の不揮発性半導体記憶装置
のブロック消去動作を示すタイミングチャートである。
憶装置のブロック消去動作について図１５を参照しなが
ら説明する。図１５は、従来の不揮発性半導体記憶装置
のブロック消去動作を示すタイミングチャートである。
【０００６】図１５において、（ａ）はアドレス信号、
（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／ＷＥ、
（ｅ）はデータ信号をそれぞれ示す。
（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／ＷＥ、
（ｅ）はデータ信号をそれぞれ示す。
【０００７】まず、タイミングＳにおいて、図１５
（ｄ）及び（ｅ）に示すように、書込みイネーブル信号
／ＷＥの立上りのタイミングで複数のデータ信号の組合
せである消去コマンドがコマンドレジスタ１２にラッチ
される。その後、入力された消去コマンドが、コマンド
デコーダ１３によってデコードされ、動作モードが消去
モードにされる。
（ｄ）及び（ｅ）に示すように、書込みイネーブル信号
／ＷＥの立上りのタイミングで複数のデータ信号の組合
せである消去コマンドがコマンドレジスタ１２にラッチ
される。その後、入力された消去コマンドが、コマンド
デコーダ１３によってデコードされ、動作モードが消去
モードにされる。
【０００８】次に、タイミングＴ1において、図１５
（ａ）、（ｄ）及び（ｅ）に示すように、書込みイネー
ブル信号／ＷＥの立下りでブロックアドレスがアドレス
・レジスタ６にラッチされ、書込みイネーブル信号／Ｗ
Ｅの立上りで消去確認コマンドを入力する。
（ａ）、（ｄ）及び（ｅ）に示すように、書込みイネー
ブル信号／ＷＥの立下りでブロックアドレスがアドレス
・レジスタ６にラッチされ、書込みイネーブル信号／Ｗ
Ｅの立上りで消去確認コマンドを入力する。
【０００９】続いて、タイミングＥにおいて、内部で発
生した消去パルスの印加と消去ベリファイを消去が完了
するまで繰り返す。
生した消去パルスの印加と消去ベリファイを消去が完了
するまで繰り返す。
【００１０】つづいて、前述した従来の不揮発性半導体
記憶装置の複数ブロック消去動作について図１６及び図
１７を参照しながら説明する。図１６は、従来の不揮発
性半導体記憶装置の複数ブロック消去動作を示すタイミ
ングチャートである。また、図１７は、従来の不揮発性
半導体記憶装置の消去ブロックを示す図である。
記憶装置の複数ブロック消去動作について図１６及び図
１７を参照しながら説明する。図１６は、従来の不揮発
性半導体記憶装置の複数ブロック消去動作を示すタイミ
ングチャートである。また、図１７は、従来の不揮発性
半導体記憶装置の消去ブロックを示す図である。
【００１１】図１６において、（ａ）はアドレス信号、
（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／ＷＥ、
（ｅ）はデータ信号をそれぞれ示す。
（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／ＷＥ、
（ｅ）はデータ信号をそれぞれ示す。
【００１２】まず、タイミングＳにおいて、前記操作を
行い動作モードを消去モードにする。次に、タイミング
Ｔ1において、アドレス信号で図１７に示すブロックア
ドレスＡを入力し、書込みイネーブル信号／ＷＥの立下
りでアドレス・レジスタ６にラッチされる。
行い動作モードを消去モードにする。次に、タイミング
Ｔ1において、アドレス信号で図１７に示すブロックア
ドレスＡを入力し、書込みイネーブル信号／ＷＥの立下
りでアドレス・レジスタ６にラッチされる。
【００１３】続いて、タイミングＴ2において、アドレ
ス信号で図１７に示すブロックアドレスＢを入力し、書
込みイネーブル信号／ＷＥの立下りでアドレス・レジス
タ６にラッチされる。そして、複数のデータ信号の組合
せである消去確認コマンドが書込みイネーブル信号／Ｗ
Ｅの立上りでラッチされる。
ス信号で図１７に示すブロックアドレスＢを入力し、書
込みイネーブル信号／ＷＥの立下りでアドレス・レジス
タ６にラッチされる。そして、複数のデータ信号の組合
せである消去確認コマンドが書込みイネーブル信号／Ｗ
Ｅの立上りでラッチされる。
【００１４】続いて、タイミングＥにおいて、ブロック
アドレスＡとブロックアドレスＢの間の複数消去ブロッ
クＣ（ブロック１〜５）を前記動作で消去する。
アドレスＡとブロックアドレスＢの間の複数消去ブロッ
クＣ（ブロック１〜５）を前記動作で消去する。
【００１５】つづいて、前述した従来の不揮発性半導体
記憶装置の他の複数ブロック消去動作について図１８及
び図１９を参照しながら説明する。図１８は、従来の不
揮発性半導体記憶装置の他の複数ブロック消去動作を示
すタイミングチャートである。また、図１９は、従来の
不揮発性半導体記憶装置の消去ブロックを示す図であ
る。
記憶装置の他の複数ブロック消去動作について図１８及
び図１９を参照しながら説明する。図１８は、従来の不
揮発性半導体記憶装置の他の複数ブロック消去動作を示
すタイミングチャートである。また、図１９は、従来の
不揮発性半導体記憶装置の消去ブロックを示す図であ
る。
【００１６】図１８において、（ａ）はアドレス信号、
（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／ＷＥ、
（ｅ）はデータ信号をそれぞれ示す。
（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／ＷＥ、
（ｅ）はデータ信号をそれぞれ示す。
【００１７】まず、タイミングＳにおいて、前記操作を
行い動作モードを消去モードにする。次に、タイミング
Ｔ1において、アドレス信号によりブロックアドレスＡ
を入力し、書込みイネーブル信号／ＷＥの立下りでアド
レス・レジスタ６にラッチされる。続いて、消去を行う
ブロックアドレスを同様に入力する。
行い動作モードを消去モードにする。次に、タイミング
Ｔ1において、アドレス信号によりブロックアドレスＡ
を入力し、書込みイネーブル信号／ＷＥの立下りでアド
レス・レジスタ６にラッチされる。続いて、消去を行う
ブロックアドレスを同様に入力する。
【００１８】続いて、タイミングＴ2において、ブロッ
クアドレスＥを入力し、同時に消去確認コマンドを入力
する。続いて、タイミングＥにおいて、図１９に示す指
定した全ての消去ブロック（ブロック１、３、６、１０
及び１３）を前記動作で消去する。
クアドレスＥを入力し、同時に消去確認コマンドを入力
する。続いて、タイミングＥにおいて、図１９に示す指
定した全ての消去ブロック（ブロック１、３、６、１０
及び１３）を前記動作で消去する。
【００１９】
【発明が解決しようとする課題】上述したような従来の
不揮発性半導体記憶装置では、ブロック消去はアドレス
信号による消去ブロックの指定を行うので、１ライトサ
イクルで１ブロックだけしか指定できないという問題点
があった。
不揮発性半導体記憶装置では、ブロック消去はアドレス
信号による消去ブロックの指定を行うので、１ライトサ
イクルで１ブロックだけしか指定できないという問題点
があった。
【００２０】また、複数ブロック消去では、指定した２
つの消去ブロックの間の連続した消去ブロックだけしか
指定できないという問題点があった。
つの消去ブロックの間の連続した消去ブロックだけしか
指定できないという問題点があった。
【００２１】さらに、他の複数ブロック消去では、消去
を行うブロックの指定を繰り返し行うので、ブロックを
指定するライトサイクルが多くなり、消去ブロック指定
の時間が長くなるという問題点があった。
を行うブロックの指定を繰り返し行うので、ブロックを
指定するライトサイクルが多くなり、消去ブロック指定
の時間が長くなるという問題点があった。
【００２２】この発明は、前述した問題点を解決するた
めになされたもので、１ライトサイクルで複数の消去ブ
ロックを同時に指定することができる不揮発性半導体記
憶装置を得ることを目的とする。
めになされたもので、１ライトサイクルで複数の消去ブ
ロックを同時に指定することができる不揮発性半導体記
憶装置を得ることを目的とする。
【００２３】
【課題を解決するための手段】この発明の請求項１に係
る不揮発性半導体記憶装置は、複数のアドレス信号と複
数の消去ブロックとを対応し、前記アドレス信号の選択
により対応する前記消去ブロックのアドレスを出力する
アドレス信号制御手段を備えたものである。
る不揮発性半導体記憶装置は、複数のアドレス信号と複
数の消去ブロックとを対応し、前記アドレス信号の選択
により対応する前記消去ブロックのアドレスを出力する
アドレス信号制御手段を備えたものである。
【００２４】この発明の請求項２に係る不揮発性半導体
記憶装置は、複数のデータ信号と複数の消去ブロックと
を対応し、前記データ信号の選択により対応する前記消
去ブロックのアドレスを出力するアドレス信号制御手段
を備えたものである。
記憶装置は、複数のデータ信号と複数の消去ブロックと
を対応し、前記データ信号の選択により対応する前記消
去ブロックのアドレスを出力するアドレス信号制御手段
を備えたものである。
【００２５】この発明の請求項３に係る不揮発性半導体
記憶装置は、複数のアドレス信号及び複数データ信号と
複数の消去ブロックとを対応し、前記アドレス信号及び
データ信号の選択により対応する前記消去ブロックのア
ドレスを出力するアドレス信号制御手段を備えたもので
ある。
記憶装置は、複数のアドレス信号及び複数データ信号と
複数の消去ブロックとを対応し、前記アドレス信号及び
データ信号の選択により対応する前記消去ブロックのア
ドレスを出力するアドレス信号制御手段を備えたもので
ある。
【００２６】この発明の請求項４に係る不揮発性半導体
記憶装置は、データ信号と複数の消去ブロックに対応す
る消去ブロックグループとを対応し、複数のアドレス信
号と前記消去ブロックグループ内の複数の消去ブロック
とを対応し、前記データ信号及び前記アドレス信号の選
択により対応する前記消去ブロックのアドレスを出力す
るアドレス信号制御手段を備えたものである。
記憶装置は、データ信号と複数の消去ブロックに対応す
る消去ブロックグループとを対応し、複数のアドレス信
号と前記消去ブロックグループ内の複数の消去ブロック
とを対応し、前記データ信号及び前記アドレス信号の選
択により対応する前記消去ブロックのアドレスを出力す
るアドレス信号制御手段を備えたものである。
【００２７】この発明の請求項５に係る不揮発性半導体
記憶装置は、アドレス信号と複数の消去ブロックに対応
する消去ブロックグループとを対応し、複数のデータ信
号と前記消去ブロックグループ内の複数の消去ブロック
とを対応し、前記データ信号及び前記アドレス信号の選
択により対応する前記消去ブロックのアドレスを出力す
るアドレス信号制御手段を備えたものである。
記憶装置は、アドレス信号と複数の消去ブロックに対応
する消去ブロックグループとを対応し、複数のデータ信
号と前記消去ブロックグループ内の複数の消去ブロック
とを対応し、前記データ信号及び前記アドレス信号の選
択により対応する前記消去ブロックのアドレスを出力す
るアドレス信号制御手段を備えたものである。
【００２８】この発明の請求項６に係る不揮発性半導体
記憶装置は、複数のアドレス信号と複数の消去ブロック
に対応する消去ブロックグループ及び前記消去ブロック
グループ内の複数の消去ブロックとを対応し、前記アド
レス信号の選択により対応する前記消去ブロックのアド
レスを出力するアドレス信号制御手段を備えたものであ
る。
記憶装置は、複数のアドレス信号と複数の消去ブロック
に対応する消去ブロックグループ及び前記消去ブロック
グループ内の複数の消去ブロックとを対応し、前記アド
レス信号の選択により対応する前記消去ブロックのアド
レスを出力するアドレス信号制御手段を備えたものであ
る。
【００２９】この発明の請求項７に係る不揮発性半導体
記憶装置は、複数のデータ信号と複数の消去ブロックに
対応する消去ブロックグループ及び前記消去ブロックグ
ループ内の複数の消去ブロックとを対応し、前記データ
信号の選択により対応する前記消去ブロックのアドレス
を出力するアドレス信号制御手段を備えたものである。
記憶装置は、複数のデータ信号と複数の消去ブロックに
対応する消去ブロックグループ及び前記消去ブロックグ
ループ内の複数の消去ブロックとを対応し、前記データ
信号の選択により対応する前記消去ブロックのアドレス
を出力するアドレス信号制御手段を備えたものである。
【００３０】
【作用】この発明の請求項１に係る不揮発性半導体記憶
装置においては、アドレス信号制御手段によって、複数
のアドレス信号と複数の消去ブロックとが対応され、前
記アドレス信号の選択により対応する前記消去ブロック
のアドレスが出力される。
装置においては、アドレス信号制御手段によって、複数
のアドレス信号と複数の消去ブロックとが対応され、前
記アドレス信号の選択により対応する前記消去ブロック
のアドレスが出力される。
【００３１】この発明の請求項２に係る不揮発性半導体
記憶装置においては、アドレス信号制御手段によって、
複数のデータ信号と複数の消去ブロックとが対応され、
前記データ信号の選択により対応する前記消去ブロック
のアドレスが出力される。
記憶装置においては、アドレス信号制御手段によって、
複数のデータ信号と複数の消去ブロックとが対応され、
前記データ信号の選択により対応する前記消去ブロック
のアドレスが出力される。
【００３２】この発明の請求項３に係る不揮発性半導体
記憶装置においては、アドレス信号制御手段によって、
複数のアドレス信号及び複数データ信号と複数の消去ブ
ロックとが対応され、前記アドレス信号及びデータ信号
の選択により対応する前記消去ブロックのアドレスが出
力される。
記憶装置においては、アドレス信号制御手段によって、
複数のアドレス信号及び複数データ信号と複数の消去ブ
ロックとが対応され、前記アドレス信号及びデータ信号
の選択により対応する前記消去ブロックのアドレスが出
力される。
【００３３】この発明の請求項４に係る不揮発性半導体
記憶装置においては、アドレス信号制御手段によって、
データ信号と複数の消去ブロックに対応する消去ブロッ
クグループとが対応され、複数のアドレス信号と前記消
去ブロックグループ内の複数の消去ブロックとが対応さ
れ、前記データ信号及び前記アドレス信号の選択により
対応する前記消去ブロックのアドレスが出力される。
記憶装置においては、アドレス信号制御手段によって、
データ信号と複数の消去ブロックに対応する消去ブロッ
クグループとが対応され、複数のアドレス信号と前記消
去ブロックグループ内の複数の消去ブロックとが対応さ
れ、前記データ信号及び前記アドレス信号の選択により
対応する前記消去ブロックのアドレスが出力される。
【００３４】この発明の請求項５に係る不揮発性半導体
記憶装置においては、アドレス信号制御手段によって、
アドレス信号と複数の消去ブロックに対応する消去ブロ
ックグループとが対応され、複数のデータ信号と前記消
去ブロックグループ内の複数の消去ブロックとが対応さ
れ、前記データ信号及び前記アドレス信号の選択により
対応する前記消去ブロックのアドレスが出力される。
記憶装置においては、アドレス信号制御手段によって、
アドレス信号と複数の消去ブロックに対応する消去ブロ
ックグループとが対応され、複数のデータ信号と前記消
去ブロックグループ内の複数の消去ブロックとが対応さ
れ、前記データ信号及び前記アドレス信号の選択により
対応する前記消去ブロックのアドレスが出力される。
【００３５】この発明の請求項６に係る不揮発性半導体
記憶装置においては、アドレス信号制御手段によって、
複数のアドレス信号と複数の消去ブロックに対応する消
去ブロックグループ及び前記消去ブロックグループ内の
複数の消去ブロックとが対応され、前記アドレス信号の
選択により対応する前記消去ブロックのアドレスが出力
される。
記憶装置においては、アドレス信号制御手段によって、
複数のアドレス信号と複数の消去ブロックに対応する消
去ブロックグループ及び前記消去ブロックグループ内の
複数の消去ブロックとが対応され、前記アドレス信号の
選択により対応する前記消去ブロックのアドレスが出力
される。
【００３６】この発明の請求項７に係る不揮発性半導体
記憶装置においては、アドレス信号制御手段によって、
複数のデータ信号と複数の消去ブロックに対応する消去
ブロックグループ及び前記消去ブロックグループ内の複
数の消去ブロックとが対応され、前記データ信号の選択
により対応する前記消去ブロックのアドレスが出力され
る。
記憶装置においては、アドレス信号制御手段によって、
複数のデータ信号と複数の消去ブロックに対応する消去
ブロックグループ及び前記消去ブロックグループ内の複
数の消去ブロックとが対応され、前記データ信号の選択
により対応する前記消去ブロックのアドレスが出力され
る。
【００３７】
実施例１．この発明の実施例１の構成について図１を参
照しながら説明する。図１は、この発明の実施例１の構
成を示すブロック図であり、メモリセルアレイ１〜制御
回路１４は上述した従来装置のものと同様である。な
お、各図中、同一符号は同一又は相当部分を示す。
照しながら説明する。図１は、この発明の実施例１の構
成を示すブロック図であり、メモリセルアレイ１〜制御
回路１４は上述した従来装置のものと同様である。な
お、各図中、同一符号は同一又は相当部分を示す。
【００３８】図１に示した実施例１は、以下の点を除い
て従来装置と同様である。すなわち、通常時にはアドレ
ス信号をそのまま出力し、複数ブロック消去時にはコマ
ンドデコーダ１３によりアドレス信号を消去ブロック信
号として記憶する機能に切り換えられるアドレス信号制
御回路１５が設けられている。また、データ信号を消去
ブロック指定に使用する場合には、コマンドデコーダ１
３からアドレス信号制御回路１５にデータ信号が出力さ
れる。
て従来装置と同様である。すなわち、通常時にはアドレ
ス信号をそのまま出力し、複数ブロック消去時にはコマ
ンドデコーダ１３によりアドレス信号を消去ブロック信
号として記憶する機能に切り換えられるアドレス信号制
御回路１５が設けられている。また、データ信号を消去
ブロック指定に使用する場合には、コマンドデコーダ１
３からアドレス信号制御回路１５にデータ信号が出力さ
れる。
【００３９】ところで、この発明の請求項１のアドレス
信号制御手段は、この実施例１ではアドレス信号制御回
路１５に相当する。
信号制御手段は、この実施例１ではアドレス信号制御回
路１５に相当する。
【００４０】つぎに、前述した実施例１のブロック消去
動作について図２及び図３を参照しながら説明する。図
２は、この発明の実施例１のブロック消去動作を示すタ
イミングチャートである。また、図３は、この発明の実
施例１のアドレス信号と消去ブロックの関係を示す図で
ある。
動作について図２及び図３を参照しながら説明する。図
２は、この発明の実施例１のブロック消去動作を示すタ
イミングチャートである。また、図３は、この発明の実
施例１のアドレス信号と消去ブロックの関係を示す図で
ある。
【００４１】図２において、（ａ）はアドレス信号
Ａ0、（ｂ）はアドレス信号Ａ15、（ｃ）は／ＣＥ、
（ｄ）は／ＯＥ、（ｅ）は／ＷＥ、（ｆ）はデータ信号
をそれぞれ示す。なお、アドレス信号Ａ1〜Ａ14は省略
している。
Ａ0、（ｂ）はアドレス信号Ａ15、（ｃ）は／ＣＥ、
（ｄ）は／ＯＥ、（ｅ）は／ＷＥ、（ｆ）はデータ信号
をそれぞれ示す。なお、アドレス信号Ａ1〜Ａ14は省略
している。
【００４２】図２に示すタイミングＳにおいて、図２
（ｅ）及び（ｆ）に示すように、書込みイネーブル信号
／ＷＥの立上りのタイミングで複数のデータ信号の組合
せである消去コマンドがコマンドレジスタ１２にラッチ
される。その後、入力された消去コマンドがコマンドデ
コーダ１３によってデコーダされ、動作モードが消去モ
ードにされ、次のサイクルでアドレス信号を消去ブロッ
ク信号として記憶するモードにアドレス信号制御回路１
５を切り換える。
（ｅ）及び（ｆ）に示すように、書込みイネーブル信号
／ＷＥの立上りのタイミングで複数のデータ信号の組合
せである消去コマンドがコマンドレジスタ１２にラッチ
される。その後、入力された消去コマンドがコマンドデ
コーダ１３によってデコーダされ、動作モードが消去モ
ードにされ、次のサイクルでアドレス信号を消去ブロッ
ク信号として記憶するモードにアドレス信号制御回路１
５を切り換える。
【００４３】次に、タイミングＴ1において、書込みイ
ネーブル信号／ＷＥの立上りで図３に示す消去を行うア
ドレス信号をＶ１Ｈにして入力する。アドレス信号制御
回路１５はそれをラッチし、書込みイネーブル信号／Ｗ
Ｅの立上りで消去確認コマンドを入力する。
ネーブル信号／ＷＥの立上りで図３に示す消去を行うア
ドレス信号をＶ１Ｈにして入力する。アドレス信号制御
回路１５はそれをラッチし、書込みイネーブル信号／Ｗ
Ｅの立上りで消去確認コマンドを入力する。
【００４４】続いて、タイミングＥにおいて、内部で発
生した消去パルスの印加と消去ベリファイを消去が完了
するまで繰り返す。
生した消去パルスの印加と消去ベリファイを消去が完了
するまで繰り返す。
【００４５】この発明の実施例１は、前述したように、
電気的にブロック消去が可能で、複数のアドレス信号
（Ａ0〜Ａ15）と複数の消去ブロック（Ｂ０〜Ｂ１５）
が対応し、前記アドレス信号の選択により、対応する前
記消去ブロックの消去が設定され、前記消去ブロックの
消去ブロック数を複数個同時指定可能とするものであ
る。
電気的にブロック消去が可能で、複数のアドレス信号
（Ａ0〜Ａ15）と複数の消去ブロック（Ｂ０〜Ｂ１５）
が対応し、前記アドレス信号の選択により、対応する前
記消去ブロックの消去が設定され、前記消去ブロックの
消去ブロック数を複数個同時指定可能とするものであ
る。
【００４６】この実施例１によれば、複数のアドレス信
号を複数の消去ブロックに対応させることができるた
め、１ライトサイクルで複数の消去ブロックを同時に指
定できるので、複数消去ブロックの指定を１ライトサイ
クルで実行でき、消去制御が楽に、かつ早くできる。
号を複数の消去ブロックに対応させることができるた
め、１ライトサイクルで複数の消去ブロックを同時に指
定できるので、複数消去ブロックの指定を１ライトサイ
クルで実行でき、消去制御が楽に、かつ早くできる。
【００４７】実施例２．この発明の実施例２の消去動作
について図４及び図５を参照しながら説明する。図４
は、この発明の実施例２の消去動作を示すタイミングチ
ャートである。また、図５は、この発明の実施例２のデ
ータ信号と消去ブロックの関係を示す図である。なお、
この実施例２の構成は、前述した実施例１と同様であ
る。
について図４及び図５を参照しながら説明する。図４
は、この発明の実施例２の消去動作を示すタイミングチ
ャートである。また、図５は、この発明の実施例２のデ
ータ信号と消去ブロックの関係を示す図である。なお、
この実施例２の構成は、前述した実施例１と同様であ
る。
【００４８】図４において、（ａ）はアドレス信号、
（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／ＷＥ、
（ｅ）はデータ信号Ｄ0、（ｆ）はデータ信号Ｄ7をそれ
ぞれ示す。なお、データ信号Ｄ1〜Ｄ6は省略している。
（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／ＷＥ、
（ｅ）はデータ信号Ｄ0、（ｆ）はデータ信号Ｄ7をそれ
ぞれ示す。なお、データ信号Ｄ1〜Ｄ6は省略している。
【００４９】図４に示すタイミングＳにおいて、書込み
イネーブル信号／ＷＥの立上りのタイミングで複数のデ
ータ信号の組合せである消去コマンドがコマンドレジス
タ１２にラッチされる。その後、入力された消去コマン
ドがコマンドデコーダ１３によってデコ−ドされ、動作
モードが消去モードにされ、次のサイクルでアドレス信
号制御回路１５を消去ブロック信号を記憶するモードに
切り換え、アドレス・レジスタ６からの出力を切る。そ
して、コマンドデコーダ１３からデータ信号をアドレス
信号制御回路１５へ出力する。
イネーブル信号／ＷＥの立上りのタイミングで複数のデ
ータ信号の組合せである消去コマンドがコマンドレジス
タ１２にラッチされる。その後、入力された消去コマン
ドがコマンドデコーダ１３によってデコ−ドされ、動作
モードが消去モードにされ、次のサイクルでアドレス信
号制御回路１５を消去ブロック信号を記憶するモードに
切り換え、アドレス・レジスタ６からの出力を切る。そ
して、コマンドデコーダ１３からデータ信号をアドレス
信号制御回路１５へ出力する。
【００５０】次に、タイミングＴ1において、書込みイ
ネーブル信号／ＷＥの立上りで図５に示す消去を行う消
去ブロックのデータ信号をＶ１Ｈにして入力する。その
時にアドレス信号制御回路１５にラッチされる。
ネーブル信号／ＷＥの立上りで図５に示す消去を行う消
去ブロックのデータ信号をＶ１Ｈにして入力する。その
時にアドレス信号制御回路１５にラッチされる。
【００５１】続いて、タイミングＴ2において、書込み
イネーブル信号／ＷＥの立上りで消去確認コマンドを入
力する。続いて、タイミングＥにおいて、内部で発生し
た消去パルスの印加と消去ベリファイを消去が完了する
まで繰り返す。
イネーブル信号／ＷＥの立上りで消去確認コマンドを入
力する。続いて、タイミングＥにおいて、内部で発生し
た消去パルスの印加と消去ベリファイを消去が完了する
まで繰り返す。
【００５２】この発明の実施例２は、前述したように、
電気的にブロック消去が可能で、複数のデータ信号（Ｄ
0〜Ｄ7）と複数の消去ブロック（Ｂ０〜Ｂ７）が対応
し、前記データ信号の選択により、対応する前記消去ブ
ロックの消去が設定され、前記消去ブロックの消去ブロ
ック数を複数個同時指定可能とするものである。
電気的にブロック消去が可能で、複数のデータ信号（Ｄ
0〜Ｄ7）と複数の消去ブロック（Ｂ０〜Ｂ７）が対応
し、前記データ信号の選択により、対応する前記消去ブ
ロックの消去が設定され、前記消去ブロックの消去ブロ
ック数を複数個同時指定可能とするものである。
【００５３】この実施例２によれば、複数のデータ信号
を複数の消去ブロックに対応させることができるため、
１ライトサイクルで複数の消去ブロックを同時に指定で
きるので、複数消去ブロックの指定を少ないライトサイ
クルで実行でき、消去制御が楽に、かつ早くできる。
を複数の消去ブロックに対応させることができるため、
１ライトサイクルで複数の消去ブロックを同時に指定で
きるので、複数消去ブロックの指定を少ないライトサイ
クルで実行でき、消去制御が楽に、かつ早くできる。
【００５４】実施例３．この発明の実施例３の消去動作
について図６及び図７を参照しながら説明する。図６
は、この発明の実施例３の消去動作を示すタイミングチ
ャートである。また、図７は、この発明の実施例３のア
ドレス信号及びデータ信号と消去ブロックの関係を示す
図である。なお、この実施例３の構成は、前述した実施
例１と同様である。
について図６及び図７を参照しながら説明する。図６
は、この発明の実施例３の消去動作を示すタイミングチ
ャートである。また、図７は、この発明の実施例３のア
ドレス信号及びデータ信号と消去ブロックの関係を示す
図である。なお、この実施例３の構成は、前述した実施
例１と同様である。
【００５５】図６において、（ａ）はアドレス信号Ａ0
〜Ａ15、（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／
ＷＥ、（ｅ）はデータ信号Ｄ0〜Ｄ15をそれぞれ示す。
〜Ａ15、（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／
ＷＥ、（ｅ）はデータ信号Ｄ0〜Ｄ15をそれぞれ示す。
【００５６】図６に示すタイミングＳにおいて、書込み
イネーブル信号／ＷＥの立上りで消去コマンドがラッチ
され動作モードが消去モードにされ、アドレス信号制御
回路１５を消去ブロックを記憶するモードに切り換え、
アドレス信号とデータ信号を消去ブロック信号としてラ
ッチする。
イネーブル信号／ＷＥの立上りで消去コマンドがラッチ
され動作モードが消去モードにされ、アドレス信号制御
回路１５を消去ブロックを記憶するモードに切り換え、
アドレス信号とデータ信号を消去ブロック信号としてラ
ッチする。
【００５７】次に、タイミングＴ1において、書込みイ
ネーブル信号／ＷＥの立上りで図７に示す消去を行う消
去ブロックのアドレス信号およびデータ信号をＶ１Ｈに
して入力する。その時にアドレス信号制御回路１５にラ
ッチされる。
ネーブル信号／ＷＥの立上りで図７に示す消去を行う消
去ブロックのアドレス信号およびデータ信号をＶ１Ｈに
して入力する。その時にアドレス信号制御回路１５にラ
ッチされる。
【００５８】続いて、タイミングＴ2において、書込み
イネーブル信号／ＷＥの立上りで消去確認コマンドを入
力する。続いて、タイミングＥにおいて、消去とベリフ
ァイを消去が完了するまで繰り返す。
イネーブル信号／ＷＥの立上りで消去確認コマンドを入
力する。続いて、タイミングＥにおいて、消去とベリフ
ァイを消去が完了するまで繰り返す。
【００５９】この発明の実施例３は、前述したように、
電気的にブロック消去が可能で、複数のアドレス信号
（Ａ0〜Ａ15）および複数のデータ信号（Ｄ0〜Ｄ15）と
複数の消去ブロック（Ｂ０〜Ｂ１５、Ｂ１６〜Ｂ３１）
が対応し、前記アドレス信号およびデータ信号の選択に
より、対応する前記消去ブロックの消去が設定され、前
記消去ブロックの消去ブロック数を複数個同時指定可能
とするものである。
電気的にブロック消去が可能で、複数のアドレス信号
（Ａ0〜Ａ15）および複数のデータ信号（Ｄ0〜Ｄ15）と
複数の消去ブロック（Ｂ０〜Ｂ１５、Ｂ１６〜Ｂ３１）
が対応し、前記アドレス信号およびデータ信号の選択に
より、対応する前記消去ブロックの消去が設定され、前
記消去ブロックの消去ブロック数を複数個同時指定可能
とするものである。
【００６０】この実施例３によれば、複数のアドレス信
号、複数のデータ信号を複数の消去ブロックに対応させ
ることができるため、１ライトサイクルで複数の消去ブ
ロックを同時に指定できるので、複数消去ブロックの指
定を少ないライトサイクルで実行でき、消去制御が楽
に、かつ早くできる。
号、複数のデータ信号を複数の消去ブロックに対応させ
ることができるため、１ライトサイクルで複数の消去ブ
ロックを同時に指定できるので、複数消去ブロックの指
定を少ないライトサイクルで実行でき、消去制御が楽
に、かつ早くできる。
【００６１】実施例４．この発明の実施例４の消去動作
について図８及び図９を参照しながら説明する。図８
は、この発明の実施例４の消去動作を示すタイミングチ
ャートである。また、図９は、この発明の実施例４のア
ドレス信号及びデータ信号と消去ブロックの関係を示す
図である。なお、この実施例４の構成は、前述した実施
例１と同様である。
について図８及び図９を参照しながら説明する。図８
は、この発明の実施例４の消去動作を示すタイミングチ
ャートである。また、図９は、この発明の実施例４のア
ドレス信号及びデータ信号と消去ブロックの関係を示す
図である。なお、この実施例４の構成は、前述した実施
例１と同様である。
【００６２】図８において、（ａ）はアドレス信号Ａ0
〜Ａ7、（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／
ＷＥ、（ｅ）はデータ信号をそれぞれ示す。
〜Ａ7、（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／
ＷＥ、（ｅ）はデータ信号をそれぞれ示す。
【００６３】図８に示すタイミングＳにおいて、書込み
イネーブル信号／ＷＥの立上りで消去コマンドがラッチ
され動作モードが消去モードにされ、アドレス信号制御
回路１５を消去ブロックをラッチするモードに切り換え
る。
イネーブル信号／ＷＥの立上りで消去コマンドがラッチ
され動作モードが消去モードにされ、アドレス信号制御
回路１５を消去ブロックをラッチするモードに切り換え
る。
【００６４】次に、タイミングＴ1およびＴ2において、
図９に示す消去を行う消去ブロックグループのデータ信
号、前記消去ブロックグループ内での消去ブロックのア
ドレス信号をＶ１Ｈにして入力する。
図９に示す消去を行う消去ブロックグループのデータ信
号、前記消去ブロックグループ内での消去ブロックのア
ドレス信号をＶ１Ｈにして入力する。
【００６５】続いて、タイミングＴ3において、書込み
イネーブル信号／ＷＥの立上りで消去確認コマンドを入
力する。続いて、タイミングＥにおいて、消去とベリフ
ァイを消去が完了するまで繰り返す。
イネーブル信号／ＷＥの立上りで消去確認コマンドを入
力する。続いて、タイミングＥにおいて、消去とベリフ
ァイを消去が完了するまで繰り返す。
【００６６】この発明の実施例４は、前記したように、
電気的にブロック消去が可能で、データ信号（００Ｈ〜
１１Ｈ、Ｈ：１６進数）と複数の消去ブロック（８個）
に対応する消去ブロックグループ（Ａ〜Ｄ）が対応し、
複数のアドレス信号（Ａ0〜Ａ7）が前記の消去ブロック
グループ内の複数の消去ブロック（Ｂ０〜Ｂ７、Ｂ８〜
Ｂ１５、Ｂ１６〜Ｂ２３、Ｂ２４〜Ｂ３１）に対応し、
前記データ信号および前記アドレス信号の選択により、
対応する前記消去ブロックの消去が設定され、前記消去
ブロックの消去ブロック数を複数個同時指定可能とする
ものである。なお、アドレス信号とデータ信号を入れ換
えても良い。
電気的にブロック消去が可能で、データ信号（００Ｈ〜
１１Ｈ、Ｈ：１６進数）と複数の消去ブロック（８個）
に対応する消去ブロックグループ（Ａ〜Ｄ）が対応し、
複数のアドレス信号（Ａ0〜Ａ7）が前記の消去ブロック
グループ内の複数の消去ブロック（Ｂ０〜Ｂ７、Ｂ８〜
Ｂ１５、Ｂ１６〜Ｂ２３、Ｂ２４〜Ｂ３１）に対応し、
前記データ信号および前記アドレス信号の選択により、
対応する前記消去ブロックの消去が設定され、前記消去
ブロックの消去ブロック数を複数個同時指定可能とする
ものである。なお、アドレス信号とデータ信号を入れ換
えても良い。
【００６７】この実施例４によれば、複数のアドレス信
号、複数のデータ信号を複数の消去ブロックや複数の消
去ブロックグループに対応させることができるため、１
ライトサイクルで複数の消去ブロックを同時に指定でき
るので、複数消去ブロックの指定を少ないライトサイク
ルで実行でき、消去制御が楽に、かつ早くできる。
号、複数のデータ信号を複数の消去ブロックや複数の消
去ブロックグループに対応させることができるため、１
ライトサイクルで複数の消去ブロックを同時に指定でき
るので、複数消去ブロックの指定を少ないライトサイク
ルで実行でき、消去制御が楽に、かつ早くできる。
【００６８】実施例５．この発明の実施例５の消去動作
について図１０及び図１１を参照しながら説明する。図
１０は、この発明の実施例５の消去動作を示すタイミン
グチャートである。また、図１１は、この発明の実施例
５のアドレス信号と消去ブロックの関係を示す図であ
る。なお、この実施例５の構成は、前述した実施例１と
同様である。
について図１０及び図１１を参照しながら説明する。図
１０は、この発明の実施例５の消去動作を示すタイミン
グチャートである。また、図１１は、この発明の実施例
５のアドレス信号と消去ブロックの関係を示す図であ
る。なお、この実施例５の構成は、前述した実施例１と
同様である。
【００６９】図１０において、（ａ）はアドレス信号Ａ
0〜Ａ7、（ｂ）はアドレス信号Ａ8、Ａ9、（ｃ）は／Ｃ
Ｅ、（ｄ）は／ＯＥ、（ｅ）は／ＷＥ、（ｆ）はデータ
信号をそれぞれ示す。
0〜Ａ7、（ｂ）はアドレス信号Ａ8、Ａ9、（ｃ）は／Ｃ
Ｅ、（ｄ）は／ＯＥ、（ｅ）は／ＷＥ、（ｆ）はデータ
信号をそれぞれ示す。
【００７０】図１０に示すタイミングＳにおいて、書込
みイネーブル信号／ＷＥの立上りで消去コマンドがラッ
チされ動作モードが消去モードになり、アドレス信号制
御回路１５を消去ブロックをラッチするモードに切り換
える。
みイネーブル信号／ＷＥの立上りで消去コマンドがラッ
チされ動作モードが消去モードになり、アドレス信号制
御回路１５を消去ブロックをラッチするモードに切り換
える。
【００７１】次に、タイミングＴ1において、図１１に
示す消去を行う消去ブロックグループのアドレス信号Ａ
8、Ａ9、前記消去ブロックグループ内での消去ブロック
のアドレス信号Ａ0〜Ａ7をＶ１Ｈにして入力する。
示す消去を行う消去ブロックグループのアドレス信号Ａ
8、Ａ9、前記消去ブロックグループ内での消去ブロック
のアドレス信号Ａ0〜Ａ7をＶ１Ｈにして入力する。
【００７２】続いて、タイミングＴ2において、消去を
行う最後の消去ブロックグループを指定するライトサイ
クルの時に消去確認コマンドを書込みイネーブル信号／
ＷＥの立上りで入力する。続いて、タイミングＥにおい
て、消去と消去ベリファイを消去が完了するまで繰り返
す。
行う最後の消去ブロックグループを指定するライトサイ
クルの時に消去確認コマンドを書込みイネーブル信号／
ＷＥの立上りで入力する。続いて、タイミングＥにおい
て、消去と消去ベリファイを消去が完了するまで繰り返
す。
【００７３】この発明の実施例５は、前述したように、
電気的にブロック消去が可能で、複数のアドレス信号
（Ａ0〜Ａ7、Ａ8、Ａ9）と複数の消去ブロックに対応す
る消去ブロックグループ（Ａ〜Ｄ）および前記消去ブロ
ックグループ内の複数の消去ブロック（Ｂ０〜Ｂ７、Ｂ
８〜Ｂ１５、Ｂ１６〜Ｂ２３、Ｂ２４〜Ｂ３１）に対応
し、前記アドレス信号の選択により、対応する前記消去
ブロックの消去が設定され、前記消去ブロックの消去ブ
ロック数を複数個同時指定可能とするものである。
電気的にブロック消去が可能で、複数のアドレス信号
（Ａ0〜Ａ7、Ａ8、Ａ9）と複数の消去ブロックに対応す
る消去ブロックグループ（Ａ〜Ｄ）および前記消去ブロ
ックグループ内の複数の消去ブロック（Ｂ０〜Ｂ７、Ｂ
８〜Ｂ１５、Ｂ１６〜Ｂ２３、Ｂ２４〜Ｂ３１）に対応
し、前記アドレス信号の選択により、対応する前記消去
ブロックの消去が設定され、前記消去ブロックの消去ブ
ロック数を複数個同時指定可能とするものである。
【００７４】この実施例５によれば、複数のアドレス信
号を複数の消去ブロックや複数の消去ブロックグループ
に対応させることができるため、１ライトサイクルで複
数の消去ブロックを同時に指定できるので、複数消去ブ
ロックの指定を少ないライトサイクルで実行でき、消去
制御が楽に、かつ早くできる。
号を複数の消去ブロックや複数の消去ブロックグループ
に対応させることができるため、１ライトサイクルで複
数の消去ブロックを同時に指定できるので、複数消去ブ
ロックの指定を少ないライトサイクルで実行でき、消去
制御が楽に、かつ早くできる。
【００７５】実施例６．この発明の実施例６の消去動作
について図１２及び図１３を参照しながら説明する。図
１２は、この発明の実施例６の消去動作を示すタイミン
グチャートである。また、図１３は、この発明の実施例
６のデータ信号と消去ブロックの関係を示す図である。
なお、この実施例６の構成は、前述した実施例１と同様
である。
について図１２及び図１３を参照しながら説明する。図
１２は、この発明の実施例６の消去動作を示すタイミン
グチャートである。また、図１３は、この発明の実施例
６のデータ信号と消去ブロックの関係を示す図である。
なお、この実施例６の構成は、前述した実施例１と同様
である。
【００７６】図１２において、（ａ）はアドレス信号、
（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／ＷＥ、
（ｅ）はデータ信号Ｄ0〜Ｄ3、（ｆ）はデータ信号
Ｄ4、Ｄ5、をそれぞれ示す。
（ｂ）は／ＣＥ、（ｃ）は／ＯＥ、（ｄ）は／ＷＥ、
（ｅ）はデータ信号Ｄ0〜Ｄ3、（ｆ）はデータ信号
Ｄ4、Ｄ5、をそれぞれ示す。
【００７７】図１２に示すタイミングＳにおいて、書込
みイネーブル信号／ＷＥの立上りで消去コマンドがラッ
チされ動作モードが消去モードになり、アドレス信号制
御回路１５を消去ブロックをラッチするモードに切り換
える。
みイネーブル信号／ＷＥの立上りで消去コマンドがラッ
チされ動作モードが消去モードになり、アドレス信号制
御回路１５を消去ブロックをラッチするモードに切り換
える。
【００７８】次に、タイミングＴ1において、図１３に
示す消去を行う消去ブロックグループのデータ信号
Ｄ4、Ｄ5、前記消去ブロックグループ内での消去ブロッ
クのデータ信号Ｄ0〜Ｄ3をＶ１Ｈにして入力する。
示す消去を行う消去ブロックグループのデータ信号
Ｄ4、Ｄ5、前記消去ブロックグループ内での消去ブロッ
クのデータ信号Ｄ0〜Ｄ3をＶ１Ｈにして入力する。
【００７９】続いて、タイミングＴ2において、書込み
イネーブル信号／ＷＥの立上りで、消去指定の最後のグ
ループを表すグループ最終指定データをアドレス信号で
入力する。消去ブロックの指定はタイミングＴ1と同様
に行う。
イネーブル信号／ＷＥの立上りで、消去指定の最後のグ
ループを表すグループ最終指定データをアドレス信号で
入力する。消去ブロックの指定はタイミングＴ1と同様
に行う。
【００８０】続いて、タイミングＴ3において、消去確
認コマンドを書込みイネーブル信号／ＷＥの立下りで入
力する。続いて、タイミングＥにおいて、消去と消去ベ
リファイを消去が完了するまで繰り返す。
認コマンドを書込みイネーブル信号／ＷＥの立下りで入
力する。続いて、タイミングＥにおいて、消去と消去ベ
リファイを消去が完了するまで繰り返す。
【００８１】この発明の実施例６は、前述したように、
電気的にブロック消去が可能で、複数のデータ信号（Ｄ
0〜Ｄ3、Ｄ4、Ｄ5）と複数の消去ブロック（４個）に対
応する消去ブロックグループ（Ａ〜Ｄ）および前記消去
ブロックグループ内の複数の消去ブロック（Ｂ０〜Ｂ
３、Ｂ４〜Ｂ７、Ｂ８〜Ｂ１１、Ｂ１２〜Ｂ１５）に対
応し、前記データ信号の選択により、対応する前記消去
ブロックの消去が設定され、前記消去ブロックの消去ブ
ロック数を複数個同時指定可能とするものである。
電気的にブロック消去が可能で、複数のデータ信号（Ｄ
0〜Ｄ3、Ｄ4、Ｄ5）と複数の消去ブロック（４個）に対
応する消去ブロックグループ（Ａ〜Ｄ）および前記消去
ブロックグループ内の複数の消去ブロック（Ｂ０〜Ｂ
３、Ｂ４〜Ｂ７、Ｂ８〜Ｂ１１、Ｂ１２〜Ｂ１５）に対
応し、前記データ信号の選択により、対応する前記消去
ブロックの消去が設定され、前記消去ブロックの消去ブ
ロック数を複数個同時指定可能とするものである。
【００８２】この実施例６によれば、複数のデータ信号
を複数の消去ブロックや複数の消去ブロックグループに
対応させることができるため、１ライトサイクルで複数
の消去ブロックを同時に指定できるので、複数消去ブロ
ックの指定を少ないライトサイクルで実行でき、消去制
御が楽に、かつ早くできる。
を複数の消去ブロックや複数の消去ブロックグループに
対応させることができるため、１ライトサイクルで複数
の消去ブロックを同時に指定できるので、複数消去ブロ
ックの指定を少ないライトサイクルで実行でき、消去制
御が楽に、かつ早くできる。
【００８３】
【発明の効果】この発明の請求項１に係る不揮発性半導
体記憶装置は、以上説明したとおり、複数のアドレス信
号と複数の消去ブロックとを対応し、前記アドレス信号
の選択により対応する前記消去ブロックのアドレスを出
力するアドレス信号制御手段を備えたので、１ライトサ
イクルで複数の消去ブロックを同時に指定でき、複数消
去ブロックの指定を少ないライトサイクルで実行でき、
消去制御を楽に、かつ早くできるという効果を奏する。
体記憶装置は、以上説明したとおり、複数のアドレス信
号と複数の消去ブロックとを対応し、前記アドレス信号
の選択により対応する前記消去ブロックのアドレスを出
力するアドレス信号制御手段を備えたので、１ライトサ
イクルで複数の消去ブロックを同時に指定でき、複数消
去ブロックの指定を少ないライトサイクルで実行でき、
消去制御を楽に、かつ早くできるという効果を奏する。
【００８４】この発明の請求項２に係る不揮発性半導体
記憶装置は、以上説明したとおり、複数のデータ信号と
複数の消去ブロックとを対応し、前記データ信号の選択
により対応する前記消去ブロックのアドレスを出力する
アドレス信号制御手段を備えたので、１ライトサイクル
で複数の消去ブロックを同時に指定でき、複数消去ブロ
ックの指定を少ないライトサイクルで実行でき、消去制
御を楽に、かつ早くできるという効果を奏する。
記憶装置は、以上説明したとおり、複数のデータ信号と
複数の消去ブロックとを対応し、前記データ信号の選択
により対応する前記消去ブロックのアドレスを出力する
アドレス信号制御手段を備えたので、１ライトサイクル
で複数の消去ブロックを同時に指定でき、複数消去ブロ
ックの指定を少ないライトサイクルで実行でき、消去制
御を楽に、かつ早くできるという効果を奏する。
【００８５】この発明の請求項３に係る不揮発性半導体
記憶装置は、以上説明したとおり、複数のアドレス信号
及び複数データ信号と複数の消去ブロックとを対応し、
前記アドレス信号及びデータ信号の選択により対応する
前記消去ブロックのアドレスを出力するアドレス信号制
御手段を備えたので、１ライトサイクルで複数の消去ブ
ロックを同時に指定でき、複数消去ブロックの指定を少
ないライトサイクルで実行でき、消去制御を楽に、かつ
早くできるという効果を奏する。
記憶装置は、以上説明したとおり、複数のアドレス信号
及び複数データ信号と複数の消去ブロックとを対応し、
前記アドレス信号及びデータ信号の選択により対応する
前記消去ブロックのアドレスを出力するアドレス信号制
御手段を備えたので、１ライトサイクルで複数の消去ブ
ロックを同時に指定でき、複数消去ブロックの指定を少
ないライトサイクルで実行でき、消去制御を楽に、かつ
早くできるという効果を奏する。
【００８６】この発明の請求項４に係る不揮発性半導体
記憶装置は、以上説明したとおり、データ信号と複数の
消去ブロックに対応する消去ブロックグループとを対応
し、複数のアドレス信号と前記消去ブロックグループ内
の複数の消去ブロックとを対応し、前記データ信号及び
前記アドレス信号の選択により対応する前記消去ブロッ
クのアドレスを出力するアドレス信号制御手段を備えた
ので、１ライトサイクルで複数の消去ブロックを同時に
指定でき、複数消去ブロックの指定を少ないライトサイ
クルで実行でき、消去制御を楽に、かつ早くできるとい
う効果を奏する。
記憶装置は、以上説明したとおり、データ信号と複数の
消去ブロックに対応する消去ブロックグループとを対応
し、複数のアドレス信号と前記消去ブロックグループ内
の複数の消去ブロックとを対応し、前記データ信号及び
前記アドレス信号の選択により対応する前記消去ブロッ
クのアドレスを出力するアドレス信号制御手段を備えた
ので、１ライトサイクルで複数の消去ブロックを同時に
指定でき、複数消去ブロックの指定を少ないライトサイ
クルで実行でき、消去制御を楽に、かつ早くできるとい
う効果を奏する。
【００８７】この発明の請求項５に係る不揮発性半導体
記憶装置は、以上説明したとおり、アドレス信号と複数
の消去ブロックに対応する消去ブロックグループとを対
応し、複数のデータ信号と前記消去ブロックグループ内
の複数の消去ブロックとを対応し、前記データ信号及び
前記アドレス信号の選択により対応する前記消去ブロッ
クのアドレスを出力するアドレス信号制御手段を備えた
ので、１ライトサイクルで複数の消去ブロックを同時に
指定でき、複数消去ブロックの指定を少ないライトサイ
クルで実行でき、消去制御を楽に、かつ早くできるとい
う効果を奏する。
記憶装置は、以上説明したとおり、アドレス信号と複数
の消去ブロックに対応する消去ブロックグループとを対
応し、複数のデータ信号と前記消去ブロックグループ内
の複数の消去ブロックとを対応し、前記データ信号及び
前記アドレス信号の選択により対応する前記消去ブロッ
クのアドレスを出力するアドレス信号制御手段を備えた
ので、１ライトサイクルで複数の消去ブロックを同時に
指定でき、複数消去ブロックの指定を少ないライトサイ
クルで実行でき、消去制御を楽に、かつ早くできるとい
う効果を奏する。
【００８８】この発明の請求項６に係る不揮発性半導体
記憶装置は、以上説明したとおり、複数のアドレス信号
と複数の消去ブロックに対応する消去ブロックグループ
及び前記消去ブロックグループ内の複数の消去ブロック
とを対応し、前記アドレス信号の選択により対応する前
記消去ブロックのアドレスを出力するアドレス信号制御
手段を備えたので、１ライトサイクルで複数の消去ブロ
ックを同時に指定でき、複数消去ブロックの指定を少な
いライトサイクルで実行でき、消去制御を楽に、かつ早
くできるという効果を奏する。
記憶装置は、以上説明したとおり、複数のアドレス信号
と複数の消去ブロックに対応する消去ブロックグループ
及び前記消去ブロックグループ内の複数の消去ブロック
とを対応し、前記アドレス信号の選択により対応する前
記消去ブロックのアドレスを出力するアドレス信号制御
手段を備えたので、１ライトサイクルで複数の消去ブロ
ックを同時に指定でき、複数消去ブロックの指定を少な
いライトサイクルで実行でき、消去制御を楽に、かつ早
くできるという効果を奏する。
【００８９】この発明の請求項７に係る不揮発性半導体
記憶装置は、以上説明したとおり、複数のデータ信号と
複数の消去ブロックに対応する消去ブロックグループ及
び前記消去ブロックグループ内の複数の消去ブロックと
を対応し、前記データ信号の選択により対応する前記消
去ブロックのアドレスを出力するアドレス信号制御手段
を備えたので、１ライトサイクルで複数の消去ブロック
を同時に指定でき、複数消去ブロックの指定を少ないラ
イトサイクルで実行でき、消去制御を楽に、かつ早くで
きるという効果を奏する。
記憶装置は、以上説明したとおり、複数のデータ信号と
複数の消去ブロックに対応する消去ブロックグループ及
び前記消去ブロックグループ内の複数の消去ブロックと
を対応し、前記データ信号の選択により対応する前記消
去ブロックのアドレスを出力するアドレス信号制御手段
を備えたので、１ライトサイクルで複数の消去ブロック
を同時に指定でき、複数消去ブロックの指定を少ないラ
イトサイクルで実行でき、消去制御を楽に、かつ早くで
きるという効果を奏する。
【図１】この発明の実施例１の構成を示すブロック図で
ある。
ある。
【図２】この発明の実施例１の動作を示すタイミングチ
ャートである。
ャートである。
【図３】この発明の実施例１のアドレス信号と消去ブロ
ックの関係を示す図である。
ックの関係を示す図である。
【図４】この発明の実施例２の動作を示すタイミングチ
ャートである。
ャートである。
【図５】この発明の実施例２のデータ信号と消去ブロッ
クの関係を示す図である。
クの関係を示す図である。
【図６】この発明の実施例３の動作を示すタイミングチ
ャートである。
ャートである。
【図７】この発明の実施例３のアドレス信号及びデータ
信号と消去ブロックの関係を示す図である。
信号と消去ブロックの関係を示す図である。
【図８】この発明の実施例４の動作を示すタイミングチ
ャートである。
ャートである。
【図９】この発明の実施例４のアドレス信号及びデータ
信号と消去ブロックの関係を示す図である。
信号と消去ブロックの関係を示す図である。
【図１０】この発明の実施例５の動作を示すタイミング
チャートである。
チャートである。
【図１１】この発明の実施例５のアドレス信号と消去ブ
ロックの関係を示す図である。
ロックの関係を示す図である。
【図１２】この発明の実施例６の動作を示すタイミング
チャートである。
チャートである。
【図１３】この発明の実施例６のデータ信号と消去ブロ
ックの関係を示す図である。
ックの関係を示す図である。
【図１４】従来の不揮発性半導体記憶装置の構成を示す
ブロック図である。
ブロック図である。
【図１５】従来の不揮発性半導体記憶装置のブロック消
去動作を示すタイミングチャートである。
去動作を示すタイミングチャートである。
【図１６】従来の不揮発性半導体記憶装置の複数ブロッ
ク消去動作を示すタイミングチャートである。
ク消去動作を示すタイミングチャートである。
【図１７】従来の不揮発性半導体記憶装置の複数ブロッ
ク消去動作の消去ブロックを示す図である。
ク消去動作の消去ブロックを示す図である。
【図１８】従来の不揮発性半導体記憶装置の他の複数ブ
ロック消去動作を示すタイミングチャートである。
ロック消去動作を示すタイミングチャートである。
【図１９】従来の不揮発性半導体記憶装置の他の複数ブ
ロック消去動作の消去ブロックを示す図である。
ロック消去動作の消去ブロックを示す図である。
１ メモリセルアレイ ２ Ｙゲート ３ ソース線スイッチ ４ Ｘデコーダ ５ Ｙデコーダ ６ アドレス・レジスタ ７ 書込み回路 ８ センスアンプ ９ 入出力バッファ １０ プログラム電圧発生回路 １１ ベリファイ電圧発生回路 １２ コマンドレジスタ １３ コマンドデコーダ １４ 制御回路 １５ アドレス信号制御回路
Claims (7)
- 【請求項１】 複数のアドレス信号と複数の消去ブロッ
クとを対応し、前記アドレス信号の選択により対応する
前記消去ブロックのアドレスを出力するアドレス信号制
御手段を備えたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 複数のデータ信号と複数の消去ブロック
とを対応し、前記データ信号の選択により対応する前記
消去ブロックのアドレスを出力するアドレス信号制御手
段を備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 複数のアドレス信号及び複数データ信号
と複数の消去ブロックとを対応し、前記アドレス信号及
びデータ信号の選択により対応する前記消去ブロックの
アドレスを出力するアドレス信号制御手段を備えたこと
を特徴とする不揮発性半導体記憶装置。 - 【請求項４】 データ信号と複数の消去ブロックに対応
する消去ブロックグループとを対応し、複数のアドレス
信号と前記消去ブロックグループ内の複数の消去ブロッ
クとを対応し、前記データ信号及び前記アドレス信号の
選択により対応する前記消去ブロックのアドレスを出力
するアドレス信号制御手段を備えたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項５】 アドレス信号と複数の消去ブロックに対
応する消去ブロックグループとを対応し、複数のデータ
信号と前記消去ブロックグループ内の複数の消去ブロッ
クとを対応し、前記データ信号及び前記アドレス信号の
選択により対応する前記消去ブロックのアドレスを出力
するアドレス信号制御手段を備えたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項６】 複数のアドレス信号と複数の消去ブロッ
クに対応する消去ブロックグループ及び前記消去ブロッ
クグループ内の複数の消去ブロックとを対応し、前記ア
ドレス信号の選択により対応する前記消去ブロックのア
ドレスを出力するアドレス信号制御手段を備えたことを
特徴とする不揮発性半導体記憶装置。 - 【請求項７】 複数のデータ信号と複数の消去ブロック
に対応する消去ブロックグループ及び前記消去ブロック
グループ内の複数の消去ブロックとを対応し、前記デー
タ信号の選択により対応する前記消去ブロックのアドレ
スを出力するアドレス信号制御手段を備えたことを特徴
とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243295A JPH0798991A (ja) | 1993-09-29 | 1993-09-29 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243295A JPH0798991A (ja) | 1993-09-29 | 1993-09-29 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798991A true JPH0798991A (ja) | 1995-04-11 |
Family
ID=17101719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5243295A Pending JPH0798991A (ja) | 1993-09-29 | 1993-09-29 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798991A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6073207A (en) * | 1996-11-28 | 2000-06-06 | Nec Corporation | Microcomputer comprising flash EEPROM |
| WO2003010775A1 (fr) * | 2001-07-23 | 2003-02-06 | Renesas Technology Corp. | Memoire non volatile |
| JP2011530758A (ja) * | 2008-08-11 | 2011-12-22 | インディリンクス カンパニー リミテッド | フラッシュメモリ制御方法および制御装置 |
-
1993
- 1993-09-29 JP JP5243295A patent/JPH0798991A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6073207A (en) * | 1996-11-28 | 2000-06-06 | Nec Corporation | Microcomputer comprising flash EEPROM |
| WO2003010775A1 (fr) * | 2001-07-23 | 2003-02-06 | Renesas Technology Corp. | Memoire non volatile |
| JP2011530758A (ja) * | 2008-08-11 | 2011-12-22 | インディリンクス カンパニー リミテッド | フラッシュメモリ制御方法および制御装置 |
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