JPH0797747B2 - パルス幅変調装置 - Google Patents
パルス幅変調装置Info
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- JPH0797747B2 JPH0797747B2 JP24872087A JP24872087A JPH0797747B2 JP H0797747 B2 JPH0797747 B2 JP H0797747B2 JP 24872087 A JP24872087 A JP 24872087A JP 24872087 A JP24872087 A JP 24872087A JP H0797747 B2 JPH0797747 B2 JP H0797747B2
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- 238000001514 detection method Methods 0.000 claims description 12
- 230000014509 gene expression Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
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- 238000007796 conventional method Methods 0.000 description 1
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は音声信号などのデジタル・アナログ変換に利用
されるパルス幅変調（Pulse Width Modulation:以下PWM
と略す。）装置に関するものである。
されるパルス幅変調（Pulse Width Modulation:以下PWM
と略す。）装置に関するものである。
従来の技術 近年音声信号のデジタル・アナログ変換に、16ビット・
デジタル音声信号のサンプリング周波数より高い周波数
のクロックを用いて１ビット・デジタル信号に変換して
からデジタル・アナログ変換を行う方式がよく用いられ
るようになって来た。この方式には、デジタル・アナロ
グ変換の後に挿入するアナログの低域通過フィルタの次
数を低くすることができ、小さな回路規模で高いS/Nが
得られるという利点がある。この１ビット・デジタル・
アナログ変換方式の一例としてPWMが利用されている。
そこでまず図面を参照しながらPWMの説明を行う。第４
図はPWM信号の一例を示した波形図である。第４図に示
すように、PWM信号は時間幅の変化するパルスが周期的
（周期Ｔ）に現れる信号であり、“H"の状態と“L"の状
態を持つ１ビットデジタル信号の一種である。PWM信号
は低域通過フィルタを通すことによってアナログ信号に
変換することができる。PWM信号を低域通過フィルタに
通す際、PWM信号が“H"の状態の時には低域通過フィル
タの出力信号波形は増加し、PWM信号が“L"の状態の時
には低域通過フィルタの出力信号波形は減少する。すな
わち、PWM信号の“H"の状態と“L"の状態の時間割合に
よってアナログに変換された低域通過フィルタの出力信
号波形の増減が決定する。従って、“H"の状態と“L"の
状態の時間割合が同じ（50％:50％）時は低域通過フィ
ルタの出力信号波形の増加と減少が相殺され、一周期Ｔ
での増減がなくなる。
デジタル音声信号のサンプリング周波数より高い周波数
のクロックを用いて１ビット・デジタル信号に変換して
からデジタル・アナログ変換を行う方式がよく用いられ
るようになって来た。この方式には、デジタル・アナロ
グ変換の後に挿入するアナログの低域通過フィルタの次
数を低くすることができ、小さな回路規模で高いS/Nが
得られるという利点がある。この１ビット・デジタル・
アナログ変換方式の一例としてPWMが利用されている。
そこでまず図面を参照しながらPWMの説明を行う。第４
図はPWM信号の一例を示した波形図である。第４図に示
すように、PWM信号は時間幅の変化するパルスが周期的
（周期Ｔ）に現れる信号であり、“H"の状態と“L"の状
態を持つ１ビットデジタル信号の一種である。PWM信号
は低域通過フィルタを通すことによってアナログ信号に
変換することができる。PWM信号を低域通過フィルタに
通す際、PWM信号が“H"の状態の時には低域通過フィル
タの出力信号波形は増加し、PWM信号が“L"の状態の時
には低域通過フィルタの出力信号波形は減少する。すな
わち、PWM信号の“H"の状態と“L"の状態の時間割合に
よってアナログに変換された低域通過フィルタの出力信
号波形の増減が決定する。従って、“H"の状態と“L"の
状態の時間割合が同じ（50％:50％）時は低域通過フィ
ルタの出力信号波形の増加と減少が相殺され、一周期Ｔ
での増減がなくなる。
次に、PCM信号をPWM信号に変換するPWM装置について従
来の技術を図面を参照しながら説明を行う。
来の技術を図面を参照しながら説明を行う。
第３図は従来のPWM装置の一例を示したブロック図であ
る。入力端子101に入力されたサンプリング周波数Fs1す
なわち48kHz、量子化ｍビットすなわち16ビットのPCM信
号107はデジタルフィルタ102に入力されサンプリング周
波数Fs2すなわち768kHz、量子化ｎビットすなわち４ビ
ットのPCM信号109に変換される。ここで、デジタルフィ
ルタ102は入力PCM信号の16倍オーバーサンプリングを行
うためのもので、PWMのパルス幅を決定するデータを出
力している。すなわち、1/768kHzの周期毎に４ビットの
パルス幅情報を出力している。このデジタルフィルタ10
2は、具体的には第６図の11Rフィルタで実現している。
このデジタルフィルタ102では、計算結果の信号のうち
上位４ビットを４ビットPCM信号109として出力し、下位
ビットを誤差信号として帰還させている。11Rの構成を
取っていることにより、入力信号によってはデジタルフ
ィルタ102でオーバーフローが発生することがある。一
方オーバーフロー検出器103ではデジタルフィルタ102で
発生したオーバーフローを検出し、オーバーフロー検出
信号110をリミッタ104へ出力している。デジタルフィル
タ102より出力されたサンプリング周波数Fs2すなわち76
8kHz、量子化ｎビットすなわち４ビットのPCM信号109リ
ミッタ104はオーバーフロー検出信号110によって制御さ
れ、オーバーフローが発生していないときは４ビットPC
M信号109をそのまま出力し、オーバーフローが発生した
ときは＋側オーバーフローなら４ビット符号の最大値す
なわち1111（２進数）を、−側オーバーフローなら４ビ
ット符号の最小値すなわち0000（２進数）を出力する。
リミッタ104の出力信号111は、デジタルフィルタ出力信
号109と同じくサンプリング周波数Fs2すなわち768kHz、
量子化ｎビットすなわち４ビットのPCM信号である。こ
のリミッタ104の出力信号111は変調器105に入力され、1
2.288MHzのクロックで処理される。一パルス周期Ｔ＝1/
768kHzの間にT/2n＝1/12.288MHz精度で時間幅の変化す
るPWM信号112に変換され出力端子106に出力される。
る。入力端子101に入力されたサンプリング周波数Fs1す
なわち48kHz、量子化ｍビットすなわち16ビットのPCM信
号107はデジタルフィルタ102に入力されサンプリング周
波数Fs2すなわち768kHz、量子化ｎビットすなわち４ビ
ットのPCM信号109に変換される。ここで、デジタルフィ
ルタ102は入力PCM信号の16倍オーバーサンプリングを行
うためのもので、PWMのパルス幅を決定するデータを出
力している。すなわち、1/768kHzの周期毎に４ビットの
パルス幅情報を出力している。このデジタルフィルタ10
2は、具体的には第６図の11Rフィルタで実現している。
このデジタルフィルタ102では、計算結果の信号のうち
上位４ビットを４ビットPCM信号109として出力し、下位
ビットを誤差信号として帰還させている。11Rの構成を
取っていることにより、入力信号によってはデジタルフ
ィルタ102でオーバーフローが発生することがある。一
方オーバーフロー検出器103ではデジタルフィルタ102で
発生したオーバーフローを検出し、オーバーフロー検出
信号110をリミッタ104へ出力している。デジタルフィル
タ102より出力されたサンプリング周波数Fs2すなわち76
8kHz、量子化ｎビットすなわち４ビットのPCM信号109リ
ミッタ104はオーバーフロー検出信号110によって制御さ
れ、オーバーフローが発生していないときは４ビットPC
M信号109をそのまま出力し、オーバーフローが発生した
ときは＋側オーバーフローなら４ビット符号の最大値す
なわち1111（２進数）を、−側オーバーフローなら４ビ
ット符号の最小値すなわち0000（２進数）を出力する。
リミッタ104の出力信号111は、デジタルフィルタ出力信
号109と同じくサンプリング周波数Fs2すなわち768kHz、
量子化ｎビットすなわち４ビットのPCM信号である。こ
のリミッタ104の出力信号111は変調器105に入力され、1
2.288MHzのクロックで処理される。一パルス周期Ｔ＝1/
768kHzの間にT/2n＝1/12.288MHz精度で時間幅の変化す
るPWM信号112に変換され出力端子106に出力される。
発明が解決しようとする問題点 しかしながら、周期Ｔ＝1/768kHzの間にT/2n＝1/12.288
MHz精度で時間幅の変化するパルスは、０単位から16単
位までの計17通り、すなわち2n＋１通りのパルス幅表現
ができるにもかかわらず、上述した従来のPWM装置ではP
WM信号を出力している変調器105の入力が４ビットPCM信
号であるために16通りすなわち2n通りのパルス幅表現し
かできないという問題点を持っていた。
MHz精度で時間幅の変化するパルスは、０単位から16単
位までの計17通り、すなわち2n＋１通りのパルス幅表現
ができるにもかかわらず、上述した従来のPWM装置ではP
WM信号を出力している変調器105の入力が４ビットPCM信
号であるために16通りすなわち2n通りのパルス幅表現し
かできないという問題点を持っていた。
第５図はPWM信号の１周期分を表した波形図の一例であ
る。第５図からわかるようにPWM信号の“H"状態の時間
は周期ＴとするとT/2nの整数倍となる。従って“H"状態
が全くない場合（T/2nのゼロ倍の時間幅）からすべて
“H"状態となる場合（T/2nの2n倍の時間幅）まで、2n＋
１通りのパルス幅表現がＴの間で可能である。
る。第５図からわかるようにPWM信号の“H"状態の時間
は周期ＴとするとT/2nの整数倍となる。従って“H"状態
が全くない場合（T/2nのゼロ倍の時間幅）からすべて
“H"状態となる場合（T/2nの2n倍の時間幅）まで、2n＋
１通りのパルス幅表現がＴの間で可能である。
しかし従来例で述べたPWM装置ではPWM信号を出力してい
る変調器105の入力がｎビットPCM信号であるために2n通
りのパルス幅表現しかできず、“H"状態が全くない場
合、あるいはすべて“H"状態となる場合のいづれか一方
は表現されなくなってしまう。このため、従来例で述べ
たPWM装置をデジタル・アナログ変換に利用し、PWM信号
を低域通過フィルタに入力した場合、１周期Ｔの間に表
現できる増加量の最大値と減少量の最大値が一致しなく
なり、低域通過フィルタ出力のアナログ信号振幅が大き
く変動するような時（傾きの絶対値が大きな時）には歪
が発生してしまい、オーバーロード雑音が発生してしま
うという問題点を有していた。
る変調器105の入力がｎビットPCM信号であるために2n通
りのパルス幅表現しかできず、“H"状態が全くない場
合、あるいはすべて“H"状態となる場合のいづれか一方
は表現されなくなってしまう。このため、従来例で述べ
たPWM装置をデジタル・アナログ変換に利用し、PWM信号
を低域通過フィルタに入力した場合、１周期Ｔの間に表
現できる増加量の最大値と減少量の最大値が一致しなく
なり、低域通過フィルタ出力のアナログ信号振幅が大き
く変動するような時（傾きの絶対値が大きな時）には歪
が発生してしまい、オーバーロード雑音が発生してしま
うという問題点を有していた。
本発明は上記した従来の問題点を解消するものであり、
周期Ｔの間にT/2n精度で時間幅が変化し、2n＋１通りの
パルス幅表現を可能とした高性能なPWM装置を提供する
ものである。
周期Ｔの間にT/2n精度で時間幅が変化し、2n＋１通りの
パルス幅表現を可能とした高性能なPWM装置を提供する
ものである。
問題点を解決するための手段 上記した問題点を解決するために、本発明のPWM装置は
デジタルフィルタ出力である量子化ｎビットPCM信号を
オーバーフロー検出器出力のオーバーフロー検出信号に
より制御しオーバーフロー発生時に上限または下限を表
す値に変換しｎ＋１ビットのPCM信号を出力し、2n＋１
通りの数値表現を可能としたリミッタを用いている。
デジタルフィルタ出力である量子化ｎビットPCM信号を
オーバーフロー検出器出力のオーバーフロー検出信号に
より制御しオーバーフロー発生時に上限または下限を表
す値に変換しｎ＋１ビットのPCM信号を出力し、2n＋１
通りの数値表現を可能としたリミッタを用いている。
作用 本発明は上記したリミッタを用いることにより以下の作
用が生じる。
用が生じる。
リミッタにｎ＋１ビットのPCM信号を出力させ2n＋１通
りの数値表現を可能とすることによって、PCM信号をPWM
信号に変換している変調器の出力で、周期Ｔの間にT/2n
精度で時間幅の変化する2n＋１通りのパルス幅表現を可
能とし、高性能なPWM装置となる。
りの数値表現を可能とすることによって、PCM信号をPWM
信号に変換している変調器の出力で、周期Ｔの間にT/2n
精度で時間幅の変化する2n＋１通りのパルス幅表現を可
能とし、高性能なPWM装置となる。
実施例 以下、本発明の一実施例のPWM装置について図面を参照
して説明する。
して説明する。
第１図は本発明の一実施例におけるPWM装置のブロック
図である。なお、第１図に示す本実施例の装置は、基本
的には第３図に示した従来の装置と同じ構成であるの
で、同一構成部分には同一番号を付して詳細な説明を省
略する。
図である。なお、第１図に示す本実施例の装置は、基本
的には第３図に示した従来の装置と同じ構成であるの
で、同一構成部分には同一番号を付して詳細な説明を省
略する。
デジタルフィルタ102の出力であるサンプリング周波数F
s2すなわち768kHz、量子化ｎビットすなわち４ビットの
PCM信号109は＋１ビットリミッタ204に入力される。＋
１ビットリミッタ204はオーバーフロー検出器103の出力
であるオーバーフロー検出信号110によって制御され、
オーバーフローが発生していないときは入力の量子化４
ビットのPCM信号に内容がゼロという上位１ビットを加
えて５ビットPCM信号を出力し、オーバーフローが発生
したときは＋側オーバーフローなら10000（２進数）な
る５ビットPCM信号を、−側オーバーフローなら00000
（２進数）なる５ビットPCM信号を出力する。具体的な
＋１ビットリミッタ204のブロック図を第２図に示す。
第２図において306は入力信号である４ビットPCM信号に
対して０という値の１ビットを上位に加えて５ビット化
する量子化ビット拡張器、304は２進数で10000なる値を
出力する上限値PCMデータ、305は２進数で00000なる値
を出力する下限値PCMデータである。この＋１ビットリ
ミッタ204において通常は量子化ビット拡張器を選択し
て出力するが、デジタルフィルタ102出力の＋側オーバ
ーフロー検出信号が１のとき上限値PCMデータ304を選択
し出力する。またデジタルフィルタ102出力の−側オー
バーフロー検出信号が１のとき下限値PCMデータ305を選
択し出力している。＋１ビットリミッタ204より出力さ
れたサンプリング周波数768kHz、量子化５ビットのPCM
信号211は変調器205に入力される。変調器205では入力P
CM信号211をPWM信号212に変換し、出力端子106へ出力し
ている。
s2すなわち768kHz、量子化ｎビットすなわち４ビットの
PCM信号109は＋１ビットリミッタ204に入力される。＋
１ビットリミッタ204はオーバーフロー検出器103の出力
であるオーバーフロー検出信号110によって制御され、
オーバーフローが発生していないときは入力の量子化４
ビットのPCM信号に内容がゼロという上位１ビットを加
えて５ビットPCM信号を出力し、オーバーフローが発生
したときは＋側オーバーフローなら10000（２進数）な
る５ビットPCM信号を、−側オーバーフローなら00000
（２進数）なる５ビットPCM信号を出力する。具体的な
＋１ビットリミッタ204のブロック図を第２図に示す。
第２図において306は入力信号である４ビットPCM信号に
対して０という値の１ビットを上位に加えて５ビット化
する量子化ビット拡張器、304は２進数で10000なる値を
出力する上限値PCMデータ、305は２進数で00000なる値
を出力する下限値PCMデータである。この＋１ビットリ
ミッタ204において通常は量子化ビット拡張器を選択し
て出力するが、デジタルフィルタ102出力の＋側オーバ
ーフロー検出信号が１のとき上限値PCMデータ304を選択
し出力する。またデジタルフィルタ102出力の−側オー
バーフロー検出信号が１のとき下限値PCMデータ305を選
択し出力している。＋１ビットリミッタ204より出力さ
れたサンプリング周波数768kHz、量子化５ビットのPCM
信号211は変調器205に入力される。変調器205では入力P
CM信号211をPWM信号212に変換し、出力端子106へ出力し
ている。
ここで、変調器205の入力信号が量子化５ビットPCMであ
り、17通りの数値表現を持っているので、変調器205出
力のPWM信号も１パルス周期Ｔの間に17通りの時間幅を
持つことができた。これにより、入力されるデジタル音
声信号の振幅変動が大きなときの歪の発生を小さくする
ことができ、PWM装置としてオーバーロード雑音を小さ
くすることができた。またPCM信号を１ビット増やしたP
CM信号に変換することは容易であり、装置構成上非常に
有効な手段となる。
り、17通りの数値表現を持っているので、変調器205出
力のPWM信号も１パルス周期Ｔの間に17通りの時間幅を
持つことができた。これにより、入力されるデジタル音
声信号の振幅変動が大きなときの歪の発生を小さくする
ことができ、PWM装置としてオーバーロード雑音を小さ
くすることができた。またPCM信号を１ビット増やしたP
CM信号に変換することは容易であり、装置構成上非常に
有効な手段となる。
なお、本実施例では＋１ビットリミッタ204において＋
側オーバーフローが発生したとき10000（２進数）なる
５ビットのPCM信号を出力させたが、変調器205が動作可
能であれば11111なる５ビットPCM信号を出力してもよい
し、それらの中間値を示す信号を出力してもよい。また
＋側オーバーフローが発生したときは量子化ｎビットPC
M信号の最大値を示す量子化ｎ＋１ビットPCM信号を出力
し、−側オーバーフローが発生したときに出力PCM信号
を拡張してもよい。
側オーバーフローが発生したとき10000（２進数）なる
５ビットのPCM信号を出力させたが、変調器205が動作可
能であれば11111なる５ビットPCM信号を出力してもよい
し、それらの中間値を示す信号を出力してもよい。また
＋側オーバーフローが発生したときは量子化ｎビットPC
M信号の最大値を示す量子化ｎ＋１ビットPCM信号を出力
し、−側オーバーフローが発生したときに出力PCM信号
を拡張してもよい。
発明の効果 以上のように本発明のPWM装置はリミッタ出力のPCM信号
を１ビット増やすことによってPWM信号の時間幅変化を
最大にすることができ、PWM復調の際のオーバーロード
雑音を低減し、デジタル・アナログ変換としての歪発生
を低減することができる。
を１ビット増やすことによってPWM信号の時間幅変化を
最大にすることができ、PWM復調の際のオーバーロード
雑音を低減し、デジタル・アナログ変換としての歪発生
を低減することができる。
第１図は本発明の一実施例におけるPWM装置のブロック
図、第２図は同＋１ビットリミッタの内部構成の一例を
示したブロック図、第３図は従来例におけるPWM装置の
ブロック図、第４図はPWM信号の一例を示す波形図、第
５図はPWM信号の１周期を示した例である波形図、第６
図は本発明の一実施例におけるデジタルフィルタの構成
を示すブロック図である。 101……入力端子、102……デジタルフィルタ、103……
オーバーフロー検出器、104……リミッタ、204……＋１
ビットリミッタ、105・205……変調器、106……出力端
子、107……サンプリング周波数Fs1,mビットのPCM信
号、109……サンプリング周波数Fs2,nビットのPCM信
号、110……オーバーフロー検出信号、111……サンプリ
ング周波数Fs2,nビットのPCM信号、211……サンプリン
グ周波数Fs2,n＋１ビットのPCM信号、112・212……PWM
信号、Ｔ……PWM信号のパルス周期、301……量子化ｎビ
ットPCM信号入力端子、302……オーバーフロー検出信号
入力端子、303……量子化ｎ＋１ビットPCM信号出力端
子、304……上限値PCMデータ、305……下限値PCMデー
タ、306……量子化ビット拡張器、401……16ビットPCM
信号入力端子、402・403……加算器、404・405……掛け
算器、406・407……遅延素子、408……反転素子、409・
410……AND素子、411……＋側オーバーフロー検出信号
出力端子、412……−側オーバーフロー検出信号出力端
子、413……PWM用信号出力端子。
図、第２図は同＋１ビットリミッタの内部構成の一例を
示したブロック図、第３図は従来例におけるPWM装置の
ブロック図、第４図はPWM信号の一例を示す波形図、第
５図はPWM信号の１周期を示した例である波形図、第６
図は本発明の一実施例におけるデジタルフィルタの構成
を示すブロック図である。 101……入力端子、102……デジタルフィルタ、103……
オーバーフロー検出器、104……リミッタ、204……＋１
ビットリミッタ、105・205……変調器、106……出力端
子、107……サンプリング周波数Fs1,mビットのPCM信
号、109……サンプリング周波数Fs2,nビットのPCM信
号、110……オーバーフロー検出信号、111……サンプリ
ング周波数Fs2,nビットのPCM信号、211……サンプリン
グ周波数Fs2,n＋１ビットのPCM信号、112・212……PWM
信号、Ｔ……PWM信号のパルス周期、301……量子化ｎビ
ットPCM信号入力端子、302……オーバーフロー検出信号
入力端子、303……量子化ｎ＋１ビットPCM信号出力端
子、304……上限値PCMデータ、305……下限値PCMデー
タ、306……量子化ビット拡張器、401……16ビットPCM
信号入力端子、402・403……加算器、404・405……掛け
算器、406・407……遅延素子、408……反転素子、409・
410……AND素子、411……＋側オーバーフロー検出信号
出力端子、412……−側オーバーフロー検出信号出力端
子、413……PWM用信号出力端子。
Claims (1)
- 【請求項１】入力端子より入力されたサンプリング周波
数Fs1、量子化ｍビット（ｍは自然数）のPCM信号をサン
プリング周波数Fs2、量子化ｎビット（ｎ自然数）のPCM
信号に変換するデジタルフィルタと、前記デジタルフィ
ルタが処理する際のオーバーフローを検出しオーバーフ
ロー検出信号を出力するオーバーフロー検出器と、前記
デジタルフィルタ出力の数値制限をするリミッタと、前
記リミッタ出力をパルス幅変調信号に変換する変調器か
ら構成され、 前記リミッタは、前記オーバーフロー検出信号により制
御され、前記デジタルフィルタでオーバーフローが発生
していないときはｎビットPCM信号の示す値は変えずｎ
＋１ビットにビット拡張してPCM信号を出力し、＋側に
オーバーフローが発生した場合はｎビットPCM信号の最
大値より大なる所定のｎ＋１ビットのPCM信号を出力
し、−側にオーバーフローが発生した場合はｎビットPC
M信号の最小値に相当するｎ＋１ビットのPCM信号を出力
することにより、2n＋１通りの数値表現をおこない、前
記変調器が2n＋１通りのパルス幅を出力することを特徴
とするパルス幅変調装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24872087A JPH0797747B2 (ja) | 1987-10-01 | 1987-10-01 | パルス幅変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24872087A JPH0797747B2 (ja) | 1987-10-01 | 1987-10-01 | パルス幅変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191515A JPH0191515A (ja) | 1989-04-11 |
| JPH0797747B2 true JPH0797747B2 (ja) | 1995-10-18 |
Family
ID=17182340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24872087A Expired - Fee Related JPH0797747B2 (ja) | 1987-10-01 | 1987-10-01 | パルス幅変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797747B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3090200B2 (ja) | 1997-11-14 | 2000-09-18 | 日本電気株式会社 | パルス幅変調器 |
| US6873308B2 (en) | 2001-07-09 | 2005-03-29 | Canon Kabushiki Kaisha | Image display apparatus |
| JP4237230B2 (ja) | 2007-01-22 | 2009-03-11 | パナソニック株式会社 | パルス幅変調方法およびこれを用いたデジタル−アナログ変換器 |
-
1987
- 1987-10-01 JP JP24872087A patent/JPH0797747B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH0191515A (ja) | 1989-04-11 |
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