JPH0797308B2 - 比較回路 - Google Patents
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- JPH0797308B2 JPH0797308B2 JP62278531A JP27853187A JPH0797308B2 JP H0797308 B2 JPH0797308 B2 JP H0797308B2 JP 62278531 A JP62278531 A JP 62278531A JP 27853187 A JP27853187 A JP 27853187A JP H0797308 B2 JPH0797308 B2 JP H0797308B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路として構成された２進数の
比較回路に係り、特に任意桁を規則的に配列可能とした
うえで、演算速度の高速化を達成できる比較回路に関す
るものである。
比較回路に係り、特に任意桁を規則的に配列可能とした
うえで、演算速度の高速化を達成できる比較回路に関す
るものである。
第３図，第４図および第５図は、例えば特開昭61-21173
5号公報に示された従来の１桁の比較回路を示す回路
図，多桁の比較回路図および多桁の比較回路のタイミン
グ図である。
5号公報に示された従来の１桁の比較回路を示す回路
図，多桁の比較回路図および多桁の比較回路のタイミン
グ図である。
第３図は１桁の比較回路を示したものである。以下、説
明は特に断りのない限り正論理で行う。
明は特に断りのない限り正論理で行う。
この図において、A,Bは比較数となる第1,第２の入力デ
ータおよびこの第1,第２の入力データA,Bが入力される
入力端子を表し、第1,第２の入力データA,Bは１桁の２
進数とする。102は第２の入力データＢに接続され反転
信号を出力するインバータ、100は第１の入力データＡ
と前記インバータ102の出力を入力として接続されたNAN
D回路、101は前記NAND回路100の出力に接続されたイン
バータ、103は第１の入力データＡとインバータ102の出
力を入力として接続されたNOR回路、104は前記NOR回路1
03の出力とインバータ101の出力を入力として接続され
たNOR回路、105はゲートがインバータ101の出力に、ま
た、ソースが電源に、そしてドレインが桁上げ出力端子
COに接続されたトランスファーゲート、106はゲートがN
OR回路103の出力に、また、ソースがGNDに、そしてドレ
インが桁上げ出力端子COに接続されたトランスファーゲ
ート、107はゲートがNOR回路104の出力に、また、ソー
スが桁上げ入力端子CIに、そしてドレインが桁上げ出力
端子COに接続されたトランスファーゲートである。これ
により、１桁の比較回路200が構成される。
ータおよびこの第1,第２の入力データA,Bが入力される
入力端子を表し、第1,第２の入力データA,Bは１桁の２
進数とする。102は第２の入力データＢに接続され反転
信号を出力するインバータ、100は第１の入力データＡ
と前記インバータ102の出力を入力として接続されたNAN
D回路、101は前記NAND回路100の出力に接続されたイン
バータ、103は第１の入力データＡとインバータ102の出
力を入力として接続されたNOR回路、104は前記NOR回路1
03の出力とインバータ101の出力を入力として接続され
たNOR回路、105はゲートがインバータ101の出力に、ま
た、ソースが電源に、そしてドレインが桁上げ出力端子
COに接続されたトランスファーゲート、106はゲートがN
OR回路103の出力に、また、ソースがGNDに、そしてドレ
インが桁上げ出力端子COに接続されたトランスファーゲ
ート、107はゲートがNOR回路104の出力に、また、ソー
スが桁上げ入力端子CIに、そしてドレインが桁上げ出力
端子COに接続されたトランスファーゲートである。これ
により、１桁の比較回路200が構成される。
次に動作について説明する。
第１の入力データＡが「１」，第２の入力データＢが
「０」の場合、すなわちＡ＞Ｂでは、第２の入力データ
Ｂが入力されるインバータ102の出力は「１」,NAND回路
100の出力は「０」，インバータ101の出力は「１」,NOR
回路103の出力は「０」,NOR回路104の出力は「０」の論
理レベルとなる。したがって、トランスファーゲート10
6,107が「OFF」となり、トランスファーゲート105が「O
N」することにより桁上げ出力端子COには「１」が出力
される。
「０」の場合、すなわちＡ＞Ｂでは、第２の入力データ
Ｂが入力されるインバータ102の出力は「１」,NAND回路
100の出力は「０」，インバータ101の出力は「１」,NOR
回路103の出力は「０」,NOR回路104の出力は「０」の論
理レベルとなる。したがって、トランスファーゲート10
6,107が「OFF」となり、トランスファーゲート105が「O
N」することにより桁上げ出力端子COには「１」が出力
される。
第１の入力データＡが「０」，第２の入力データＢが
「１」の場合、すなわちＡ＜Ｂでは、第２の入力データ
Ｂが入力されるインバータ102の出力は「０」,NAND回路
100の出力は「１」，インバータ101の出力は「０」,NOR
回路103の出力は「１」,NOR回路104の出力は「０」の論
理レベルとなる。したがって、トランスファーゲート10
5,107は「OFF」となり、トランスファーゲート106は「O
N」となり、桁上げ出力端子COには「０」が出力され
る。
「１」の場合、すなわちＡ＜Ｂでは、第２の入力データ
Ｂが入力されるインバータ102の出力は「０」,NAND回路
100の出力は「１」，インバータ101の出力は「０」,NOR
回路103の出力は「１」,NOR回路104の出力は「０」の論
理レベルとなる。したがって、トランスファーゲート10
5,107は「OFF」となり、トランスファーゲート106は「O
N」となり、桁上げ出力端子COには「０」が出力され
る。
第1,第２の入力データA,Bが共に「１」，または共に
「０」の場合、すなわちＡ＝Ｂでは、インバータ101の
出力は「０」,NAND回路100の出力は「１」，インバータ
101の出力は「０」,NOR回路103の出力は「０」,NOR回路
104の出力は「１」の論理レベルとなる。したがって、
トランスファーゲート105,106は「OFF」となり、トラン
スファーゲート107は「ON」となり、桁上げ出力端子CO
は桁上げ入力端子CIと同値になる。
「０」の場合、すなわちＡ＝Ｂでは、インバータ101の
出力は「０」,NAND回路100の出力は「１」，インバータ
101の出力は「０」,NOR回路103の出力は「０」,NOR回路
104の出力は「１」の論理レベルとなる。したがって、
トランスファーゲート105,106は「OFF」となり、トラン
スファーゲート107は「ON」となり、桁上げ出力端子CO
は桁上げ入力端子CIと同値になる。
第３図における１桁の比較回路200を多桁の比較回路に
適用した場合（ここでは４桁）の回路を第４図に示す。
第５図は、第４図の比較回路におけるタイミング図であ
る。
適用した場合（ここでは４桁）の回路を第４図に示す。
第５図は、第４図の比較回路におけるタイミング図であ
る。
第４図，第５図において、第３図と同一符号は同一また
は相当部分を示し、ここでのA,Bは４桁の入力データ
で、第１の入力データＡは最下位桁LSBからA0,A1,A2,A3
とする。第２の入力データＢは最下位桁LSBからB0,B1,B
2,B3とする。比較回路200は第３図に示した１桁の比較
回路と同じである。
は相当部分を示し、ここでのA,Bは４桁の入力データ
で、第１の入力データＡは最下位桁LSBからA0,A1,A2,A3
とする。第２の入力データＢは最下位桁LSBからB0,B1,B
2,B3とする。比較回路200は第３図に示した１桁の比較
回路と同じである。
クロック入力CLは最下位桁LSBの桁上げ入力端子CI0に入
力されている。他の各桁上げ入力端子CI（Ｎ）はそれぞ
れ前段の桁上げ出力端子CO（Ｎ−１）が接続される。
（Ｎは１〜３の整数）。201はソースが最上位桁MSBの桁
上げ出力端子CO3に、また、ゲートがクロック入力CLに
接続されたＮチャネルトランジスタ、202は前記Ｎチャ
ネルトランジスタ201のドレインが入力されるインバー
タ、203は前記インバータ202の出力が入力されるインバ
ータ、204はクロック入力CLが入力されるインバータ、2
05はソースがインバータ203の出力に、また、ゲートが
インバータ204の出力に、そしてドレインがインバータ2
02の入力に接続されたＮチャネルトランジスタである。
すなわち、インバータ202,203,204にＮチャネルトラン
ジスタ201,205でラッチ210を構成している。
力されている。他の各桁上げ入力端子CI（Ｎ）はそれぞ
れ前段の桁上げ出力端子CO（Ｎ−１）が接続される。
（Ｎは１〜３の整数）。201はソースが最上位桁MSBの桁
上げ出力端子CO3に、また、ゲートがクロック入力CLに
接続されたＮチャネルトランジスタ、202は前記Ｎチャ
ネルトランジスタ201のドレインが入力されるインバー
タ、203は前記インバータ202の出力が入力されるインバ
ータ、204はクロック入力CLが入力されるインバータ、2
05はソースがインバータ203の出力に、また、ゲートが
インバータ204の出力に、そしてドレインがインバータ2
02の入力に接続されたＮチャネルトランジスタである。
すなわち、インバータ202,203,204にＮチャネルトラン
ジスタ201,205でラッチ210を構成している。
ストローブクロックSCKはNOR回路207,208,209に入力さ
れている。206は桁上げ出力端子CO3を入力とするインバ
ータであり、NOR回路207は、インバータ206の出力とイ
ンバータ202の出力と、第５図に示すようにストローブ
クロックSCKが入力され、Ａ＞Ｂで「１」となる。NOR回
路208は、最上位桁MSBの桁上げ出力端子CO3の出力とイ
ンバータ202の出力とストローブクロックSCKが入力さ
れ、Ａ＝Ｂで「１」となる。NOR回路209は、最上位桁MS
Sの桁上げ出力端子CO3の出力とインバータ203の出力と
ストローブクロックSCKが入力され、Ａ＜Ｂで「１」と
なる。
れている。206は桁上げ出力端子CO3を入力とするインバ
ータであり、NOR回路207は、インバータ206の出力とイ
ンバータ202の出力と、第５図に示すようにストローブ
クロックSCKが入力され、Ａ＞Ｂで「１」となる。NOR回
路208は、最上位桁MSBの桁上げ出力端子CO3の出力とイ
ンバータ202の出力とストローブクロックSCKが入力さ
れ、Ａ＝Ｂで「１」となる。NOR回路209は、最上位桁MS
Sの桁上げ出力端子CO3の出力とインバータ203の出力と
ストローブクロックSCKが入力され、Ａ＜Ｂで「１」と
なる。
次に動作について説明する。
例えば（A0,A1,A2,A3）＝（0,0,1,0）で（B0,B1,B2,
B3）＝（0,0,1,0）の場合では、各桁のトランスファー
ゲート107が「ON」とし、CI0=CO0=CI1=CO1=CI2=CO2=CI3
=CO3となる。すなわち、クロック入力CLの前半において
最上位桁MSBの桁上げ出力端子CO3は「１」となり、クロ
ック入力CLが「１」から「０」に変化する時点でラッチ
210に「１」がラッチされる。ラッチ210は「１」を保持
し、インバータ202の出力は「０」，インバータ203の出
力は「１」となり、Ａ＜Ｂであることを示すNOR回路209
の出力は「０」となる。さらに、クロック入力CLは
「０」であるから、0=CI0=CO0=CI1=CO1=CI2=CO2=CI3=CO
3となり、インバータ206の出力は「１」で、Ａ＞Ｂであ
ることを示すNOR回路207の出力は「０」なる。Ａ＝Ｂで
あることを示すNOR回路208の出力は最上位桁MSBの桁上
げ出力端子CO3が「０」，インバータ202の出力が「０」
であることより、ストローブクロックSCK「０」のタイ
ミングで「１」となる。よってＡ＝Ｂであることを示
す。
B3）＝（0,0,1,0）の場合では、各桁のトランスファー
ゲート107が「ON」とし、CI0=CO0=CI1=CO1=CI2=CO2=CI3
=CO3となる。すなわち、クロック入力CLの前半において
最上位桁MSBの桁上げ出力端子CO3は「１」となり、クロ
ック入力CLが「１」から「０」に変化する時点でラッチ
210に「１」がラッチされる。ラッチ210は「１」を保持
し、インバータ202の出力は「０」，インバータ203の出
力は「１」となり、Ａ＜Ｂであることを示すNOR回路209
の出力は「０」となる。さらに、クロック入力CLは
「０」であるから、0=CI0=CO0=CI1=CO1=CI2=CO2=CI3=CO
3となり、インバータ206の出力は「１」で、Ａ＞Ｂであ
ることを示すNOR回路207の出力は「０」なる。Ａ＝Ｂで
あることを示すNOR回路208の出力は最上位桁MSBの桁上
げ出力端子CO3が「０」，インバータ202の出力が「０」
であることより、ストローブクロックSCK「０」のタイ
ミングで「１」となる。よってＡ＝Ｂであることを示
す。
第1,第２の入力データA,Bが異なる場合でも、Ａ＞Ｂで
あることを示すNOR回路207の出力，またはＡ＜Ｂである
ことを示すNOR回路209の出力のどちらかがストローブク
ロックSCK「０」のタイミングで、第５図に示したよう
に動作する。
あることを示すNOR回路207の出力，またはＡ＜Ｂである
ことを示すNOR回路209の出力のどちらかがストローブク
ロックSCK「０」のタイミングで、第５図に示したよう
に動作する。
従来の比較回路は、以上のように構成されているので、
多桁の比較回路を構成した場合、各桁は規則的な構成が
可能であるが、最終段の比較回路から２つの入力データ
A,Bの大小関係を示す信号を出力するまでにラッチ210,3
つの３入力NOR回路207〜209およびインバータ206を付加
することが必要となるために、レイアウトのレギュラリ
ティを乱し、面積を増大させ、遅延を増大させるという
問題点があった。
多桁の比較回路を構成した場合、各桁は規則的な構成が
可能であるが、最終段の比較回路から２つの入力データ
A,Bの大小関係を示す信号を出力するまでにラッチ210,3
つの３入力NOR回路207〜209およびインバータ206を付加
することが必要となるために、レイアウトのレギュラリ
ティを乱し、面積を増大させ、遅延を増大させるという
問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、任意桁を規則的に配列可能で、かつ高速化
に適した比較回路を得ることを目的とする。
れたもので、任意桁を規則的に配列可能で、かつ高速化
に適した比較回路を得ることを目的とする。
この発明に係る比較回路は、第１の入力データと第２の
入力データとの一致・不一致を検出する一致・不一致検
出回路と、この一致・不一致検出回路で第１の入力デー
タと第２の入力データとの一致が検出された場合に前桁
からの桁上げ入力データを、また、不一致が検出された
場合は不一致信号を次桁への桁上げ出力データとして出
力する伝搬回路と、この伝搬回路の桁上げ入力データと
桁上げ出力データとが不一致を生じた場合に変化点信号
を出力する変化点検出回路と、この変化点検出回路から
変化点信号が出力されると第１の入力データを出力する
第１の信号出力部と、同じく変化点検出回路から変化点
信号が出力されると第２の入力データを出力する第２の
信号出力部とを設けたものである。
入力データとの一致・不一致を検出する一致・不一致検
出回路と、この一致・不一致検出回路で第１の入力デー
タと第２の入力データとの一致が検出された場合に前桁
からの桁上げ入力データを、また、不一致が検出された
場合は不一致信号を次桁への桁上げ出力データとして出
力する伝搬回路と、この伝搬回路の桁上げ入力データと
桁上げ出力データとが不一致を生じた場合に変化点信号
を出力する変化点検出回路と、この変化点検出回路から
変化点信号が出力されると第１の入力データを出力する
第１の信号出力部と、同じく変化点検出回路から変化点
信号が出力されると第２の入力データを出力する第２の
信号出力部とを設けたものである。
この発明において、一致・不一致検出回路が第１の入力
データと第２の入力データとの一致・不一致を検出し、
伝搬回路が一致・不一致検出回路で第１の入力データと
第２の入力データとの一致が検出された場合に前桁から
の桁上げ入力データを、また、不一致が検出された場合
は不一致信号を次桁への桁上げ出力データとして出力
し、変化点検出回路が伝搬回路の桁上げ入力データと桁
上げ出力データとで不一致を生じた場合に変化点信号を
出力し、第１の信号出力部が変化点検出回路から変化点
信号が出力されると第１の入力データを出力し、第２の
信号出力部が変化点検出回路から変化点信号が出力され
ると第２の入力データを出力する。
データと第２の入力データとの一致・不一致を検出し、
伝搬回路が一致・不一致検出回路で第１の入力データと
第２の入力データとの一致が検出された場合に前桁から
の桁上げ入力データを、また、不一致が検出された場合
は不一致信号を次桁への桁上げ出力データとして出力
し、変化点検出回路が伝搬回路の桁上げ入力データと桁
上げ出力データとで不一致を生じた場合に変化点信号を
出力し、第１の信号出力部が変化点検出回路から変化点
信号が出力されると第１の入力データを出力し、第２の
信号出力部が変化点検出回路から変化点信号が出力され
ると第２の入力データを出力する。
以下、この発明の実施例を図面について説明する。最初
に単一ビットの比較回路について説明し、次にそれを用
いた多ビットの比較回路について説明する。
に単一ビットの比較回路について説明し、次にそれを用
いた多ビットの比較回路について説明する。
第１図はこの発明の単一ビットの比較回路の一実施例を
示す回路図である。
示す回路図である。
この図において、A,Bは比較する第1,第２の入力デー
タ、１は第１の入力データＡを入力とし反転信号を出力
するインバータ、２は第２の入力データＢを入力とし反
転信号を出力するインバータ、３は第１の入力データＡ
をゲートに、また、インバータ２の出力をソースに接続
したＮチャネルトランジスタ、４は前記インバータ１の
出力をゲートに、また、第２の入力データＢをソースに
接続したＮチャネルトランジスタ、XORは前記Ｎチャネ
ルトランジスタ３および４のドレインを接続した第1,第
２の入力データA,Bの排他的論理和信号である。５は前
記インバータ１の出力をゲートに、また、インバータ２
の出力をソースに接続したＮチャネルトランジスタ、６
は第１の入力データＡをゲートに、また、第２の入力デ
ータＢをソースに接続したＮチャネルトランジスタ、XN
ORは前記Ｎチャネルトランジスタ５および６のドレイン
を接続した第1,第２の入力データA,Bの非排他的論理和
信号である。
タ、１は第１の入力データＡを入力とし反転信号を出力
するインバータ、２は第２の入力データＢを入力とし反
転信号を出力するインバータ、３は第１の入力データＡ
をゲートに、また、インバータ２の出力をソースに接続
したＮチャネルトランジスタ、４は前記インバータ１の
出力をゲートに、また、第２の入力データＢをソースに
接続したＮチャネルトランジスタ、XORは前記Ｎチャネ
ルトランジスタ３および４のドレインを接続した第1,第
２の入力データA,Bの排他的論理和信号である。５は前
記インバータ１の出力をゲートに、また、インバータ２
の出力をソースに接続したＮチャネルトランジスタ、６
は第１の入力データＡをゲートに、また、第２の入力デ
ータＢをソースに接続したＮチャネルトランジスタ、XN
ORは前記Ｎチャネルトランジスタ５および６のドレイン
を接続した第1,第２の入力データA,Bの非排他的論理和
信号である。
IEは前桁からの桁上げ入力データ、７は前記桁上げ入力
データIEをソースに、また、排他的論理和信号XORをゲ
ートに入力としＰチャネルトランジスタ、８は前記桁上
げ入力データIEをソースに、また、非排他的論理和信号
XNORをゲートに入力したＮチャネルトランジスタ、９は
GNDをソースに、また、排他的論理和信号XORをゲートに
入力したＮチャネルトランジスタ、OEは前記Ｐチャネル
トランジスタ７のドレインとＮチャネルトランジスタ8,
9のドレインを接続した次桁への桁上げ出力データであ
る。
データIEをソースに、また、排他的論理和信号XORをゲ
ートに入力としＰチャネルトランジスタ、８は前記桁上
げ入力データIEをソースに、また、非排他的論理和信号
XNORをゲートに入力したＮチャネルトランジスタ、９は
GNDをソースに、また、排他的論理和信号XORをゲートに
入力したＮチャネルトランジスタ、OEは前記Ｐチャネル
トランジスタ７のドレインとＮチャネルトランジスタ8,
9のドレインを接続した次桁への桁上げ出力データであ
る。
10は前記桁上げ出力データOEを入力とし反転信号を出力
するインバータ、11は前記桁上げ入力データIEとインバ
ータ10の出力を入力するAND回路で、前記桁上げ入力デ
ータIEと桁上げ出力データOEとが異なる場合に変化点信
号11aを出力する。12は前記AND回路11から出力される変
化点信号11aをゲートに、また、第１の入力データＡを
ソースに、そして出力信号OGをドレインに接続したＮチ
ャネルトランジスタ、13は前記AND回路11から出力され
る変化点信号11aをゲートに、また、第２の入力データ
Ｂをソースに、そして出力信号OLをドレインに接続した
Ｎチャネルトランジスタである。
するインバータ、11は前記桁上げ入力データIEとインバ
ータ10の出力を入力するAND回路で、前記桁上げ入力デ
ータIEと桁上げ出力データOEとが異なる場合に変化点信
号11aを出力する。12は前記AND回路11から出力される変
化点信号11aをゲートに、また、第１の入力データＡを
ソースに、そして出力信号OGをドレインに接続したＮチ
ャネルトランジスタ、13は前記AND回路11から出力され
る変化点信号11aをゲートに、また、第２の入力データ
Ｂをソースに、そして出力信号OLをドレインに接続した
Ｎチャネルトランジスタである。
したがって、500は一致・不一致検出回路で、第１の入
力データＡと第２の入力データＢとの一致・不一致を検
出する。501は伝搬回路で、一致・不一致検出回路500で
第１の入力データＡと第２の入力データＢとの一致が検
出された場合は、前桁からの桁上げ入力データIEをその
まま次桁への桁上げ出力データOEとして出力し、不一致
が検出された場合は不一致信号を桁上げ出力データOEと
して出力する。502は変化点検出回路で、伝搬回路501の
桁上げ入力データIEと桁上げ出力データOEとが一致・不
一致を生じた場合に変化点信号11aを出力する。Ｎチャ
ネルトランジスタ12はこの発明による第１の信号出力部
となり、変化点信号11aが出力されると第１の入力デー
タＡを出力信号OGとして出力する。Ｎチャネルトランジ
スタ13はこの発明による第２の信号出力部となり、変化
点信号11aガ出力されると第２の入力データＢを出力信
号OLとして出力する。以上により単一ビットの比較回路
50が構成されている。
力データＡと第２の入力データＢとの一致・不一致を検
出する。501は伝搬回路で、一致・不一致検出回路500で
第１の入力データＡと第２の入力データＢとの一致が検
出された場合は、前桁からの桁上げ入力データIEをその
まま次桁への桁上げ出力データOEとして出力し、不一致
が検出された場合は不一致信号を桁上げ出力データOEと
して出力する。502は変化点検出回路で、伝搬回路501の
桁上げ入力データIEと桁上げ出力データOEとが一致・不
一致を生じた場合に変化点信号11aを出力する。Ｎチャ
ネルトランジスタ12はこの発明による第１の信号出力部
となり、変化点信号11aが出力されると第１の入力デー
タＡを出力信号OGとして出力する。Ｎチャネルトランジ
スタ13はこの発明による第２の信号出力部となり、変化
点信号11aガ出力されると第２の入力データＢを出力信
号OLとして出力する。以上により単一ビットの比較回路
50が構成されている。
次に、第１表の真理値表を参照しながらこの単一ビット
の比較回路50の動作について具体的に説明する。
の比較回路50の動作について具体的に説明する。
第１の入力データＡ＝１で、第２の入力データＢ＝０ま
たはＡ＝０で、Ｂ＝１の場合、すなわちＡ＞ＢまたはＡ
＜Ｂの時では、一致・不一致検出回路500において排他
的論理和信号XOR＝１で、非排他的論理和信号XNOR＝０
となり、伝搬回路501に非排他的論理和信号XNORと排他
的論理和信号XORを伝える。伝搬回路501では排他的論理
和信号XOR＝１で非排他的論理和信号XNOR＝０であるか
ら、Ｐチャネルトランジスタ７が「OFF」、かつＮチャ
ネルトランジスタ８が「OFF」となり、上位ビットから
の桁上げ入力データIEが伝搬せず、Ｎチャネルトランジ
スタ９が「ON」となるため、桁上げ出力データOE＝０と
なる。
たはＡ＝０で、Ｂ＝１の場合、すなわちＡ＞ＢまたはＡ
＜Ｂの時では、一致・不一致検出回路500において排他
的論理和信号XOR＝１で、非排他的論理和信号XNOR＝０
となり、伝搬回路501に非排他的論理和信号XNORと排他
的論理和信号XORを伝える。伝搬回路501では排他的論理
和信号XOR＝１で非排他的論理和信号XNOR＝０であるか
ら、Ｐチャネルトランジスタ７が「OFF」、かつＮチャ
ネルトランジスタ８が「OFF」となり、上位ビットから
の桁上げ入力データIEが伝搬せず、Ｎチャネルトランジ
スタ９が「ON」となるため、桁上げ出力データOE＝０と
なる。
一方、変化点検出回路502では、桁上げ出力データOE＝
０であることにより、インバータ10の出力は「１」とな
り、上位ビットまでに不一致が生じていなければ桁上げ
入力データIE＝１であるため、AND回路11から出力され
る変化点信号11aは「１」となる。よって、Ｎチャネル
トランジスタ12,13が「ON」となり、第１の入力データ
Ａの値を出力信号OGに、また、第２の入力データＢの値
を出力信号OLに第１表に示すように出力する。
０であることにより、インバータ10の出力は「１」とな
り、上位ビットまでに不一致が生じていなければ桁上げ
入力データIE＝１であるため、AND回路11から出力され
る変化点信号11aは「１」となる。よって、Ｎチャネル
トランジスタ12,13が「ON」となり、第１の入力データ
Ａの値を出力信号OGに、また、第２の入力データＢの値
を出力信号OLに第１表に示すように出力する。
第１の入力データＡ＝第２の入力データＢ＝0,またはＡ
＝Ｂ＝１の場合では、一致・不一致検出回路500では排
他的論理和信号XOR＝０、非排他的論理和信号XNOR＝１
となり、伝搬回路501に非排他的論理和信号XNORと排他
的論理和信号XORを伝える。伝搬回路501では排他的論理
和信号XOR＝０、非排他的論理和信号XNOR＝１であるか
らＰチャネルトランジスタ７が「ON」、かつＮチャネル
トランジスタ８が「ON」、Ｎチャネルトランジスタ９が
「OFF」となり、上位ビットからの桁上げ入力データIE
が桁上げ出力データOEとして出力される。一方、変化点
検出回路502では、桁上げ入力データIE＝桁上げ出力デ
ータOEであることより、AND回路11はインバータ10によ
り桁上げ出力データOEの反転信号と桁上げ入力データIE
を入力とするため、変化点信号11aは「０」となり、Ｎ
チャネルトランジスタ12,13は「OFF」となり、出力信号
OG,OLは高インピーダンスＺ状態になる。
＝Ｂ＝１の場合では、一致・不一致検出回路500では排
他的論理和信号XOR＝０、非排他的論理和信号XNOR＝１
となり、伝搬回路501に非排他的論理和信号XNORと排他
的論理和信号XORを伝える。伝搬回路501では排他的論理
和信号XOR＝０、非排他的論理和信号XNOR＝１であるか
らＰチャネルトランジスタ７が「ON」、かつＮチャネル
トランジスタ８が「ON」、Ｎチャネルトランジスタ９が
「OFF」となり、上位ビットからの桁上げ入力データIE
が桁上げ出力データOEとして出力される。一方、変化点
検出回路502では、桁上げ入力データIE＝桁上げ出力デ
ータOEであることより、AND回路11はインバータ10によ
り桁上げ出力データOEの反転信号と桁上げ入力データIE
を入力とするため、変化点信号11aは「０」となり、Ｎ
チャネルトランジスタ12,13は「OFF」となり、出力信号
OG,OLは高インピーダンスＺ状態になる。
次に、第１図におけるこの発明の単一ビットの比較回路
50を用いて多ビットの比較回路を構成した場合（ここで
は４ビット）の一実施例を第２図に示す。
50を用いて多ビットの比較回路を構成した場合（ここで
は４ビット）の一実施例を第２図に示す。
第２図において、第１図と同一符号は同一または相当部
分を示し、A,Bは４ビットの入力データであり、最上位M
SBから各々(A3,A2,A1,A0),(B3,B2,B1,B0)を示す。
分を示し、A,Bは４ビットの入力データであり、最上位M
SBから各々(A3,A2,A1,A0),(B3,B2,B1,B0)を示す。
各ビットの単一ビットの比較回路50の桁上げ入力データ
IE（ｋ−１）は上位ビットの桁上げ出力データOE（ｋ）
に直列に接続され、最上位ビットの入力信号IE3は電源
に接続されている（ｋは１〜３の整数）。各ビットの出
力信号OGi,OLiは各々並列接続される（ｉは０〜３の整
数）。51はGNDをソースに、また、最下位ビットの桁上
げ出力データOE0をゲートに、そして出力信号OGをドレ
インに接続したＮチャネルトランジスタである。52はGN
Dをソースに、また、最下位ビットの桁上げ出力データO
E0をゲートに、そして、出力信号OLをドレインに接続し
たＮチャネルトランジスタである。
IE（ｋ−１）は上位ビットの桁上げ出力データOE（ｋ）
に直列に接続され、最上位ビットの入力信号IE3は電源
に接続されている（ｋは１〜３の整数）。各ビットの出
力信号OGi,OLiは各々並列接続される（ｉは０〜３の整
数）。51はGNDをソースに、また、最下位ビットの桁上
げ出力データOE0をゲートに、そして出力信号OGをドレ
インに接続したＮチャネルトランジスタである。52はGN
Dをソースに、また、最下位ビットの桁上げ出力データO
E0をゲートに、そして、出力信号OLをドレインに接続し
たＮチャネルトランジスタである。
結果として、Ａ＝Ｂである時は最下位ビットの桁上げ出
力データOE0が「１」に、Ａ＞Ｂである時は出力信号OG
が「１」に、Ａ＜Ｂである時は出力信号OLが「１」とな
る。
力データOE0が「１」に、Ａ＞Ｂである時は出力信号OG
が「１」に、Ａ＜Ｂである時は出力信号OLが「１」とな
る。
次に、第２表に示した真理値表を参照しながらこの多ビ
ットの比較回路の動作について具体的に説明する。
ットの比較回路の動作について具体的に説明する。
例えば第２表（１）に示すような（A3,A2,A1,A0）＝
（0,1,0,0）で（B3,B2,B1,B0）＝（0,1,0,0）の場合で
は、各ビットの単一ビットの比較回路50で１＝IE3＝OE3
＝IE2＝OE2＝IE1＝OE1＝IE0＝OE0と伝搬し桁上げ出力デ
ータOE＝１となることよりＡ＝Ｂであることを示す。同
時に最下位ビットの桁上げ出力データOE0＝１でＮチャ
ネルトランジスタ51,52は「ON」するため出力信号OG,OL
は「０」となり、Ａ＞ＢでもＡ＜Ｂでもないことを示
す。
（0,1,0,0）で（B3,B2,B1,B0）＝（0,1,0,0）の場合で
は、各ビットの単一ビットの比較回路50で１＝IE3＝OE3
＝IE2＝OE2＝IE1＝OE1＝IE0＝OE0と伝搬し桁上げ出力デ
ータOE＝１となることよりＡ＝Ｂであることを示す。同
時に最下位ビットの桁上げ出力データOE0＝１でＮチャ
ネルトランジスタ51,52は「ON」するため出力信号OG,OL
は「０」となり、Ａ＞ＢでもＡ＜Ｂでもないことを示
す。
次に、第２表（２）に示すような（A3,A2,A1,A0）＝
（0,1,1,0）で、（B3,B2,B1,B0）＝（0,0,1,0）の場合
では、最上位ビットから順次１＝IE3＝OE3＝IE2となる
が、上位から２ビット目の単一ビットの比較回路50では
排他的論理和信号XOR「１」を出力して桁上げ出力デー
タOE2＝０となり、以降、下位ビットで０＝IE2＝IE1＝O
E1＝IE0＝OE0と「０」を伝搬し、桁上げ出力データOE＝
０でＡ＝Ｂでないことを示す。一方、上位から２ビット
目の単一ビット比較回路50でA2＝OG2＝OG＝１、また、B
2＝OL2＝OL＝０となり、Ａ＞ＢであってＡ＜Ｂでないこ
とを示す。
（0,1,1,0）で、（B3,B2,B1,B0）＝（0,0,1,0）の場合
では、最上位ビットから順次１＝IE3＝OE3＝IE2となる
が、上位から２ビット目の単一ビットの比較回路50では
排他的論理和信号XOR「１」を出力して桁上げ出力デー
タOE2＝０となり、以降、下位ビットで０＝IE2＝IE1＝O
E1＝IE0＝OE0と「０」を伝搬し、桁上げ出力データOE＝
０でＡ＝Ｂでないことを示す。一方、上位から２ビット
目の単一ビット比較回路50でA2＝OG2＝OG＝１、また、B
2＝OL2＝OL＝０となり、Ａ＞ＢであってＡ＜Ｂでないこ
とを示す。
つぎに、第２表（３）に示すような（A3,A2,A1,A0）＝
（0,1,0,0）で、（B3,B2,B1,B0）＝（0,1,0,0）の場合
では、上位２ビットまでは１＝IE3＝OE3＝IE2＝OE2＝IE
1となるが、上位から３ビット目の単一ビットの比較回
路50では、排他的論理和信号XOR「１」を出力して桁上
げ出力データOE1＝０となり、以降、最下位ビットで０
＝OE1＝IE0＝OE0となるため、桁上げ出力データOE＝０
で、Ａ＝Ｂでないことを示す。一方、上位から３ビット
目の単一ビットの比較回路50でA1＝OG1＝OG＝０で、B1
＝OL1＝OL＝１となり、Ａ＜ＢであってＡ＞Ｂでないこ
とを示す。
（0,1,0,0）で、（B3,B2,B1,B0）＝（0,1,0,0）の場合
では、上位２ビットまでは１＝IE3＝OE3＝IE2＝OE2＝IE
1となるが、上位から３ビット目の単一ビットの比較回
路50では、排他的論理和信号XOR「１」を出力して桁上
げ出力データOE1＝０となり、以降、最下位ビットで０
＝OE1＝IE0＝OE0となるため、桁上げ出力データOE＝０
で、Ａ＝Ｂでないことを示す。一方、上位から３ビット
目の単一ビットの比較回路50でA1＝OG1＝OG＝０で、B1
＝OL1＝OL＝１となり、Ａ＜ＢであってＡ＞Ｂでないこ
とを示す。
この発明は以上説明したとおり、第１の入力データと第
２の入力データとの一致・不一致を検出する一致・不一
致検出回路と、この一致・不一致検出回路で第１の入力
データと第２の入力データとの一致が検出された場合に
前桁からの桁上げ入力データを、また、不一致が検出さ
れた場合は不一致信号を次桁への桁上げ出力データとし
て出力する伝搬回路と、この伝搬回路の桁上げ入力デー
タと桁上げ出力データとが不一致を生じた場合に変化点
信号を出力する変化点検出回路と、この変化点検出回路
から変化点信号が出力されると第１の入力データを出力
する第１の信号出力部と、同じく変化点検出回路から変
化点信号が出力されると第２の入力データを出力する第
２の信号出力部とを設けたので、比較を行う２つの入力
データに対して、上位ビットから比較を行い、不一致の
ビットを検出すると直ちにそのビットからどちらの入力
データが大であるかを示す信号を出力でき、全ビットを
比較した後に比較結果を出力する従来の比較回路に比
べ、高速な比較回路が得られる効果がある。また、任意
ビットを規則的に配列可能である。
２の入力データとの一致・不一致を検出する一致・不一
致検出回路と、この一致・不一致検出回路で第１の入力
データと第２の入力データとの一致が検出された場合に
前桁からの桁上げ入力データを、また、不一致が検出さ
れた場合は不一致信号を次桁への桁上げ出力データとし
て出力する伝搬回路と、この伝搬回路の桁上げ入力デー
タと桁上げ出力データとが不一致を生じた場合に変化点
信号を出力する変化点検出回路と、この変化点検出回路
から変化点信号が出力されると第１の入力データを出力
する第１の信号出力部と、同じく変化点検出回路から変
化点信号が出力されると第２の入力データを出力する第
２の信号出力部とを設けたので、比較を行う２つの入力
データに対して、上位ビットから比較を行い、不一致の
ビットを検出すると直ちにそのビットからどちらの入力
データが大であるかを示す信号を出力でき、全ビットを
比較した後に比較結果を出力する従来の比較回路に比
べ、高速な比較回路が得られる効果がある。また、任意
ビットを規則的に配列可能である。
第１図はこの発明の単一ビットの比較回路の一実施例を
示す回路図、第２図はこの発明の多ビットの比較回路の
一実施例を示す回路図、第３図は従来の１桁の比較回路
を示す回路図、第４図は従来の多桁の比較回路を示す回
路図、第５図は、第４図に示した多桁の比較回路のタイ
ミング図である。 図において、Ａは第１の入力データ、Ｂは第２の入力デ
ータ、500は一致・不一致検出回路、501は伝搬回路、50
2は変化点検出回路、12,13はＮチャネルトランジスタ、
IEは桁上げ入力データ、OEは桁上げ出力データである。 なお、各図中の同一符号は同一または相当部分を示す。
示す回路図、第２図はこの発明の多ビットの比較回路の
一実施例を示す回路図、第３図は従来の１桁の比較回路
を示す回路図、第４図は従来の多桁の比較回路を示す回
路図、第５図は、第４図に示した多桁の比較回路のタイ
ミング図である。 図において、Ａは第１の入力データ、Ｂは第２の入力デ
ータ、500は一致・不一致検出回路、501は伝搬回路、50
2は変化点検出回路、12,13はＮチャネルトランジスタ、
IEは桁上げ入力データ、OEは桁上げ出力データである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】連接することにより多桁の比較回路を構成
する２進１桁の比較回路であって、第１の入力データと
第２の入力データとの一致・不一致を検出する一致・不
一致検出回路と、この一致・不一致検出回路で第１の入
力データと第２の入力データとの一致が検出された場合
に前桁からの桁上げ入力データを、また、不一致が検出
された場合は不一致信号を次桁への桁上げ出力データと
して出力する伝搬回路と、この伝搬回路の桁上げ入力デ
ータと桁上げ出力データとが不一致を生じた場合に変化
点信号を出力する変化点検出回路と、この変化点検出回
路から変化点信号が出力されると前記第１の入力データ
を出力する第１の信号出力部と、同じく前記変化点検出
回路から変化点信号が出力されると前記第２の入力デー
タを出力する第２の信号出力部とを具備したことを特徴
とする比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278531A JPH0797308B2 (ja) | 1987-11-04 | 1987-11-04 | 比較回路 |
| US07/250,461 US4903005A (en) | 1987-11-04 | 1988-09-28 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278531A JPH0797308B2 (ja) | 1987-11-04 | 1987-11-04 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119824A JPH01119824A (ja) | 1989-05-11 |
| JPH0797308B2 true JPH0797308B2 (ja) | 1995-10-18 |
Family
ID=17598569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278531A Expired - Fee Related JPH0797308B2 (ja) | 1987-11-04 | 1987-11-04 | 比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4903005A (ja) |
| JP (1) | JPH0797308B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3071435B2 (ja) * | 1989-03-02 | 2000-07-31 | 沖電気工業株式会社 | 多ビット一致回路 |
| US5187675A (en) * | 1991-09-18 | 1993-02-16 | Ericsson-Ge Mobile Communications Holding Inc. | Maximum search circuit |
| US5260680A (en) * | 1992-02-13 | 1993-11-09 | Mos Electronics Corp. | Digital comparator circuit |
| US5295153A (en) * | 1992-04-13 | 1994-03-15 | Telefonaktiebolaget L M Ericsson | CDMA frequency allocation |
| MX9306152A (es) * | 1992-10-05 | 1994-05-31 | Fisher Controls Int | Sistema de comunicacion y metodo. |
| DE19505710C2 (de) * | 1994-02-21 | 2002-10-17 | Aisin Takaoka Ltd | Auspuffkrümmer |
| US5528181A (en) * | 1994-11-02 | 1996-06-18 | Advanced Micro Devices, Inc. | Hazard-free divider circuit |
| EP0751457B1 (en) * | 1995-06-30 | 2003-05-21 | STMicroelectronics S.r.l. | Basic cell for comparing a first and a second digital signal to each other and relating digital comparator |
| KR100202545B1 (ko) * | 1995-12-18 | 1999-06-15 | 구자홍 | 기록매체의 재생신호 판정 장치 및 방법 |
| US5905428A (en) * | 1997-07-15 | 1999-05-18 | International Business Machines Corporation | N-bit comparator using count leading 1 circuits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147851A (ja) * | 1974-05-17 | 1975-11-27 | ||
| DE3036065A1 (de) * | 1980-09-25 | 1982-05-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaere mos-parallel-komparatoren |
| JPS60134627A (ja) * | 1983-12-23 | 1985-07-17 | Nec Corp | 一致検出回路 |
| JPS61211735A (ja) * | 1985-03-18 | 1986-09-19 | Nec Corp | 比較回路 |
| US4767949A (en) * | 1987-05-01 | 1988-08-30 | Rca Licensing Corporation | Multibit digital threshold comparator |
| US4797650A (en) * | 1987-06-25 | 1989-01-10 | Delco Electronics Corporation | CMOS binary equals comparator with carry in and out |
-
1987
- 1987-11-04 JP JP62278531A patent/JPH0797308B2/ja not_active Expired - Fee Related
-
1988
- 1988-09-28 US US07/250,461 patent/US4903005A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4903005A (en) | 1990-02-20 |
| JPH01119824A (ja) | 1989-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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