[go: up one dir, main page]

JPH0794553A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH0794553A
JPH0794553A JP6140352A JP14035294A JPH0794553A JP H0794553 A JPH0794553 A JP H0794553A JP 6140352 A JP6140352 A JP 6140352A JP 14035294 A JP14035294 A JP 14035294A JP H0794553 A JPH0794553 A JP H0794553A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor chip
insulating film
wiring pattern
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6140352A
Other languages
English (en)
Other versions
JP3238004B2 (ja
Inventor
Takayuki Okutomo
貴之 奥友
Morihiko Ikemizu
守彦 池水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP14035294A priority Critical patent/JP3238004B2/ja
Priority to KR1019940018446A priority patent/KR0169274B1/ko
Publication of JPH0794553A publication Critical patent/JPH0794553A/ja
Priority to US08/500,066 priority patent/US5612259A/en
Application granted granted Critical
Publication of JP3238004B2 publication Critical patent/JP3238004B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】本発明は、ＴＣＰ方式の半導体装置およびその
製造方法において、キャリアテープの平坦性を維持で
き、プリント回路基板上への実装を安定化できるように
することを最も主要な特徴とする。 【構成】たとえば、半導体チップ１０上の各電極パッド
１１と、キャリアテープ２０の各リード２２のインナリ
ード部２２ａとを接続電極３０を介して接合する。この
後、キャリアテープ２０の絶縁フィルム２１を、接着層
４０を介して半導体チップ１０の表面に接着する。こう
して、接合の安定化を図るとともに、半導体チップ１０
の表面の平坦度を利用してキャリアテープ２０の平坦性
を確保することで、アウタリード部２２ｂの平坦性が損
われるのを軽減し、一括リフロー実装における実装性の
向上を図る構成となっている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、たとえば半導体チッ
プをリードフレームに搭載してなる半導体装置およびそ
の製造方法に関するもので、特に一括リフロー半田によ
るプリント回路基板上への実装性に優れたテープキャリ
アパッケージ（ＴＣＰ）方式の半導体装置に用いられる
ものである。
【０００２】
【従来の技術】従来、ＴＣＰ方式の半導体装置における
封止は、たとえば図１１に示すように、インナリードボ
ンディング（ＩＬＢ）後の半導体チップ１上のリード
（インナリード部）２を含む領域に液状の樹脂３を塗布
し、その樹脂３を加熱処理して硬化させる方法が取られ
ている。この方法によれば、半導体装置を非常に薄く形
成することができる。
【０００３】さて、この種の半導体装置に用いられるキ
ャリアテープはＴＡＢ（Tape Automated Bonding）テー
プ（ＴＡＢ方式のリードフレーム）とも呼ばれ、ポリイ
ミドなどの絶縁フィルム上に銅（Ｃｕ）箔がラミネート
され、このＣｕ箔がフォトエッチングされてインナリー
ド部とアウタリード部とを有するリード（配線パター
ン）が形成されている。このような構成のキャリアテー
プは、一般に可撓性を有するため、半導体装置の立体的
な実装に適している。
【０００４】しかし、その一方で、キャリアテープは反
りや歪みが発生しやすいために平坦性を維持するのが難
しく、キャリアテープの変形によってアウタリード部の
平坦性が失われた場合には、半導体装置の安定した実装
が行えなくなるなどの問題があった。
【０００５】すなわち、反りや歪みによってキャリアテ
ープの平坦性が損われると、それにともなってアウタリ
ード部の平坦性が悪化するため、半導体装置をリフロー
半田によってプリント回路基板上に実装する作業が難し
くなり、実装不良を生じやすくなる。
【０００６】このような問題に対し、キャリアテープに
補強板を設けることで、キャリアテープの平坦性を確保
するようにしたものも考案されている（たとえば、特開
平３−１２５４４０号公報）。
【０００７】しかしながら、上記ＴＣＰ方式の半導体装
置のＩＬＢは、通常、半導体チップ１の電極パッド上に
金バンプなどの接続電極４を形成しておき、これにキャ
リアテープのリード２のインナリード部側を熱圧着によ
り接合するものであった。
【０００８】このため、リード２の本数が多い場合には
比較的安定に接合できるが、少ない場合には、半導体チ
ップ１の電極パッドとリード２との接合が安定しない。
接合の安定度が悪いと、接続電極４がとれてしまった
り、またキャリアテープの平坦性を維持するのが困難に
なるという欠点があった。
【０００９】
【発明が解決しようとする課題】上記したように、従来
においては、リードの本数が少ないと半導体チップの電
極パッドとリードとの接合の安定度が悪く、キャリアテ
ープの平坦性を維持するのが難しいという欠点があっ
た。
【００１０】そこで、この発明は、リードフレームの平
坦性を維持でき、実装の安定化を図ることが可能な半導
体装置およびその製造方法を提供することを目的として
いる。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体チップ
が搭載されるリードフレームの、チップ電極との非接続
部を前記半導体チップの表面に固着してなる構成とされ
ている。
【００１２】また、この発明の半導体装置にあっては、
表面に電極が設けられた半導体チップと、リードフレー
ムと、このリードフレームと前記半導体チップの電極と
を電気的に接続する接続部材と、前記リードフレーム
の、前記半導体チップの電極との非接続部を前記半導体
チップの表面に固着する固着部材とから構成されてい
る。
【００１３】また、この発明の半導体装置にあっては、
表面の中央部に電極が設けられた半導体チップと、この
半導体チップよりも小さい開口を有する絶縁フィルム
と、この絶縁フィルムの上面または下面の一方に形成さ
れ、前記半導体チップの電極と接続されるインナリード
部およびこのインナリード部から延長されたアウタリー
ド部を有するリードで形成される配線パターンと、この
配線パターンの前記リードのインナリード部と前記半導
体チップの電極とを、前記絶縁フィルムの開口内にて電
気的に接続する接続電極と、前記絶縁フィルム、または
前記配線パターンの前記絶縁フィルムの下面に形成され
たリードを、前記半導体チップの表面に接着する接着剤
層とから構成されている。
【００１４】また、この発明の半導体装置にあっては、
表面に電極が設けられた半導体チップと、この半導体チ
ップの電極と接続されるインナリード部およびこのイン
ナリード部から延長されたアウタリード部を有するリー
ドで形成される配線パターンと、この配線パターンの前
記リードのインナリード部と前記半導体チップの電極と
を電気的に接続する接続電極と、前記配線パターンのリ
ードを前記半導体チップの表面に接着する接着剤層とか
ら構成されている。
【００１５】また、この発明の半導体装置の製造方法に
あっては、半導体チップが搭載されたリードフレーム
の、チップ電極との非接続部を前記半導体チップの表面
に固着するようになっている。
【００１６】また、この発明の半導体装置の製造方法に
あっては、半導体チップの電極とリードフレームとを接
続部材を介して電気的に接続し、この後、前記リードフ
レームの、前記半導体チップの電極との非接続部を前記
半導体チップの表面に固着部材により固着するようにな
っている。
【００１７】また、この発明の半導体装置の製造方法に
あっては、半導体チップの表面の中央部に設けられた電
極と、絶縁フィルムの上面または下面の一方に形成さ
れ、インナリード部およびアウタリード部を有するリー
ドで形成される配線パターンの、前記インナリード部と
を接続電極を介して熱圧着により電気的に接続し、この
後、前記絶縁フィルム、または前記配線パターンの前記
絶縁フィルムの下面に形成されたリードを、前記半導体
チップの表面に接着剤層により接着するようになってい
る。
【００１８】さらに、この発明の半導体装置の製造方法
にあっては、半導体チップの表面に設けられた電極と、
インナリード部およびアウタリード部を有するリードで
形成される配線パターンの、前記インナリード部とを接
続電極を介して熱圧着により電気的に接続し、この後、
前記配線パターンのリードを前記半導体チップの表面に
接着剤層により接着するようになっている。
【００１９】
【作用】この発明は、上記した手段により、半導体チッ
プの表面を利用することでリードフレームの変形を防止
できるようになるため、リードフレームのリードの本数
にかかわらず、半導体チップの電極とリードとの接合の
安定度を向上することが可能となるものである。
【００２０】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１は、第１の実施例にかかるＴＣＰ
（テープキャリアパッケージ）方式の半導体装置の概略
構成を示すものである。なお、同図（ａ）は半導体装置
の平面図であり、同図（ｂ）は同じくＡ−Ａ´線に沿う
断面図である。
【００２１】この第１の実施例に示すＴＣＰ方式の半導
体装置（第１の実施例装置）は、たとえば集積回路が形
成された半導体チップ１０、この半導体チップ１０が搭
載されるキャリアテープ（ＴＡＢ方式のリードフレー
ム）２０、このキャリアテープ２０のリード（配線パタ
ーン）２２と半導体チップ１０上の電極パッド１１とを
個々に接続する接続部材としての金（Ａｕ）バンプなど
からなる接続電極３０、上記キャリアテープ２０を半導
体チップ１０の表面に接着する固着部材としての接着層
４０、および前記半導体チップ１０の表面を樹脂封止し
てなる封止用樹脂５０により構成されている。
【００２２】半導体チップ１０は、たとえば電極パッド
数が比較的少ないダイナミック・メモリ（ＤＲＡＭ）な
どの半導体メモリ素子であり、チップ表面の中央部付近
に複数の電極パッド１１が配置された構成とされてい
る。
【００２３】キャリアテープ２０は、たとえば可撓性を
有するポリイミドなどの絶縁フィルム２１上に、エポキ
シ系の接着剤（図示していない）を介して、リード２２
を形成する銅（Ｃｕ）箔が貼り付けられた三層テープ構
造となっている（詳細については後述する）。
【００２４】上記リード２２の、各インナリード部２２
ａの先端が、上記半導体チップ１０上の各電極パッド１
１と接続される。リード２２の、各インナリード部２２
ａから延長されたアウタリード部２２ｂは、図示せぬプ
リント回路基板上に取り付けやすいように所定の形状に
フォーミングされている。
【００２５】接続電極３０は、上記半導体チップ１０の
電極パッド１１上にそれぞれ形成され、熱圧着により上
記キャリアテープ２０の各リード２２のインナリード部
２２ａを接続するものである。
【００２６】接着層４０は、上記キャリアテープ２０の
非接続部である絶縁フィルム２１を、上記半導体チップ
１０の表面に熱圧着などにより接着するもので、たとえ
ば熱可塑性接着剤あるいは熱硬化性接着剤、またはそれ
らの混合物により構成されている。
【００２７】封止用樹脂５０は、たとえば液状のエポキ
シ樹脂を塗布し、さらに加熱処理により硬化して、半導
体チップ１０上のインナリード部２２ａを含む領域を樹
脂封止するものである。
【００２８】次に、図２を参照して、上記第１の実施例
装置の製造方法について説明する。なお、図２は、前述
した第１の実施例装置に用いられるキャリアテープ２０
を、個々の半導体装置に分離する前の状態を示してい
る。
【００２９】キャリアテープ２０には、たとえば７５μ
ｍ厚の絶縁フィルム２１が用いられる。この絶縁フィル
ム２１は帯状部材であり、その両側縁には長手方向に沿
ってキャリアテープ２０を移動するための送り孔２３が
所定の間隔で形成されている。
【００３０】絶縁フィルム２１のほぼ中央部には、半導
体チップ１０を搭載するための第１の開口部２１ａが形
成されている。この開口部２１ａの形状は、半導体チッ
プ１０の外形寸法よりも小さい略正方形となっている。
【００３１】また、絶縁フィルム２１には、上記開口部
２１ａの各辺に向かい合い、かつこの開口部２１ａの四
方を囲むようにして台形状の第２の開口部２１ｂが形成
されている。
【００３２】さらに、上記絶縁フィルム２１上には配線
パターンが形成されている。この配線パターンは、上記
絶縁フィルム２１の上面に、たとえば３０μｍ厚の銅
（Ｃｕ）箔を接着剤で貼りつけた後、フォトエッチング
によりパターニングして形成される。
【００３３】上記配線パターンは複数のリード２２を形
成しており、インナリード部２２ａの先端は上記第１の
開口部２１ａ内に四方より突出している。一方、アウタ
リード部２２ｂの一部は、上記第２の開口部２１ｂに露
出されている。
【００３４】そして、リード２２のそれぞれには、錫
（Ｓｎ）による錫メッキが施されている。さて、上記第
１の半導体装置の製造は、まず、半導体チップ１０とキ
ャリアテープ２０とを位置決めした後、一括したＩＬＢ
（インナリードボンディング）処理が行われる。
【００３５】ＩＬＢ処理としては、半導体チップ１０上
の各電極パッド１１とキャリアテープ２０の各リード２
２のインナリード部２２ａとが位置合わせされた状態
で、たとえばツール（図示していない）を用い、約５０
０℃の温度で溶融された接続電極３０のそれぞれに、イ
ンナリード部２２ａのそれぞれを圧着させることで行わ
れる。
【００３６】ついで、キャリアテープ２０の絶縁フィル
ム２１が、たとえば４０μｍ厚の接着層４０を介して半
導体チップ１０の表面へ接着される。絶縁フィルム２１
の半導体チップ１０の表面への接着は、たとえば１７５
℃の温度で１秒間ほど加熱して接着層４０を溶融させ、
さらに、常温にて自然冷却させた後、１５０℃の温度で
２時間ほど加熱して接着層４０を硬化（キュア）させる
ことで行われる。
【００３７】この場合、絶縁フィルム２１を半導体チッ
プ１０の表面へ接着させる前に、上記ＩＬＢ処理を行う
ことで、半導体チップ１０とキャリアテープ２０との位
置ずれによる、ＩＬＢ不良を防止している。
【００３８】すなわち、キャリアテープ２０は、接着の
際の熱膨脹または熱収縮により絶縁フィルム２１や接着
層４０が歪むため、リード２２が変形されやすい。変形
されたリード２２は、半導体チップ１０上の電極パッド
１１との位置合わせが難しくなり、安定したＩＬＢ処理
が困難になる。
【００３９】このように、各リード２２のインナリード
部２２ａと半導体チップ１０上の各電極パッド１１とを
結合させた後、絶縁フィルム２１を半導体チップ１０の
表面に接着させることで、インナリード部２２ａと電極
パッド１１との結合をより安定化できる。
【００４０】また、半導体チップ１０の表面は平坦度が
高いため、この場合、チップ表面におけるキャリアテー
プ２０の平坦性を容易に確保し得る。こうして、絶縁フ
ィルム２１の半導体チップ１０の表面への接着が終了す
ると、封止用樹脂５０により半導体チップ１０の表面が
樹脂封止される（図示せず）。封止用樹脂５０は、たと
えば絶縁フィルム２１の開口２１ａを覆い、さらに、そ
の周辺領域にまで形成される。
【００４１】しかる後、キャリアテープ２０の各リード
２２のフォーミングが行われることにより、図１に示し
た第１の実施例装置が完成される。リード２２のフォー
ミングは、絶縁フィルム２１上のリード２２が半導体チ
ップ１０の各辺ごとに切り離されて、一括して成形され
た後、個々に分割されることで行われる。
【００４２】すなわち、リード２２のフォーミングを行
う場合には、まず、たとえば図示一点鎖線に沿って絶縁
フィルム２１が切断されることで、キャリアテープ２０
が半導体装置単位に分離され、また、リード２２が各辺
ごとに切り離される。
【００４３】そして、４つに切り離された各辺ごとのリ
ード２２は一括して成形された後、たとえば図示二点鎖
線に沿って切断されることで、各リード２２単位に分割
される。
【００４４】この場合、リード２２のそれぞれを変形な
く成形できるとともに、チップ表面におけるキャリアテ
ープ２０の平坦性が良好とされているため、成形された
アウタリード部２２ｂの平坦性は失われにくく、安定し
た実装が可能となる。
【００４５】したがって、このような構成の第１の実施
例装置によれば、電極パッド数が少ない場合において
も、接合の機械的強度（接合の安定度）を高めることが
でき、キャリアテープ２０の平坦性を容易に確保できる
ようになるため、プリント回路基板上への実装性を向上
できるものである。
【００４６】また、この第１の実施例装置の場合、電極
パッド１１をチップ表面の中央部付近に配置するように
しているため、その分、キャリアテープ２０を半導体チ
ップ１０の中心方向によせることが可能となり、半導体
装置の大幅な小型化を図ることができる。
【００４７】なお、電極パッド１１の配置はチップ表面
の中央部付近に限らず、キャリアテープ２０の絶縁フィ
ルム２１を半導体チップ１０の表面に位置させた状態
で、インナリード部２２ａとの接合を行える位置ならば
どこでも良く、たとえば半導体チップ１０の周端部にて
インナリード部２２ａとの接合を行い、中央部にて絶縁
フィルム２１の接着を行う構成としても良い（図示せ
ず）。
【００４８】図３は、上記第１の実施例装置において、
リード２２上に接着剤６０を介して放熱性の良い金属体
７０を設けるようにした場合を示すものである。この場
合、金属体７０としては、たとえば半導体チップ１０と
同寸法で中央部がくりぬかれた四角い枠状の金属板を用
いることにより、半導体装置の放熱特性を向上し得るだ
けでなく、封止用樹脂５０の流れ出しを阻止する流れ止
めとしても機能する。
【００４９】図４は、上記第１の実施例装置において、
半導体チップ１０の表面で、絶縁フィルム２１の第１の
開口部２１ａ内のみ封止用樹脂５０により封止するよう
にした場合を示すものである。
【００５０】この場合、第１の実施例装置と同様な効果
が得られるとともに、樹脂の量が少なくてすみ、半導体
装置をさらに薄型化できる。図５は、上記第１の実施例
装置において、絶縁フィルム２１の第１の開口部２１ａ
を４つの開口部２１ｃに分割し、各開口部２１ｃ内に
て、半導体チップ１０上の電極パッド１１とリード２２
のインナリード部２２ａとの接合を各辺ごとに行うよう
にした場合を示すものである。
【００５１】この場合、絶縁フィルム２１の上記開口部
２１ｃを除くすべての領域を半導体チップ１０の表面に
接着させるようにすることで、第１の実施例装置より
も、キャリアテープ２０のチップ表面との接着力を高め
ることができるため、キャリアテープ２０およびアウタ
リード２２ｂの平坦性の確保がより容易となる。
【００５２】ここまでは、第１の実施例装置における変
形例について説明したが、以下に、この発明の他の実施
例について説明する。図６は、この発明の第２の実施例
にかかるＴＣＰ方式の半導体装置の概略構成を示すもの
である。なお、同図（ａ）は半導体装置の平面図であ
り、同図（ｂ）は同じくＥ−Ｅ´線に沿う断面図であ
る。また、図７は、図６に示した半導体装置のＦ−Ｆ´
線に沿う断面図である。
【００５３】この第２の実施例に示すＴＣＰ方式の半導
体装置（第２の実施例装置）は、キャリアテープ２０を
第１の実施例装置とは逆にひっくりかえし、半導体チッ
プ１０の表面との接着をリード２２の非接続部により行
うようにしたものである。他は、上記第１の実施例装置
の構造と基本的に同一である。
【００５４】この第２の実施例装置によれば、第１の実
施例装置と同様の効果が得られるとともに、加えて、絶
縁フィルム２１がリード２２の上部にあることで、実装
後のゴミなどの付着によるリード２２間のショートを防
ぐことができる。
【００５５】また、この第２の実施例装置では、たとえ
ば図７に示すように、リード２２が接着層４０に埋め込
まれる形となり、リード２２の相互間に接着剤が存在す
ることで、リード２２間からの湿気（水分）の侵入を効
果的に防止できる。リード２２間の絶縁性も向上する。
【００５６】この第２の実施例装置においても、上記第
１の実施例装置と同様に、絶縁フィルム２１の開口２１
ａ内のみを封止用樹脂５０で封止することも可能である
し、絶縁フィルム２１に４つの開口部２１ｃを形成し、
各開口２１ｃ内にて、各辺ごとにＩＬＢ処理を行うよう
にすることも可能である（図示せず）。
【００５７】図８は、この発明の第３の実施例にかかる
ＴＣＰ方式の半導体装置の概略構成を示すものである。
なお、同図（ａ）は半導体装置の平面図であり、同図
（ｂ）は同じくＧ−Ｇ´線に沿う断面図である。
【００５８】この第３の実施例に示すＴＣＰ方式の半導
体装置（第３の実施例装置）は、第１，第２の実施例装
置で用いたキャリアテープ２０とは異なり、絶縁フィル
ム２１などを有しない一層テープ構造のキャリアテープ
８０を用いるようにしたものである。他は、上記第１の
実施例装置の構造と基本的に同一である。
【００５９】この場合のキャリアテープ８０は、Ｃｕ箔
の両面からのエッチング加工または打ち抜き加工により
リード８１を形成できるため、上記第１，第２の実施例
装置で用いたキャリアテープ２０のリード２２よりも厚
い構造とすることが可能となる。したがって、キャリア
テープ８０は、リード８１それ自身の強度を向上できる
分、平坦性の確保が容易となる。
【００６０】したがって、この第３の実施例装置によれ
ば、上記第１，第２の実施例装置に比べ、キャリアテー
プ８０の平坦性をより容易に確保できるとともに、絶縁
フィルムなどを有しない分、得られる半導体装置の厚さ
を薄くできる。
【００６１】また、第２の実施例装置と同様に、リード
８１間からの湿気の侵入を確実に防止できるとともに、
リード８０間の絶縁性も向上できる。この第３の実施例
装置においても、上記第１の実施例装置と同様に、金属
体７０を設けることも可能である（図示せず）。
【００６２】なお、第３の実施例装置の製造に際して
は、キャリアテープ８０をチップ表面に接着する前に、
リード８１のインナリード部８１ａと半導体チップ１０
上の電極パッド１１とを接合するＩＬＢ処理を行う必要
がある。キャリアテープ８０は、接着の際の加熱処理で
はキャリアテープ２０ほど変形されないが、リード８１
のチップ表面への接着を先に行うと、ＩＬＢ処理時の加
熱処理によってリード８１に施されたＳｎメッキが溶
け、接着層４０の接着力を低下させる可能性があるため
である。
【００６３】また、キャリアテープ８０は、すべてのリ
ード８１が一体につながっている。このため、リード８
１のフォーミングは、半導体装置単位に分離されたキャ
リアテープ８０のリード８１が各辺ごとに切り離され、
一括して成形された後、各リード８１に分割されること
で、良好に行われる。
【００６４】図９は、この発明の第４の実施例にかかる
ＴＣＰ方式の半導体装置の概略構成を示すものである。
なお、同図（ａ）は半導体装置の平面図であり、同図
（ｂ）は同じくＨ−Ｈ´線に沿う断面図である。
【００６５】この第４の実施例に示すＴＣＰ方式の半導
体装置（第４の実施例装置）は、たとえばＥＩＡＪ（Ｅ
ｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓｔｒｉｅｓ Ａｓｓｏ
ｃｉａｔｉｏｎ ｏｆ Ｊａｐａｎ）で規定されている
外形基準に合わせるため、キャリアテープ２０のリード
２２が延長され、絶縁フィルム２１が半導体チップ１０
の表面の外部にまで広げられた構造となっている。
【００６６】このような構造において、第４の実施例装
置は、キャリアテープ２０の絶縁フィルム２１の一部が
半導体チップ１０の表面に接着層４０を介して接着され
ている。また、キャリアテープ２０の平坦性を補うため
に、リード２２の上側には、接着剤９０を介して中央部
がくりぬかれた四角い枠状の金属補強板１００が接着さ
れている。
【００６７】金属補強板１００は、たとえば各リード２
２のインナリード部２２ａと半導体チップ１０の各電極
パッド１１とを接合した後であって、かつ絶縁フィルム
２１をチップ表面に接着する前に、リード２２に対して
熱圧着により接着される。
【００６８】この第４の実施例装置によれば、上記の金
属補強板１００に加え、さらにキャリアテープ２０と半
導体チップ１０の表面とを接着することで、リード２２
のばらつきを防止できるとともに、実装時に不足するキ
ャリアテープ２０の平坦性のより強固な維持が可能とな
る。
【００６９】また、金属補強板１００を設けることによ
って、半導体装置における高い放熱効果が期待できるだ
けでなく、金属補強板１００は封止用樹脂５０の流れ出
しを阻止する流れ止めとしても機能する。
【００７０】図１０は、この発明の第５の実施例にかか
るＴＣＰ方式の半導体装置の概略構成を示すものであ
る。なお、同図（ａ）は半導体装置の平面図であり、同
図（ｂ）は同じくＩ−Ｉ´線に沿う断面図である。
【００７１】この第５の実施例に示すＴＣＰ方式の半導
体装置（第５の実施例装置）は、たとえばＥＩＡＪで規
定されている外形基準に合わせるため、第４の実施例装
置とほぼ同様の構成となっている。
【００７２】この第５の実施例装置は、キャリアテープ
２０を第４の実施例装置とは逆にひっくりかえし、半導
体チップ１０の表面の外部にまで広げられた絶縁フィル
ム２１を上にして配置した構造となっている。他は、上
記第４の実施例装置の構造と基本的に同一である。
【００７３】すなわち、この第５の実施例装置では、キ
ャリアテープ２０のリード２２の一部が接着層４０を介
して半導体チップ１０の表面に接着されている。また、
キャリアテープ２０の平坦性を補うために、リード２２
の下側には、半導体チップ１０を囲むように接着剤９０
を介して金属補強板１００が接着されている。
【００７４】金属補強板１００としては、たとえば上記
第４の実施例装置と同様に、中央部がくりぬかれた四角
い枠状とされるとともに、成形後のアウタリード部２２
ｂの長さ内に収まる厚さで形成される。
【００７５】この第５の実施例装置によれば、第４の実
施例装置と同様の効果が得られるとともに、金属補強板
１００を下側に設けた分だけ、第４の実施例装置よりも
半導体装置の厚さを薄くできる。
【００７６】特に、金属補強板１００を半導体チップ１
０の厚さと同じ厚さで形成した場合には、チップ下面の
高さを揃えることが可能となるため、後のリード２２と
チップ表面との接着などを行う際の加工性を向上でき
る。
【００７７】いずれの実施例装置においても、キャリア
テープのリードは半導体チップの四方に設けているが、
対向する二方に設けられるものであっても良い。また、
本発明は、キャリアテープを用いてなるＴＣＰ方式の半
導体装置に限らず、たとえばＣｕ板をエッチングにより
加工または打ち抜き加工によりリードを形成してなる、
通常のリードフレームを用いる半導体装置にも同様に適
用できる。
【００７８】さらに、電極パッド数の比較的多い半導体
チップにも、当然、適用できることは言うまでもない。
その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
【００７９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、リードフレームの平坦性を維持でき、実装の安定化
を図ることが可能な半導体装置およびその製造方法を提
供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例にかかるＴＣＰ方式の
半導体装置を概略的に示す構成図。
【図２】同じく、図１に示した第１の実施例装置で用い
るキャリアテープの平面図。
【図３】同じく、図１に示した第１の実施例装置に、金
属体を設けた場合を例に示す構成図。
【図４】同じく、図１に示した第１の実施例装置の他の
封止例を示す構成図。
【図５】同じく、図１に示した第１の実施例装置の他の
ＩＬＢ処理例を示す構成図。
【図６】この発明の第２の実施例にかかるＴＣＰ方式の
半導体装置を概略的に示す構成図。
【図７】同じく、図６に示した第２の実施例装置のＦ−
Ｆ´線に沿う断面図。
【図８】この発明の第３の実施例にかかるＴＣＰ方式の
半導体装置を概略的に示す構成図。
【図９】この発明の第４の実施例にかかるＴＣＰ方式の
半導体装置を概略的に示す構成図。
【図１０】この発明の第５の実施例にかかるＴＣＰ方式
の半導体装置を概略的に示す構成図。
【図１１】従来技術とその問題点を説明するために示す
ＴＣＰ方式の半導体装置の断面図。
【符号の説明】
１０…半導体チップ、１１…電極パッド、２０…キャリ
アテープ（三層テープ）、２１…絶縁フィルム、２１ａ
…第１の開口部、２２…リード、２２ａ…インナリード
部、２２ｂ…アウタリード部、３０…接続電極、４０…
接着層、５０…封止用樹脂、６０，９０…接着剤、７０
…金属体、８０…キャリアテープ（一層テープ）、１０
０…金属補強板。

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップが搭載されるリードフレー
    ムの、チップ電極との非接続部を前記半導体チップの表
    面に固着してなることを特徴とする半導体装置。
  2. 【請求項２】 表面に電極が設けられた半導体チップ
    と、 リードフレームと、 このリードフレームと前記半導体チップの電極とを電気
    的に接続する接続部材と、 前記リードフレームの、前記半導体チップの電極との非
    接続部を前記半導体チップの表面に固着する固着部材と
    を具備したことを特徴とする半導体装置。
  3. 【請求項３】 前記リードフレームは、絶縁フィルムと
    この絶縁フィルム上に接着層を介して設けられた金属箔
    により形成された配線パターンとからなることを特徴と
    する請求項２に記載の半導体装置。
  4. 【請求項４】 前記絶縁フィルムが、前記非接続部とし
    て前記固着部材により前記半導体チップの表面に固着さ
    れることを特徴とする請求項３に記載の半導体装置。
  5. 【請求項５】 前記配線パターンが、前記非接続部とし
    て前記固着部材により前記半導体チップの表面に固着さ
    れることを特徴とする請求項３に記載の半導体装置。
  6. 【請求項６】 前記リードフレームは、金属箔により形
    成された配線パターンからなることを特徴とする請求項
    ２に記載の半導体装置。
  7. 【請求項７】 表面の中央部に電極が設けられた半導体
    チップと、 この半導体チップよりも小さい開口を有する絶縁フィル
    ムと、 この絶縁フィルムの上面または下面の一方に形成され、
    前記半導体チップの電極と接続されるインナリード部お
    よびこのインナリード部から延長されたアウタリード部
    を有するリードで形成される配線パターンと、 この配線パターンの前記リードのインナリード部と前記
    半導体チップの電極とを、前記絶縁フィルムの開口内に
    て電気的に接続する接続電極と、 前記絶縁フィルム、または前記配線パターンの前記絶縁
    フィルムの下面に形成されたリードを、前記半導体チッ
    プの表面に接着する接着剤層とを具備したことを特徴と
    する半導体装置。
  8. 【請求項８】 前記半導体チップの上面にはさらに絶縁
    封止体が設けられることを特徴とする請求項７に記載の
    半導体装置。
  9. 【請求項９】 前記絶縁封止体は樹脂からなり、前記絶
    縁フィルムの開口を覆うようにして設けられることを特
    徴とする請求項８に記載の半導体装置。
  10. 【請求項１０】 前記絶縁封止体は樹脂からなり、前記
    絶縁フィルムの開口内にのみ設けられることを特徴とす
    る請求項８に記載の半導体装置。
  11. 【請求項１１】 前記配線パターンの前記絶縁フィルム
    の下面に形成されたリードは、前記接着剤層中に埋設さ
    れることを特徴とする請求項７に記載の半導体装置。
  12. 【請求項１２】 前記絶縁フィルムに形成された前記配
    線パターンのリードにはさらに金属体が設けられること
    を特徴とする請求項７に記載の半導体装置。
  13. 【請求項１３】 前記金属体は、前記絶縁フィルムの上
    面に形成された前記配線パターンのリード上に設けられ
    ることを特徴とする請求項１２に記載の半導体装置。
  14. 【請求項１４】 前記絶縁フィルムの上面に形成された
    前記配線パターンのリード上に設けられる前記金属体
    は、前記半導体チップと同一サイズで、かつ中央部が四
    角くくりぬかれた枠状に形成されることを特徴とする請
    求項１３に記載の半導体装置。
  15. 【請求項１５】 前記金属体は、前記絶縁フィルムの下
    面に形成された前記配線パターンのリード下に設けられ
    ることを特徴とする請求項１２に記載の半導体装置。
  16. 【請求項１６】 前記絶縁フィルムの下面に形成された
    前記配線パターンのリード下に設けられる前記金属体
    は、その厚さが、前記配線パターンのリードの、成形後
    のアウタリード部の長さ内に収まることを特徴とする請
    求項１５に記載の半導体装置。
  17. 【請求項１７】 前記絶縁フィルムの下面に形成された
    前記配線パターンのリード下に設けられる前記金属体
    は、その厚さが、前記半導体チップの厚さと同じである
    ことを特徴とする請求項１５に記載の半導体装置。
  18. 【請求項１８】 表面に電極が設けられた半導体チップ
    と、 この半導体チップの電極と接続されるインナリード部お
    よびこのインナリード部から延長されたアウタリード部
    を有するリードで形成される配線パターンと、 この配線パターンの前記リードのインナリード部と前記
    半導体チップの電極とを電気的に接続する接続電極と、 前記配線パターンのリードを前記半導体チップの表面に
    接着する接着剤層とを具備したことを特徴とする半導体
    装置。
  19. 【請求項１９】 前記半導体チップの上面には、樹脂か
    らなる絶縁封止体がさらに設けられることを特徴とする
    請求項１８に記載の半導体装置。
  20. 【請求項２０】 前記配線パターンのリードは、前記接
    着剤層中に埋設されることを特徴とする請求項１８に記
    載の半導体装置。
  21. 【請求項２１】 半導体チップが搭載されたリードフレ
    ームの、チップ電極との非接続部を前記半導体チップの
    表面に固着するようにしてなることを特徴とする半導体
    装置の製造方法。
  22. 【請求項２２】 半導体チップの電極とリードフレーム
    とを接続部材を介して電気的に接続し、 この後、前記リードフレームの、前記半導体チップの電
    極との非接続部を前記半導体チップの表面に固着部材に
    より固着するようにしてなることを特徴とする半導体装
    置の製造方法。
  23. 【請求項２３】 前記リードフレームは、絶縁フィルム
    とこの絶縁フィルム上に接着層を介して設けられた金属
    箔により形成された配線パターンとからなることを特徴
    とする請求項２２に記載の半導体装置の製造方法。
  24. 【請求項２４】 前記絶縁フィルムが、前記非接続部と
    して前記固着部材により前記半導体チップの表面に固着
    されてなることを特徴とする請求項２３に記載の半導体
    装置の製造方法。
  25. 【請求項２５】 前記配線パターンが、前記非接続部と
    して前記固着部材により前記半導体チップの表面に固着
    されてなることを特徴とする請求項２３に記載の半導体
    装置の製造方法。
  26. 【請求項２６】 前記リードフレームは、金属箔により
    形成された配線パターンからなることを特徴とする請求
    項２２に記載の半導体装置の製造方法。
  27. 【請求項２７】 半導体チップの表面の中央部に設けら
    れた電極と、絶縁フィルムの上面または下面の一方に形
    成され、インナリード部およびアウタリード部を有する
    リードで形成される配線パターンの、前記インナリード
    部とを接続電極を介して熱圧着により電気的に接続し、 この後、前記絶縁フィルム、または前記配線パターンの
    前記絶縁フィルムの下面に形成されたリードを、前記半
    導体チップの表面に接着剤層により接着するようにして
    なることを特徴とする半導体装置の製造方法。
  28. 【請求項２８】 前記半導体チップの上面にはさらに絶
    縁封止体が設けられてなることを特徴とする請求項２７
    に記載の半導体装置の製造方法。
  29. 【請求項２９】 前記絶縁封止体は樹脂からなり、前記
    絶縁フィルムの開口を覆うようにして設けられてなるこ
    とを特徴とする請求項２８に記載の半導体装置の製造方
    法。
  30. 【請求項３０】 前記絶縁封止体は樹脂からなり、前記
    絶縁フィルムの開口内にのみ設けられてなることを特徴
    とする請求項２８に記載の半導体装置の製造方法。
  31. 【請求項３１】 前記配線パターンの前記絶縁フィルム
    の下面に形成されたリードは、前記接着剤層中に埋設さ
    れてなることを特徴とする請求項２７に記載の半導体装
    置の製造方法。
  32. 【請求項３２】 前記絶縁フィルムに形成された前記配
    線パターンのリードにはさらに金属体が設けられてなる
    ことを特徴とする請求項２７に記載の半導体装置の製造
    方法。
  33. 【請求項３３】 前記金属体は、前記絶縁フィルムの上
    面に形成された前記配線パターンのリード上に設けられ
    てなることを特徴とする請求項３２に記載の半導体装置
    の製造方法。
  34. 【請求項３４】 前記絶縁フィルムの上面に形成された
    前記配線パターンのリード上に設けられる前記金属体
    は、前記半導体チップと同一サイズで、かつ中央部が四
    角くくりぬかれた枠状に形成されてなることを特徴とす
    る請求項３３に記載の半導体装置の製造方法。
  35. 【請求項３５】 前記金属体は、前記絶縁フィルムの下
    面に形成された前記配線パターンのリード下に設けられ
    てなることを特徴とする請求項３２に記載の半導体装置
    の製造方法。
  36. 【請求項３６】 前記絶縁フィルムの下面に形成された
    前記配線パターンのリード下に設けられる前記金属体
    は、その厚さが、前記配線パターンのリードの、成形後
    のアウタリード部の長さ内に収まることを特徴とする請
    求項３５に記載の半導体装置の製造方法。
  37. 【請求項３７】 前記絶縁フィルムの下面に形成された
    前記配線パターンのリード下に設けられる前記金属体
    は、その厚さが、前記半導体チップの厚さと同じである
    ことを特徴とする請求項３５に記載の半導体装置の製造
    方法。
  38. 【請求項３８】 半導体チップの表面に設けられた電極
    と、インナリード部およびアウタリード部を有するリー
    ドで形成される配線パターンの、前記インナリード部と
    を接続電極を介して熱圧着により電気的に接続し、 この後、前記配線パターンのリードを前記半導体チップ
    の表面に接着剤層により接着するようにしてなることを
    特徴とする半導体装置の製造方法。
  39. 【請求項３９】 前記半導体チップの上面には、樹脂か
    らなる絶縁封止体がさらに設けられてなることを特徴と
    する請求項３８に記載の半導体装置の製造方法。
  40. 【請求項４０】 前記配線パターンのリードは、前記接
    着剤層中に埋設されてなることを特徴とする請求項３８
    に記載の半導体装置の製造方法。
JP14035294A 1993-07-29 1994-06-22 半導体装置の製造方法 Expired - Fee Related JP3238004B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP14035294A JP3238004B2 (ja) 1993-07-29 1994-06-22 半導体装置の製造方法
KR1019940018446A KR0169274B1 (ko) 1993-07-29 1994-07-28 반도체장치 및 그 제조방법
US08/500,066 US5612259A (en) 1993-07-29 1995-07-16 Method for manufacturing a semiconductor device wherein a semiconductor chip is mounted on a lead frame

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP18798193 1993-07-29
JP5-187981 1993-07-29
JP14035294A JP3238004B2 (ja) 1993-07-29 1994-06-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0794553A true JPH0794553A (ja) 1995-04-07
JP3238004B2 JP3238004B2 (ja) 2001-12-10

Family

ID=26472896

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14035294A Expired - Fee Related JP3238004B2 (ja) 1993-07-29 1994-06-22 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US5612259A (ja)
JP (1) JP3238004B2 (ja)
KR (1) KR0169274B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0755075A2 (en) * 1995-06-29 1997-01-22 Sharp Kabushiki Kaisha A tape carrier package
US6049121A (en) * 1996-04-24 2000-04-11 Sharp Kabushiki Kaisha Tape carrier package and liquid crystal display device including such tape carrier package
CN1129186C (zh) * 1995-12-18 2003-11-26 Lg半导体株式会社 Loc半导体封装及其制造方法
WO2009075411A1 (en) * 2007-12-12 2009-06-18 Phicom Corporation Method for arranging a plurality of connecting elements

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5807767A (en) * 1996-01-02 1998-09-15 Micron Technology, Inc. Technique for attaching die to leads
JPH09270488A (ja) * 1996-01-29 1997-10-14 Fujitsu Ltd 半導体装置の製造方法
FR2749974B1 (fr) * 1996-06-13 1998-08-14 Bull Sa Procede de montage d'un circuit integre sur un support et support en resultant
KR100216991B1 (ko) * 1996-09-11 1999-09-01 윤종용 접착층이 형성된 리드 프레임
US6008996A (en) 1997-04-07 1999-12-28 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US6271582B1 (en) * 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US6544820B2 (en) * 1997-06-19 2003-04-08 Micron Technology, Inc. Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication
US5879965A (en) * 1997-06-19 1999-03-09 Micron Technology, Inc. Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication
US6144089A (en) 1997-11-26 2000-11-07 Micron Technology, Inc. Inner-digitized bond fingers on bus bars of semiconductor device package
US6052289A (en) * 1998-08-26 2000-04-18 Micron Technology, Inc. Interdigitated leads-over-chip lead frame for supporting an integrated circuit die
FR2805083A1 (fr) * 2000-02-10 2001-08-17 Bull Sa Procede de montage et de fabrication de circuits integres sur un support et support en resultant
JP2004511081A (ja) * 2000-03-10 2004-04-08 チップパック，インク． フリップ・チップ・イン・リードフレームのパッケージ及び方法
US7361531B2 (en) * 2005-11-01 2008-04-22 Allegro Microsystems, Inc. Methods and apparatus for Flip-Chip-On-Lead semiconductor package
US8629539B2 (en) 2012-01-16 2014-01-14 Allegro Microsystems, Llc Methods and apparatus for magnetic sensor having non-conductive die paddle
US10234513B2 (en) 2012-03-20 2019-03-19 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US9666788B2 (en) 2012-03-20 2017-05-30 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US9812588B2 (en) 2012-03-20 2017-11-07 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US9494660B2 (en) 2012-03-20 2016-11-15 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US8752766B2 (en) 2012-05-07 2014-06-17 Metrologic Instruments, Inc. Indicia reading system employing digital gain control
US8789759B2 (en) 2012-05-18 2014-07-29 Metrologic Instruments, Inc. Laser scanning code symbol reading system employing multi-channel scan data signal processing with synchronized digital gain control (SDGC) for full range scanning
US9411025B2 (en) 2013-04-26 2016-08-09 Allegro Microsystems, Llc Integrated circuit package having a split lead frame and a magnet
JP2018166083A (ja) * 2017-03-28 2018-10-25 アイシン精機株式会社 電子部品モジュール、及び電子部品モジュールの製造方法
US10991644B2 (en) 2019-08-22 2021-04-27 Allegro Microsystems, Llc Integrated circuit package having a low profile
US11901309B2 (en) * 2019-11-12 2024-02-13 Semiconductor Components Industries, Llc Semiconductor device package assemblies with direct leadframe attachment

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4812421A (en) * 1987-10-26 1989-03-14 Motorola, Inc. Tab-type semiconductor process
US4870476A (en) * 1986-02-13 1989-09-26 Vtc Incorporated Integrated circuit packaging process and structure
FR2598258B1 (fr) * 1986-04-30 1988-10-07 Aix Les Bains Composants Procede d'encapsulation de circuits integres.
JPH0740600B2 (ja) * 1987-04-30 1995-05-01 三菱電機株式会社 半導体装置
JPH038352A (ja) * 1989-06-06 1991-01-16 Shinko Electric Ind Co Ltd 半導体装置
JP2528991B2 (ja) * 1990-02-28 1996-08-28 株式会社日立製作所 樹脂封止型半導体装置及びリ―ドフレ―ム
JP3033227B2 (ja) * 1990-05-08 2000-04-17 セイコーエプソン株式会社 半導体装置
US5173766A (en) * 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
EP0987758A3 (en) * 1991-12-27 2000-05-24 Fujitsu Limited Semiconducter device and method of producing the same
JPH0828396B2 (ja) * 1992-01-31 1996-03-21 株式会社東芝 半導体装置
US5214845A (en) * 1992-05-11 1993-06-01 Micron Technology, Inc. Method for producing high speed integrated circuits
JPH06204285A (ja) * 1992-12-28 1994-07-22 Toshiba Corp 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0755075A2 (en) * 1995-06-29 1997-01-22 Sharp Kabushiki Kaisha A tape carrier package
EP0755075A3 (en) * 1995-06-29 1998-12-09 Sharp Kabushiki Kaisha A tape carrier package
CN1129186C (zh) * 1995-12-18 2003-11-26 Lg半导体株式会社 Loc半导体封装及其制造方法
US6049121A (en) * 1996-04-24 2000-04-11 Sharp Kabushiki Kaisha Tape carrier package and liquid crystal display device including such tape carrier package
KR100256911B1 (ko) * 1996-04-24 2000-05-15 마찌다 가쯔히꼬 테이프 캐리어 패키지 및 이 테이프 캐리어 패키지를 포함하는 액정표시장치
WO2009075411A1 (en) * 2007-12-12 2009-06-18 Phicom Corporation Method for arranging a plurality of connecting elements

Also Published As

Publication number Publication date
KR0169274B1 (ko) 1999-02-01
US5612259A (en) 1997-03-18
JP3238004B2 (ja) 2001-12-10
KR950004467A (ko) 1995-02-18

Similar Documents

Publication Publication Date Title
JPH0794553A (ja) 半導体装置およびその製造方法
US5874784A (en) Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor
US7939933B2 (en) Semiconductor device
US5652461A (en) Semiconductor device with a convex heat sink
JP3892259B2 (ja) 半導体装置の製造方法
JP4097403B2 (ja) 半導体装置
JP2001015679A (ja) 半導体装置及びその製造方法
JPH0669275A (ja) 半導体装置
JP2586344B2 (ja) キャリアフィルム
US5296737A (en) Semiconductor device with a plurality of face to face chips
JPH10270626A (ja) 半導体装置およびその製造方法
JPH0831879A (ja) 半導体装置とｔａｂテープ及びそれぞれの製造方法
EP0474224B1 (en) Semiconductor device comprising a plurality of semiconductor chips
US8878070B2 (en) Wiring board and method of manufacturing a semiconductor device
JP3703960B2 (ja) 半導体装置
JPS63107126A (ja) 半導体装置
JP4175339B2 (ja) 半導体装置の製造方法
JPH08288324A (ja) 樹脂封止型半導体装置及びその製造方法
JPH05235260A (ja) 半導体装置
JP2002164497A (ja) 半導体装置およびその製造方法
JP2000091378A (ja) 半導体装置およびその製造方法ならびにフィルムキャリア
JPH06232200A (ja) 半導体装置
JP2002093828A (ja) 半導体装置の製造方法
JPH0992767A (ja) 複合リードフレームおよび半導体装置
JPH1174400A (ja) Ｂｇａ型半導体装置及びその製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081005

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081005

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091005

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees