JPH0793582B2 - シグマ−デルタ変調器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、オーバーサン
プリング技術に関し、特に、オーバーサンプリングシグ
マ−デルタ変調器に関する。

【０００２】

【従来の技術】シグマ−デルタ（Σ−Δ）技術（デジタ
ル−アナログまたはアナログ−デジタル変換機能の一部
として）は、電話コーデックやコンパクトディスク（Ｃ
Ｄ）プレーヤーのような多くのアプリケーションで広く
使用されている。

【０００３】

【発明が解決しようとする課題】しかし、Σ−Δ変換器
に欠点がないわけではない。Σ−Δ変換器は、変換器を
実現するために必要なフィードバックによる周期的ノイ
ズおよびスプリアストーン生成（バンド内およびバンド
外）を受けることがある。周期的ノイズおよびスプリア
ストーンは一般に非常に低レベル（例えば、フルスケー
ルの下約９０ｄＢ）で生じるが、同じ変換器を使用した
データ取得システムには実質的に何の障害もないもの
の、聴取者にはたいへん耳障りなものである。ノイズお
よびトーンは一般に、所望の信号が全く存在しないかま
たは非常に低い場合に、聴取者に感知される。周期的ノ
イズおよびトーンは一般に空チャネルノイズと呼ばれ
る。

【０００４】

【課題を解決するための手段】本発明の一実施例によれ
ば、空チャネル周期的ノイズおよびトーンがほぼ抑制さ
れたシグマ−デルタ（Σ−Δ）変調器は、積分器および
量子化器を有する。量子化器は所定のステップサイズを
有し、その入力は積分器の出力に結合される。変調器
は、積分器の出力にディザ信号を加える手段によって特
徴づけられる。このディザ信号は、（ディザ信号の確立
密度関数の分散に関して）所定の正規化されたＡＣ成分
のパワーを有する。ディザ信号の正規化ＡＣパワーは、
少なくとも、量子化器の所定ステップサイズの平方の約
２^-2(N-1)／１２（Ｎ≧２のとき）または１／１２（Ｎ
＝１のとき）である。ただし、Ｎは変調器内の積分器の
数である。

【０００５】本発明から導出される利点は、変調器の最
低ノイズをあまり増大させることなく、また、変調器の
ダイナミックレンジをほとんど害することなく、空チャ
ネル周期的ノイズおよびスプリアストーンをほとんど抑
制することができることである。

【０００６】

【実施例】シグマ−デルタ（Σ−Δ）変調器は、変調器
の入力と量子化器の間に積分器を有する変調器のことで
ある。このような変調器は、デルタ−シグマ（Δ−Σ）
変調器としても、あるいは、補間ノイズ形成変調器（ま
たは符号器）としても知られている。変調器内の積分器
の数は一般に変調器の次数と呼ばれる。

【０００７】このような変調器におけるスプリアストー
ンおよび周期的ノイズをほぼ抑制するために、ここで説
明されるΣ−Δ変調器にはディザが加えられる。ディザ
信号は、所定の確立密度関数（ＰＤＦ）を有する乱数ノ
イズ信号である。ＰＤＦ（またはノイズ信号自体）の平
均はほぼ０、すなわち、ノイズ信号にはＤＣエネルギー
がほとんどないことが望ましい。周知のように、ノイズ
信号のＡＣ（時間変動）成分の正規化パワーは、ノイズ
信号のＰＤＦの分散とほぼ等しく、従って、ノイズ信号
のＰＤＦの形に依存する。以下で説明するように、ノイ
ズ信号のＰＤＦは、矩形、三角、ｎ次、ガウス型などで
ある。

【０００８】ノイズ（ディザ）信号のパワーの量は、ス
プリアストーンおよび周期的ノイズの抑制の効率を決定
する。本発明の説明は正規化パワーに関連しているた
め、以下で説明するように、パワーの量は、量子化器ス
テップサイズの平方に関する。他のアプローチでは、ノ
イズ（ディザ）信号の標準偏差（ノイズ信号の分散すな
わち正規化パワーの平方根に等しい）と量子化器ステッ
プサイズが直接関連する。しかし、便宜上、本発明の説
明では、ノイズ信号の正規化パワーおよび量子化器のス
テップサイズの平方を使用する。

【０００９】本発明のΣ−Δ変調器において、変調器の
伝達関数は、積分器の数に依存する。量子化器は、非線
形装置であり、変調器へのノイズに寄与する。このノイ
ズへの変調器の効果は、ここでは、変調器のノイズ形成
伝達関数と呼ぶ。以下で詳細に説明するように、ノイズ
形成伝達関数は、変調器内のどこでノイズを測定するか
に依存する。

【００１０】本発明は、図２のΣ−Δ変調器９から一般
的に理解される。以下で詳細に説明するが、本発明の一
実施例によれば、積分器１３_Nの出力が加算器１７を介
して量子化器１６の入力に結合される。量子化器１６は
所定の量子化ステップサイズを有する。積分器１３_Nの
出力からの信号には、ディザ生成器１８からのノイズ信
号が加えられる。ノイズ信号（ディザ信号とも呼ぶ）
は、ほぼ０の平均値（ＤＣエネルギーがほぼ０）を有す
る。

【００１１】望ましくは、ノイズ信号のＡＣ成分の正規
化パワーは、量子化器１６の所定ステップサイズの平方
の少なくとも約２^-2(N-1)／１２倍である。ただし、Ｎ
は、複数の積分器の場合のΣ−Δ変調器９の積分器の数
（次数）である。Σ−Δ変調器９内の積分器が１個の場
合（Ｎ＝１）、ノイズ信号のＡＣ成分の正規化パワー
は、量子化器１６の所定ステップサイズの平方の少なく
とも約１／１２である。

【００１２】図２の変調器９の実施例に加えて、ディザ
信号は変調器９内の任意の点で注入されることが可能で
ある。ディザは、変調器９に加えられる前に、フィルタ
１１ ₁〜１１_Nによってフィルタリングされる。フィルタ
１１₁〜１１_Nの伝達関数は、ディザを加える点と量子化
器１６の入力の間の変調器のノイズ形成伝達関数とほぼ
等しい。以上のことは、図３の実施例の変調器９にも適
用可能である。

【００１３】図４は、変調器のもう１つの実施例である
多段Σ−Δ変調器９である。以下で詳細に説明するよう
に、変調器９は、最上位段３１₁から最下位段３１_Mまで
配列された複数の段３１₁〜３１_Mを有する。各段３１₁
〜３１_Mは少なくとも１つの積分器１３₁〜１３_Mおよび
量子化器１６₁〜１６_Mを有する。ディザ生成器３３から
のディザが、フィルタ３４₁〜３４_Mを介して段３１₁〜
３１_Mに加えられる。フィルタ３４₁〜３４_Mの伝達関数
は、ディザ加算点と量子化器の入力の間の変調器のノイ
ズ形成伝達関数に比例する。望ましくは、変調器９の伝
達関数を決定するために使用される量子化器は、最下位
段３３_Mの量子化器であるのがよい。

【００１４】図１は、アナログ信号を、サンプルあたり
１６ビット、線形、毎秒１２８キロビット（ＫＢ／ｓ）
のデジタルデータ出力ストリームに、およびその逆に変
換するための、符号器１および復号器２（通常、合わせ
てコーデックと呼ばれる）の例である。符号器１は、ま
ず、周知のエイリアス除去フィルタ３によってアナログ
信号をナイキスト周波数以下にバンド制限することによ
り、アナログ入力信号をデジタルデータストリームに変
換する。

【００１５】次に、アナログΣ−Δ変調器４が、以下で
詳細に説明するように、バンド制限されたアナログ信号
を、サンプルあたり１ビット、毎秒１メガビット（ＭＢ
／ｓ）のデータストリームに変換する。次に、デシメー
ションフィルタがサンプルあたり１ビットのデジタルス
トリームをサンプルあたり１６ビット、１２８ＫＢ／ｓ
のデータストリームに変換する。次に、サンプルあたり
１６ビットのストリームは、ほぼ全部のＤＣエネルギー
を除去するために高域フィルタ６でフィルタリングされ
る。

【００１６】反対に、復号器２は、サンプルあたり１６
ビットのデジタルデータストリームを受信し、高域フィ
ルタ７でＤＣ成分を除去し、補間フィルタ８で１２８Ｋ
Ｂ／ｓデジタル入力をサンプルあたり１６ビット、１６
ＭＢ／ｓデータストリームに変換する。デジタルΣ−Δ
変調器９が、１６ＭＢ／ｓのストリームをサンプルあた
り１ビット、１ＭＢ／ｓのストリームに変換し、アナロ
グΣ−Δ復調器１０がそれをアナログ信号に変換する。

【００１７】デシメーションフィルタ５および補間フィ
ルタ８の動作は当業者に周知であるため、ここでは説明
しない。

【００１８】本発明の実施例では、アナログΣ−Δ変調
器４およびデジタルΣ−Δ変調器９の動作は（便宜上、
アナログとデジタルの回路の明かな相違を無視すれば）
ほぼ同様である。簡単のため、デジタルΣ−Δ変調器の
みについて詳細に説明するが、デジタルとアナログの間
には対応が存在し、本発明はアナログΣ−Δ変調器４に
も適用可能であることに注意すべきである。

【００１９】図２は、デジタルΣ−Δ変調器９の所望さ
れる実施例である。変調器９は積分器１３₁〜１３_N、減
算器１４₁〜１４_N、および利得段１５₁〜１５_Nを有す
る。各利得段１５₁〜１５_Nは対応する利得Ａ₁〜Ａ_Nを有
する。最終積分器１３_Nからの出力は加算器１７を介し
て量子化器１６に結合される。量子化器１６の出力は変
調器９の出力であるとともに、積分器１３₁〜１３_Nへの
フィードバックである。量子化器１６は、量子化器１６
内のしきい値によって決定される所定ステップサイズす
なわちレベルを有する。所望される実施例では、レベル
の数は２（１しきい値、望ましくは、双極入力信号に対
して０）であり、ステップサイズは最大信号振幅（正ま
たは負）と０の間である。

【００２０】最終積分器１３_Nからの出力には、ディザ
生成器１８（以下で詳細に説明する）からのノイズ信号
が加えられる。生成器１８は、ほぼ０の平均振幅を有す
るディザ（ノイズ）信号を生成し、ディザ信号のＡＣ成
分の正規化パワーは、量子化器１６のステップサイズの
平方の約２^-2(N-1)／１２倍から１倍の間であるのが望
ましい。ただしＮは変調器の次数（積分器の数）であ
る。

【００２１】ディザ信号のＡＣ成分の正規化パワーをお
よそ上記の範囲内に設定することによって、ディザ信号
は、復号器２（図１）の空ノイズ（最低ノイズ）レベル
をあまり増大させることなく、上記の空チャネル周期的
ノイズおよびスプリアストーンをほぼ抑制する。例え
ば、変調器９の次数が２である場合（Ｎ＝２で、２個の
積分器１３₁、１３₂が存在）、ディザ信号のＡＣ成分の
正規化パワーは、量子化器１６のステップサイズの平方
の１／４８倍から１倍の間にあるべきである。

【００２２】上記の例外は１次（１個の積分器）変調器
９の場合である。この場合、ディザ信号のＡＣ成分の正
規化パワーは、量子化器１６のステップサイズの平方の
１／１２倍から１倍の間にあることが望ましい。

【００２３】最終積分器１３_Nの出力にディザ信号を加
える以外に、ディザは、変調器９内の任意の場所で適切
なフィルタリングとともに加えることが可能である。フ
ィルタ１１₁〜１１_Nは、対応する積分器１３₁〜１３_Nの
入力にディザを加える前にディザ生成器１８からのディ
ザ信号をフィルタリングする。フィルタ１１₁〜１１_N+1
の伝達関数は、ディザが注入される点と量子化器１６の
入力の間の変調器９のノイズ形成伝達関数に比例する。

【００２４】図２のＮ次変調器の場合、変調器９のノイ
ズ形成伝達関数は一般に（１−ｚ^-1）^Nに比例し、変調
器９の入力Ｘに関連する。従って、ディザ信号を第１積
分器１３₁への入力に注入すると、ディザ信号は、Ｎ次
微分器に比例した伝達関数を有するフィルタ１１₁によ
ってフィルタリングされる。実際は、フィルタ１１₁〜
１１_{N+ 1}は、ディザ信号注入点（対応するフィルタ１１₁
〜１１_N+1が変調器９に結合する点）と量子化器１６へ
の入力の間の積分器１３₁〜１３_Nの数に等しい次数の微
分器を有する。

【００２５】従って、量子化器１６への入力における変
調器９のノイズ形成伝達関数は積分器１３₁〜１３_Nによ
ってほとんど形成されないため、フィルタ１１_N+1は微
分を有しない（０次微分）。同様に、積分器１３_Nの入
力へのディザの注入の場合、ノイズ形成伝達関数が積分
器１３_Nによってほぼ形成されるため、フィルタ１１_Nの
伝達関数は１次微分１−ｚ^-1である。

【００２６】Ｎ個の積分器１３₁〜１３_Nが図示されてい
るが、実際には、コーデック（図１の１、２）のアプリ
ケーションによって使用可能なのは１〜５個の積分器で
ある。

【００２７】上記のように、Σ−Δ変調器は、図１の変
調器４のようにアナログ形式でもよい。この場合、図２
の変調器９は、量子化器１６のデジタル出力を、積分器
１３₁〜１３_Nに与えるために再びアナログ形式に変換す
るためのデジタル−アナログ変換器（図示せず）を必要
とする。さらに、デジタル−アナログ変換器（図示せ
ず）が、生成器２８からのディザ信号（デジタル形式の
場合）をアナログ形式に変換するためにも必要になるこ
とがある。このアプローチでは、２、３ビットのデジタ
ルディザ信号が使用される。

【００２８】図３は、変調器９のもう１つの実施例であ
る。このΣ−Δ構造は、変調器９の伝達特性における０
点を最適化することが可能である。図２の変調器９と同
様に、直列接続の積分器２０₁〜２０_Nがある。図２の変
調器９とは異なり、図３の変調器９は、１個（またはそ
れ以上）の積分器２０₁〜２０_Nの出力が、対応する重み
つき利得段２２および加算器２３を介して量子化器２１
の入力に接続される。

【００２９】さらに、積分器２０₁〜２０_Nからの出力
は、フィードバック経路を形成するために、対応する重
みつき利得段２４および加算器２５を介して第１積分器
２０₁の入力にも結合される。量子化器２１からのフィ
ードバックは、減算器２６を通じて変調器９の入力のみ
に結合される。加算器２７は、量子化器２１の入力に結
合するために、加算器２３の出力にディザ生成器２８か
らのディザ信号を加える。

【００３０】加算器２３および２７は、共通の加算器に
組み合わせることも可能である（図示せず）。ディザ生
成器２８は、図２のディザ生成器１８と同様であり、そ
のノイズ信号は上記と同じ正規化されたＡＣパワー制限
である。さらに、ディザは加算器２５若しくは２６を介
して入力に、または、上記のように、適切なフィルタリ
ングとともに、変調器９内の任意の中間点で、加えられ
ることが可能である。

【００３１】図４は、Σ−Δ変調器９を形成するもう１
つのアプローチであり、一般にＭＳＭまたはＭＡＳＨと
呼ばれる多段Σ−Δ変調器である。一般に、この技術
は、変調器９のビット数分解能を増大させるために、後
段のΣ−Δ変調器３１_i+1（１≦ｉ≦Ｍ−１）が前段の
Σ−Δ変調器３１_iの量子化エラーを変換することに基
づく。図２の変調器９と同様に、各Σ−Δ変調器段３１
_i（１≦ｉ≦Ｍ−１）は減算器１９_iを有する。

【００３２】減算器１９_iの一方の入力は積分器１３_iの
出力に結合され、減算器１９_iの他方の入力は、量子化
器１６_iの出力に接続される。減算器１９_iの出力は、段
３１_iの量子化エラー（ＥＲＲＯＲ）と生成器３３から
のディザ信号の和である。同様に、図３の減算器２９
は、変調器の量子化エラーを生成する。再び図４で、第
１（最高次）Σ−Δ変調器３１₁の量子化エラー（ＥＲ
ＲＯＲ）が、後続の変調器３１₂（図示せず）から、最
終（最下位）Σ−Δ変調器３１_Mまでによって変換され
る。

【００３３】変調器３１₁〜３１_Mのデジタル出力は、結
合ネットワーク３２で結合され等化される。ディザ生成
器３３は、上記の目的のために、各変調器３１₁〜３１_M
のためのディザ信号を生成する。Σ−Δ変調器３１₁〜
３１_Mへの各ディザ信号は無相関であるのが望ましい。
必ずしもすべての変調器にディザ信号が結合される必要
があるわけではない。変調器３１₁〜３１_Mの内の最初の
１、２個のみにディザ信号が結合されれば十分である。

【００３４】上記のように、ディザの加算は、変調器９
に加える前にフィルタリングされるべきである。フィル
タ３４₁〜３４_M+1の伝達関数は、ディザ加算点と最下位
段３１_Mの量子化器１６_Mの入力の間の変調器９のノイズ
形成伝達関数に比例するのが望ましい。例えば、ディザ
が第１段３１₁の第１積分器１３₁の入力に加えられる場
合、生成器３３からのディザは、Ｍ次微分（１−ｚ^-1）
^Mを含む伝達関数を有するフィルタ３４_Mによってフィル
タリングされる。

【００３５】図２について説明したように、フィルタ３
４_M+1は伝達関数「１」を有する。すなわち、ディザ信
号の形成は（必要なら振幅スケーリングを除いて）ほと
んど生じない。上記のように、フィルタ３４₁〜３４_M+1
の各伝達関数の微分器の次数を決定する実際的なアプロ
ーチは、ディザ信号注入点（対応するフィルタ３４₁〜
３４_M+1が変調器９に結合する点）と最終段３１_M内の量
子化器１６_Mの入力の間の積分器１３₁〜１３_Mの個数を
数えることである。積分器の個数は対応する３４₁〜３
４_M+1内の微分器の次数である。

【００３６】ディザ生成器１８（図２）、２８（図
２）、および３３（図４）は、ディザ信号として擬似乱
数二値列を生成する、通常ＭＬＳＲと呼ばれる極大長線
形フィードバックシフトレジスタ（図示せず）を使用し
て形成されるのが望ましい。所望される実施例では、シ
フトレジスタには２５個のタップがあり、タップ１およ
び２３からのフィードバックがある。シフトレジスタの
１６個のタップ（ビット）が、段１３_N（図２）または
積分器２０₁〜２０_N（図３）の出力に加えられるディザ
信号（符号拡張）として使用される。ディザ信号を生成
する他の方法および他のシフトレジスタ長を使用するこ
とも可能である。しかし、変調器で処理される最低周波
数信号の周期よりもずっと長い擬似乱数列の周期を有す
るのが望ましい。所望される実施例では、変調器９（図
２、３）内のデータパスの幅は少なくとも２１ビットで
ある。

【００３７】１個のＭＬＳＲはほぼ一様なＰＤＦを有す
るノイズ（ディザ）信号を生成する。しかし、無相関の
ノイズ信号を有する複数のＭＬＳＲを使用し、三角（１
次）、または高次のＰＤＦのような非一様なＰＤＦを実
現するようにそれらのノイズ信号を結合（例えば、加
算）することが望ましい。さらに、ノイズ信号のＰＤＦ
は、所望のレベルのスプリアストーン抑制を実現するた
めに重みまたは歪みを加えることが可能である。ノイズ
（ディザ）信号の平均（ＤＣ）値はほぼ０であることが
望ましいが、ある状況ではＤＣ値を有することが有利に
なることもある。例えば、変調器９が、ディザを抑制す
るのが容易な出力（デジタル）パターンを有するＤＣ信
号に反応する場合である。

【００３８】

【発明の効果】以上述べたごとく、本発明によれば、変
調器の最低ノイズをあまり増大させることなく、また、
変調器のダイナミックレンジをほとんど害することな
く、空チャネル周期的ノイズおよびスプリアストーンを
ほとんど抑制することができることである。

【図面の簡単な説明】

【図１】シグマ−デルタ変調技術を使用した符号器／復
号器（コーデック）の略ブロック図である。

【図２】本発明の一実施例によるシグマ−デルタ変調器
の略図である。

【図３】本発明のもう１つの実施例による、シグマ−デ
ルタ変調器の他の形式の略図である。

【図４】図２および図３と同様のシグマ−デルタ変調器
を多段で利用したシグマ−デルタ変調器の他の形式の略
図である。

【符号の説明】

１ 符号器 ２ 復号器 ３ エイリアス除去フィルタ ４ アナログΣ−Δ変調器 ５ デシメーションフィルタ ６ 高域フィルタ ７ 高域フィルタ ８ 補間フィルタ ９ Σ−Δ変調器 １０ アナログΣ−Δ復調器 １１₁〜１１_N フィルタ １３₁〜１３_N 積分器 １４₁〜１４_N 減算器 １５₁〜１５_N 利得段 １６ 量子化器 １６₁〜１６_M 量子化器 １７ 加算器 １８ ディザ生成器 １９ 減算器 ２０₁〜２０_N 積分器 ２１ 量子化器 ２２ 重みつき利得段 ２３ 加算器 ２４ 重みつき利得段 ２５ 加算器 ２６ 減算器 ２７ 加算器 ２８ ディザ生成器 ２９ 減算器 ３１₁〜３１_M 段 ３２ 結合ネットワーク ３３ ディザ生成器 ３４₁〜３４_M+1 フィルタ

フロントページの続き (56)参考文献 特開 平４−246916（ＪＰ，Ａ) 特開 平４−189032（ＪＰ，Ａ) 特開 平４−115722（ＪＰ，Ａ) 特開 平２−25116（ＪＰ，Ａ) 特開 平１−288017（ＪＰ，Ａ) 特開 平１−288016（ＪＰ，Ａ) 特公 平７−10046（ＪＰ，Ｂ２) 米国特許5144308（ＵＳ，Ａ) 欧州特許出願公開515154（ＥＰ，Ａ)

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力および出力を有する積分器（１３₁
   〜１３_N、２０₁〜２０_N）と、 所定ステップサイズを有し、その入力が積分器の出力に
   結合された量子化器（１６、２１）と、 所定の正規化パワーのＡＣ成分を有するディザ信号を変
   調器に加算する手段（７、２７）からなり、 ディザ信号の最小正規化ＡＣパワーが、量子化器の所定
   ステップサイズの平方のおよそ ２^-2(N-1)／１２（Ｎ≧２の場合）、または １／１２（Ｎ＝１の場合） （ただし、Ｎは変調器内の積分器の個数） であることを特徴とするシグマ−デルタ変調器（９）。
2. 【請求項２】 加算手段（１７、２７）が、積分器の出
   力と量子化器の入力の間に配置されることを特徴とする
   請求項１の変調器。
3. 【請求項３】 ディザ信号の平均値がほぼ０であること
   を特徴とする請求項２の変調器。
4. 【請求項４】 ディザ信号の最大正規化ＡＣパワーが、
   量子化器の所定ステップサイズの平方の１倍以下である
   ことを特徴とする請求項３の変調器。
5. 【請求項５】 ディザ信号が擬似乱数シーケンサによっ
   て生成されることを特徴とする請求項４の変調器。
6. 【請求項６】 入力および出力を有する積分器と、 所定ステップサイズを有し、その入力が積分器の出力に
   結合された量子化器と、 変調器内の点にディザ信号を加算する手段と、 変調器に加算される前にディザ信号をフィルタリングす
   るフィルタ手段からなり、 フィルタ手段の伝達関数が、ディザの加算点と量子化器
   の入力の間の変調器のノイズ形成伝達関数に比例するこ
   とを特徴とするシグマ−デルタ変調器。
7. 【請求項７】 フィルタ手段の伝達関数が微分であるこ
   とを特徴とする請求項６の変調器。
8. 【請求項８】 ディザ信号が擬似乱数シーケンサによっ
   て生成されることを特徴とする請求項７の変調器。