JPH0793361B2 - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
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- JPH0793361B2 JPH0793361B2 JP62094424A JP9442487A JPH0793361B2 JP H0793361 B2 JPH0793361 B2 JP H0793361B2 JP 62094424 A JP62094424 A JP 62094424A JP 9442487 A JP9442487 A JP 9442487A JP H0793361 B2 JPH0793361 B2 JP H0793361B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、静電気などにより入力端子に加えられる外部
サージから内部回路を保護するための半導体入力保護装
置に関する。
サージから内部回路を保護するための半導体入力保護装
置に関する。
第２図（Ａ）は半導体入力保護装置の従来例の等価回路
図，第２図（Ｂ）は第２図（Ａ）の回路のマスクパター
ンを示す図である。
図，第２図（Ｂ）は第２図（Ａ）の回路のマスクパター
ンを示す図である。
半導体入力保護回路は多結晶シリコンまたは拡散層から
成る抵抗体1cとMOSトランジスタTR1から構成されてい
る。入力ボンディングパッド5aは、スルーホール６を経
て入力ワイヤがボンディングされている。不純物拡散層
抵抗体1cは、コンタクト3cを介して入力ボンディングパ
ッド5aに接続されている。不純物拡散層抵抗体1cの他端
はコンタクト3dを介してMOSトランジスタTR1のドレイン
８および内部回路の入力トランジスタTRのゲートに接続
されている。MOSトランジスタTR1の多結晶シリコンゲー
ト２はコンタクト４を介して接地電位の金属配線層5cと
接続され、また、MOSトランジスタTR1のソース７も金属
配線層5cに接続されている。
成る抵抗体1cとMOSトランジスタTR1から構成されてい
る。入力ボンディングパッド5aは、スルーホール６を経
て入力ワイヤがボンディングされている。不純物拡散層
抵抗体1cは、コンタクト3cを介して入力ボンディングパ
ッド5aに接続されている。不純物拡散層抵抗体1cの他端
はコンタクト3dを介してMOSトランジスタTR1のドレイン
８および内部回路の入力トランジスタTRのゲートに接続
されている。MOSトランジスタTR1の多結晶シリコンゲー
ト２はコンタクト４を介して接地電位の金属配線層5cと
接続され、また、MOSトランジスタTR1のソース７も金属
配線層5cに接続されている。
節点Ａ（金属配線層５）に存在する寄生容量Cstと不純
物拡散層抵抗体1cの抵抗値Ｒで決まる時定数τ＝Cst・
Ｒにより、入力端子から印加される外部サージのピーク
電圧を下げると共に、MOSトランジスタTR1のパンチスル
ーを利用してサージの電荷を逃がし、節点Ａにおける電
圧を低下させることになり、入力トランジスタTRのゲー
トと基板間にかかる電界強度を小さくしてゲート酸化膜
の破壊などを防止するものである。なお、抵抗体1cを、
例えばＮ型不純物拡散層でＰ型基板上に形成した場合、
抵抗体1cのN+型不純物領域とＰ型基板で必然的に形成さ
れるN+Pダイオードは入力端子からの外部サージ電圧に
よってブレイクダウンし、ブレイクダウン電流がN+Pダ
イオードの逆方向特性により基板へ流れる。その結果、
抵抗体1cにかかる入力サージが緩和される。
物拡散層抵抗体1cの抵抗値Ｒで決まる時定数τ＝Cst・
Ｒにより、入力端子から印加される外部サージのピーク
電圧を下げると共に、MOSトランジスタTR1のパンチスル
ーを利用してサージの電荷を逃がし、節点Ａにおける電
圧を低下させることになり、入力トランジスタTRのゲー
トと基板間にかかる電界強度を小さくしてゲート酸化膜
の破壊などを防止するものである。なお、抵抗体1cを、
例えばＮ型不純物拡散層でＰ型基板上に形成した場合、
抵抗体1cのN+型不純物領域とＰ型基板で必然的に形成さ
れるN+Pダイオードは入力端子からの外部サージ電圧に
よってブレイクダウンし、ブレイクダウン電流がN+Pダ
イオードの逆方向特性により基板へ流れる。その結果、
抵抗体1cにかかる入力サージが緩和される。
上述した従来の半導体入力保護装置は、実際にはマスク
レイアウトに大きく依存し、マスクレイアウト上の制約
となることが多いという欠点がある。たとえば、第２図
（Ｂ）において入力端子（入力ボンディングパッド5a）
に外部サージが印加されると、拡散層抵抗体1cとMOSト
ランジスタTR1に伝達される以前に、まず入力ボンディ
ングパッド5aと不純物拡散層1cを接続するコンタクト3c
にサージがかかり、コンタクト3c付近の不純物拡散層1c
の接合がブレイクダウンしてしまう。このとき、コンタ
クト3cの近傍に他の基準電位の不純物拡散層1eの領域が
存在すると不純物拡散層1c−基板（Ｐ型）−不純物拡散
層1eで形成されるN+PN+バイポーラ異常電流が拡散層1e
に集中し、その接合部が瞬時的に高温になり接合部の破
壊や上部アルミ配線層5eの溶融、短絡を引き起こす。ま
た、この場合、不純物拡散層1eがコンタクト3eを１つし
かもたない小さなものである場合にはさらに問題が顕著
となる。
レイアウトに大きく依存し、マスクレイアウト上の制約
となることが多いという欠点がある。たとえば、第２図
（Ｂ）において入力端子（入力ボンディングパッド5a）
に外部サージが印加されると、拡散層抵抗体1cとMOSト
ランジスタTR1に伝達される以前に、まず入力ボンディ
ングパッド5aと不純物拡散層1cを接続するコンタクト3c
にサージがかかり、コンタクト3c付近の不純物拡散層1c
の接合がブレイクダウンしてしまう。このとき、コンタ
クト3cの近傍に他の基準電位の不純物拡散層1eの領域が
存在すると不純物拡散層1c−基板（Ｐ型）−不純物拡散
層1eで形成されるN+PN+バイポーラ異常電流が拡散層1e
に集中し、その接合部が瞬時的に高温になり接合部の破
壊や上部アルミ配線層5eの溶融、短絡を引き起こす。ま
た、この場合、不純物拡散層1eがコンタクト3eを１つし
かもたない小さなものである場合にはさらに問題が顕著
となる。
このように、従来の半導体入力保護装置では他の入力端
子に付属している入力保護装置、内部回路などの拡散層
との位置関係に注意を要し、これらの位置関係はマスク
レイアウトの制約事項となっている。
子に付属している入力保護装置、内部回路などの拡散層
との位置関係に注意を要し、これらの位置関係はマスク
レイアウトの制約事項となっている。
本発明の目的は、レイアウトの自由度が高く、保護機能
の高い半導体入力保護装置を提供することである。
の高い半導体入力保護装置を提供することである。
本発明の半導体入力保護装置は、 半導体装置内部回路保護のために半導体装置入力端子と
半導体装置内部回路の間に形成された第１の導電型の不
純物拡散層抵抗体を有し、第２の導電型の半導体基板上
に形成された半導体入力保護装置において、 入力端子に接続されている第１の導電型の第１の不純物
拡散層と、 第１の不純物拡散層に近接して平行に延在し、接地端子
または電源端子に接続されている第１の導電型の第２の
不純物拡散層を有し、 第1,第２の不純物拡散層領域間の分離領域上には導電性
電極層が存在しておらず、かつ第1,第２の不純物拡散層
がいずれも前記抵抗体から分離された素子形成領域に形
成されていることを特徴とする。
半導体装置内部回路の間に形成された第１の導電型の不
純物拡散層抵抗体を有し、第２の導電型の半導体基板上
に形成された半導体入力保護装置において、 入力端子に接続されている第１の導電型の第１の不純物
拡散層と、 第１の不純物拡散層に近接して平行に延在し、接地端子
または電源端子に接続されている第１の導電型の第２の
不純物拡散層を有し、 第1,第２の不純物拡散層領域間の分離領域上には導電性
電極層が存在しておらず、かつ第1,第２の不純物拡散層
がいずれも前記抵抗体から分離された素子形成領域に形
成されていることを特徴とする。
入力端子に接続されている第１の導電型の第１の不純物
拡散層，第２の導電型の半導体基板および、接地端子ま
たは電源端子に接続されている第１の導電型の第２の不
純物拡散層は、NPNまたはPNP接合を構成する。入力端子
にサージ電圧がかかって、第1,第２の不純物拡散層の電
圧がパンチスルー電圧以上になると、パンチスルー効果
によって、第1,第２の不純物拡散層が短絡状態になり、
入力端子の電圧は下り、入力回路が保護される。
拡散層，第２の導電型の半導体基板および、接地端子ま
たは電源端子に接続されている第１の導電型の第２の不
純物拡散層は、NPNまたはPNP接合を構成する。入力端子
にサージ電圧がかかって、第1,第２の不純物拡散層の電
圧がパンチスルー電圧以上になると、パンチスルー効果
によって、第1,第２の不純物拡散層が短絡状態になり、
入力端子の電圧は下り、入力回路が保護される。
また、第1,第２の不純物拡散層と内部回路保護用抵抗体
とは分離された素子形成領域に形成されているので、第
１または第２の不純物拡散層と前記抵抗体との間にはバ
イポーラ伝導は生じない。したがって、第１および第２
の不純物拡散層間の間隔を充分小さくとっておくと、入
力端子にサージ電圧が印加されたとき、先ずパチスルー
が起きてサージ電圧が引下げられ、その引下げられた電
圧が抵抗体に印加される。さらに、抵抗体の電圧は、抵
抗体の抵抗値と浮遊容量による時定数によって立上りが
抑制されピーク値が低下する。
とは分離された素子形成領域に形成されているので、第
１または第２の不純物拡散層と前記抵抗体との間にはバ
イポーラ伝導は生じない。したがって、第１および第２
の不純物拡散層間の間隔を充分小さくとっておくと、入
力端子にサージ電圧が印加されたとき、先ずパチスルー
が起きてサージ電圧が引下げられ、その引下げられた電
圧が抵抗体に印加される。さらに、抵抗体の電圧は、抵
抗体の抵抗値と浮遊容量による時定数によって立上りが
抑制されピーク値が低下する。
このように２段の動作で入力回路が保護されるととも
に、この第1,第２の不純物拡散層から成る入力保護装置
がLSIの他の回路と分離された素子形成領域に形成され
るので、他の回路との位置関係に対する制約が除かれ、
入力保護装置のレイアウトが容易になる。
に、この第1,第２の不純物拡散層から成る入力保護装置
がLSIの他の回路と分離された素子形成領域に形成され
るので、他の回路との位置関係に対する制約が除かれ、
入力保護装置のレイアウトが容易になる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（Ａ）は本発明の半導体入力保護装置の一実施例
の平面図，第１図（Ｂ）は第１図（Ａ）のＸ−Ｙ線断面
図を示す。
の平面図，第１図（Ｂ）は第１図（Ａ）のＸ−Ｙ線断面
図を示す。
本実施例において、入力ボンディングパッド5a（入力端
子），ボンディング用スルーホール６は従来例と同様で
あるが、ボディングパッド5aはコンタクト4aを介して不
純物（リン）を含んだ低抵抗多結晶シリコン層2aに接続
され、さらにコンタクト3aを介してＰ型半導体基板11の
上に形成されたＮ型不純物（ヒ素）拡散層1aに接続され
ている。全く同様に、不純物拡散層1aと対向するＮ型不
純物拡散層1bと接地電位あるいは電源電位の金属（アル
ミニウム）配線5bとの接続もコンタクト3b,不純物（例
えばリン）を含んだ多結晶シリコン層2b,コンタクト4b
を介して形成されている。
子），ボンディング用スルーホール６は従来例と同様で
あるが、ボディングパッド5aはコンタクト4aを介して不
純物（リン）を含んだ低抵抗多結晶シリコン層2aに接続
され、さらにコンタクト3aを介してＰ型半導体基板11の
上に形成されたＮ型不純物（ヒ素）拡散層1aに接続され
ている。全く同様に、不純物拡散層1aと対向するＮ型不
純物拡散層1bと接地電位あるいは電源電位の金属（アル
ミニウム）配線5bとの接続もコンタクト3b,不純物（例
えばリン）を含んだ多結晶シリコン層2b,コンタクト4b
を介して形成されている。
不純物拡散層1aと1bとの間隔は４μｍで、長さ100μｍ
にわたってこの対向した領域1a,1bに常に一様な電界が
加わるために、コンタクト3a,4a,3b,4bの形状や入力ボ
ンディングパッド5aおよび金属配線層5b（アルミ配線）
の端も、第１図（Ａ）に示されているように、前記対向
領域1a,1bと平行に配置されている。フィールド酸化膜1
2は、不純物拡散膜1a,1bを含む入力保護回路を、不純物
拡散層抵抗体1cおよび内部回路（図示せず）から分離し
ている。ゲート酸化物13は、多結晶シリコン層2aが内部
回路のトランジスタのゲートとともに形成されるので、
ゲート下の絶縁膜として形成されたもので、本発明の構
成に必要な要素ではない。その他、層間絶縁膜14は、各
層を絶縁し、半導体装置全体は、スルーホール６の領域
を除いて厚いカバー酸化膜15が被着されている。
にわたってこの対向した領域1a,1bに常に一様な電界が
加わるために、コンタクト3a,4a,3b,4bの形状や入力ボ
ンディングパッド5aおよび金属配線層5b（アルミ配線）
の端も、第１図（Ａ）に示されているように、前記対向
領域1a,1bと平行に配置されている。フィールド酸化膜1
2は、不純物拡散膜1a,1bを含む入力保護回路を、不純物
拡散層抵抗体1cおよび内部回路（図示せず）から分離し
ている。ゲート酸化物13は、多結晶シリコン層2aが内部
回路のトランジスタのゲートとともに形成されるので、
ゲート下の絶縁膜として形成されたもので、本発明の構
成に必要な要素ではない。その他、層間絶縁膜14は、各
層を絶縁し、半導体装置全体は、スルーホール６の領域
を除いて厚いカバー酸化膜15が被着されている。
次に、本実施例の動作について説明する。
入力ボンディングパッド5aにサージ電圧が印加される
と、入力ボンディングパッド5aに接続された不純物拡散
層1aと接地電位あるいは電源電位に保たれた不純物拡散
層1bが前記のように極めて狭い間隔で形成されているた
め、サージ電圧による不純物拡散層1aの空乏層が接地電
位あるいは電源電位に接続された不純物拡散層1bに達
し、すなわちパンチスルーを起こし、不純物拡散層1aと
1bが短絡状態になる。このとき入力ボンディングパッド
5aに接続されている不純物拡散層抵抗体1cはフィールド
酸化膜12によって不純物拡散層1aおよび1bから分離して
配置されているので、不純物拡散層抵抗体1cと不純物拡
散層1aまたは1bとの間にNPNバイポーラ伝導は生じな
い。さらに、不純物拡散層抵抗体1cの抵抗値Ｒおよびそ
の浮遊容量CRによる時定数τＲ＝CR・Ｒに比べ、不純物
拡散層1aから1bへパンチスルーする応答時間を短くして
あるので（不純物拡散層1a,1bの間隔を40μｍにしてあ
る）、入力ボンディングパッド5aに印加されたサージ電
圧による電流は、先ず不純物拡散層1aから1bへパンチス
ルーする。そのため、不純物拡散層抵抗体1cにかかる電
圧がパンチスルー電圧まで引下げられ、さらに前記時定
数τＲ＝CR・Ｒで抵抗体1cの電圧の立上りが抑制される
ことにより、ピーク電圧が低下し、内部回路の入力ゲー
トが保護されている。
と、入力ボンディングパッド5aに接続された不純物拡散
層1aと接地電位あるいは電源電位に保たれた不純物拡散
層1bが前記のように極めて狭い間隔で形成されているた
め、サージ電圧による不純物拡散層1aの空乏層が接地電
位あるいは電源電位に接続された不純物拡散層1bに達
し、すなわちパンチスルーを起こし、不純物拡散層1aと
1bが短絡状態になる。このとき入力ボンディングパッド
5aに接続されている不純物拡散層抵抗体1cはフィールド
酸化膜12によって不純物拡散層1aおよび1bから分離して
配置されているので、不純物拡散層抵抗体1cと不純物拡
散層1aまたは1bとの間にNPNバイポーラ伝導は生じな
い。さらに、不純物拡散層抵抗体1cの抵抗値Ｒおよびそ
の浮遊容量CRによる時定数τＲ＝CR・Ｒに比べ、不純物
拡散層1aから1bへパンチスルーする応答時間を短くして
あるので（不純物拡散層1a,1bの間隔を40μｍにしてあ
る）、入力ボンディングパッド5aに印加されたサージ電
圧による電流は、先ず不純物拡散層1aから1bへパンチス
ルーする。そのため、不純物拡散層抵抗体1cにかかる電
圧がパンチスルー電圧まで引下げられ、さらに前記時定
数τＲ＝CR・Ｒで抵抗体1cの電圧の立上りが抑制される
ことにより、ピーク電圧が低下し、内部回路の入力ゲー
トが保護されている。
以上説明したように本発明は、半導体基板上に、該基板
と逆導電型の第1,第２の不純物拡散層を狭い間隔で形成
することにより、第１の不純物拡散層・半導体基板・第
２の不純物拡散層接合のパンチスルー効果によって、入
力端子に印加されたサージ電圧を、接地電位または電源
電位に引下げてサージ電圧の内部回路への影響を低下さ
せることができ、さらに、第1,第２の不純物拡散層を他
の回路から分離して形成することにより、他の回路との
位置関係について考慮することなしに入力保護回路のレ
イアウトを自由にすることができる効果がある。
と逆導電型の第1,第２の不純物拡散層を狭い間隔で形成
することにより、第１の不純物拡散層・半導体基板・第
２の不純物拡散層接合のパンチスルー効果によって、入
力端子に印加されたサージ電圧を、接地電位または電源
電位に引下げてサージ電圧の内部回路への影響を低下さ
せることができ、さらに、第1,第２の不純物拡散層を他
の回路から分離して形成することにより、他の回路との
位置関係について考慮することなしに入力保護回路のレ
イアウトを自由にすることができる効果がある。
第１図（Ａ）は本発明の半導体入力保護装置の一実施例
の平面図、第１図（Ｂ）は第１図（Ａ）のＸ−Ｙ断面
図、第２図（Ａ）は半導体入力保護回路の従来例の等価
回路図、第２図（Ｂ）は第２図（Ａ）の回路のマスクパ
ターンを示す図である。 1a,1b……不純物拡散層、 1c……不純物拡散層抵抗体、 2a,2b……多結晶シリコン、 3a,3b,3c,4a,4b……コンタクト、 5a……入力ボンディングパッド、 5b……金属配線層、 ６……スルーホール、 11……半導体基板、 12……フィールド酸化膜、 13……ゲート酸化膜、 14……層間絶縁膜、 15……カバー酸化膜。
の平面図、第１図（Ｂ）は第１図（Ａ）のＸ−Ｙ断面
図、第２図（Ａ）は半導体入力保護回路の従来例の等価
回路図、第２図（Ｂ）は第２図（Ａ）の回路のマスクパ
ターンを示す図である。 1a,1b……不純物拡散層、 1c……不純物拡散層抵抗体、 2a,2b……多結晶シリコン、 3a,3b,3c,4a,4b……コンタクト、 5a……入力ボンディングパッド、 5b……金属配線層、 ６……スルーホール、 11……半導体基板、 12……フィールド酸化膜、 13……ゲート酸化膜、 14……層間絶縁膜、 15……カバー酸化膜。
Claims (1)
- 【請求項１】半導体装置内部回路保護のために半導体装
置入力端子と半導体装置内部回路の間に形成された第１
の導電型の不純物拡散層抵抗体を有し、第２の導電型の
半導体基板上に形成された半導体入力保護装置におい
て、 前記入力端子に接続されている第１の導電型の第１の不
純物拡散層と、 前記第１の不純物拡散層に近接して平行に延在し、接地
端子または電源端子に接続されている第１の導電型の第
２の不純物拡散層とを設け、前記第１および第２の不純
物拡散層領域間の分離領域上には導電性電極層が存在し
ておらず、かつ前記第１および第２の不純物拡散層がい
ずれも前記抵抗体から分離された素子形成領域に形成さ
れており、さらに前記入力端子に印加されるサージ電圧
に対し、前記抵抗体が有する時定数よりも前記第１およ
び第２の不純物拡散層間がパンチスルーする応答時間が
短かく設定されていることを特徴とする半導体入力保護
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094424A JPH0793361B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094424A JPH0793361B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260161A JPS63260161A (ja) | 1988-10-27 |
| JPH0793361B2 true JPH0793361B2 (ja) | 1995-10-09 |
Family
ID=14109847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094424A Expired - Lifetime JPH0793361B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793361B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940009605B1 (ko) * | 1991-09-16 | 1994-10-15 | 삼성전자 주식회사 | 반도체 메모리의 정전방전 보호장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190359A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Protecting device for semiconductor |
| JPS61237472A (ja) * | 1985-04-15 | 1986-10-22 | Nec Corp | 半導体装置 |
-
1987
- 1987-04-17 JP JP62094424A patent/JPH0793361B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63260161A (ja) | 1988-10-27 |
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