JPH0785232B2

JPH0785232B2 - Ｄｍａ制御処理装置

Info

Publication number: JPH0785232B2
Application number: JP31317490A
Authority: JP
Inventors: 浩幸村; 誠二溜田
Original assignee: 株式会社ピーエフユー
Priority date: 1990-11-19
Filing date: 1990-11-19
Publication date: 1995-09-13
Anticipated expiration: 2010-09-13
Also published as: JPH04182852A

Description

【発明の詳細な説明】〔概要〕高速でのデータ転送を可能としたDMA制御処理装置を提
供することを目的とし， DMAインタフェイスが異なる場合におけるDMA制御処理装
置に関し，第１のDMAインタフェイスを採用するデータ処理装置
と，少なくとも第２のDMAインタフェイスを採用する拡
張部分とからなるデータ処理装置であって，前記第１のDMAインタフェイスのための所定の信号を送
出するDMA制御手段と，前記第１のDMAインタフェイスの
ための信号を前記第２のDMAインタフェイスのための信
号に変換する変換手段とを備え，前記DMA制御手段が転
送終了準備信号を送出するようにし，かつ前記変換手段
が第１のDMAインタフェイスと第２のDMAインタフェイス
との間の仲介を行うよう構成する。

〔産業上の利用分野〕

本発明は,DMA制御処理装置に関し，更に詳しくは,DMAイ
ンタフェイスが異なる場合におけるDMA制御処理装置に
関する。

主メモリと入出力装置との間におけるデータ転送の方式
の１つとして,DMA（Direct Memory Access）方式があ
る。DMA方式によれば，データ転送をプロセッサの介入
なしで行い得るので，プロセッサの負担を軽減できる。

〔従来の技術〕

DMA方式によってデータ転送を行う場合でも，通常のプ
ロセッサの介入するデータ転送と同様に，ハンドシェイ
ク等の同期のための制御が必要である。

このDMA制御方式（DMAインタフェイス）は，例えば，次
のようである。

今，入出力装置から主メモリへ，データをDMA転送する
とする。この場合，入出力装置がDMAコントローラ（DMA
C）に対してデータリクエスト信号DREQを送出する。こ
れに対して,DMACは，入出力装置へデータアクノリッジ
信号DACKを返す。これを受けて，入出力装置は，データ
バス上にデータを送出する。また,DMACは，最後の信号D
ACKに略同期して，転送終了信号TSTOPを入出力装置へ送
出する。

以上のDMAインタフェイス（第１インタフェイス）は，
信号DREQ,DACK及びTSTOPを所定のタイミングで送出する
ものである。なお，信号DACKは，この場合，信号DREQに
対する応答であると共に，データ転送を指示する信号で
もある。

また,DMA転送は，周知の如く，メモリと当該入出力装置
との間で，複数回に分けて行われる。

〔発明が解決しようとする課題〕

あるデータ処理装置が前述の第１インタフェイスを採用
している（サポートしている）とする。この装置に対し
て，第１インタフェイスとは異なるDMAインタフェイス
（第２インタフェイス）を採用する入出力装置を接続し
て，システムを拡張することが考えられる。第２インタ
フェイスは，例えば，信号DACKが信号DREQに対する応答
としてのみ用いられ，データ転送を指示する信号が別に
送出されるインタフェイスである。

この場合，当該装置と拡張入出力装置との間でDMA転送
を行うためには，第１インタフェイスを第２インタフェ
イスに変換する必要がある。

しかし，この変換後の第２インタフェイスにおける転送
終了信号TSTOPの送出のタイミングを確保するために，
データ転送を高速化できないという問題が生じる。即
ち，第１インタフェイスにおいて，転送終了信号TSTOP
は信号DACKの何番目のものと共に送出されてくるかが判
らない。一方，第２インタフェイスにおいて，転送終了
信号TSTOPは，他の信号に対して所定のタイミングで送
出しなければならない。このため，信号DACK毎，即ち，
データ転送毎に，転送終了信号TSTOPの送出のため，そ
の時間を確保しなければならない。従って，データ転送
の高速化が図れない。

本発明は，高速でのデータ転送を可能としたDMA制御処
理装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図であり，本発明によるデー
タ処理装置を示している。

第１図において,1はCPU,2はメモリ,3はDMAC,4（４−1,4
−２）は入出力装置,5は変換アダプタ,6及び７は入出力
装置,10は拡張前のデータ処理装置,20は拡張部分であ
る。

データ処理装置10は，拡張部分20が拡張，増設される前
のデータ処理装置であって，第１のDMA制御方式（DMAイ
ンタフェイス）if（１）を採用する。

従って,DMA制御手段であるDMAC3は,DMAインタフェイスi
f（１）のための所定の信号を，所定のタイミングで，
入出力装置４及び変換アダプタ５へ送出する。入出力装
置４は，インタフェイスif（１）を採用する。

拡張部分20は，データ処理装置10に対して，その機能を
拡張するために後に増設される部分であり，少なくとも
第２のDMA制御方式（DMAインタフェイス）if（２）を採
用する。

このために，変換手段である変換アダプタ５は，インタ
フェイスif（１）のための信号をインタフェイスif
（２）のための信号に変換する。

入出力装置６及び７は，各々，インタフェイスif（１）
及びif（２）を採用する。

〔作用〕

DMA転送を行う際に,DMAC3は，インタフェイスif（１）
のための信号を送出するが，このためにそのための手段
をもち，少なくとも転送終了信号送出手段をもってい
る。そしてこの時,DAMC3は，転送終了信号の他に転送終
了準備信号PRESTOPを送出するようにし，このための転
送終了準備信号送出手段をもっている。前者は最後のデ
ータ転送に対応して送出され，後者は当該転送終了信号
の送出の直前のデータ転送に対応して送出される。

変換アダプタ５は，自己に接続された入出力装置６でDM
A転送を行う際に，インタフェイスif（１）のための信
号をインタフェイスif（２）のための信号に変換して，
当該入出力装置６に送出するが，このためにそのための
信号変換手段をもち，少なくとも転送終了準備信号対応
手段をもつ。更に，転送に関与する入出力装置の種類を
判定する手段と,DMA制御手段が送出する第１のインタフ
ェイスのための所定の信号をスルーで転送する信号転送
手段をもつ。そして，変換アダプタ５は，転送終了準備
信号PRESTOPを受けて，転送終了信号の送出に先立つ所
定のタイミングで，転送終了信号（TSTOP（１）と表
す）に対応する信号（TSTOP（２）と表す）を送出す
る。即ち，信号TSTOP（２）は，最後のデータ転送に対
応して送出されるが，信号TSTOP（１）より早いタイミ
ングで送出される。これは，転送終了準備信号PRESTOP
により，次のデータ転送での全データについての転送終
了を予告することによって可能となる。

以上により，転送終了が予告されるので，データの転送
毎に，転送終了信号TSTOP（２）の送出のためのタイミ
ングを確保する必要がなくなる。従って，毎回のデータ
の転送を高速化することができ、DMA転送を高速化する
ことができる。

〔実施例〕

第１図について，更に説明する。

データ処理装置10は，その入出力制御方式の１つとして
DMA転送を採用する。従って，メモリ２と入出力装置４
−１及び４−２との間におけるデータ転送は,CPU（中央
処理装置）１の介在なしに,DMAC3によって実行される。
即ち,DMA転送のデータは，メモリ２と入出力装置との間
で，直接やりとりされる。

ここで，メモリ２は,CPU1の用いる主メモリである。DMA
C3は,CHC（チャンネルコントローラ）又はSPU（システ
ムプロセシングユニット）の如きものであってよい。入
出力装置４−１及び４−２は,DASDの如き比較的高速で
動作するもの及び印刷装置の如き比較的低速で動作する
ものを含む。

データ処理装置10は，インタフェイスif（１）を採用す
る。従って，前述の如く,DMAC3は，インタフェイスif
（１）のための信号Sig（１）を送出する。また，入出
力装置４−１及び４−２は，これに先立って所定の信号
を送出する。

第２図は，このインタフェイスif（１）を示す。

インタフェイスif（１）を構成する信号Sig（１）は，
信号DREQ（１）,DACK（１）及びTSTOP（１）からなる。
信号DREQ（１）は，データリクエスト信号であり，デー
タのDMA転送を要求する信号である。信号DREQ（１）
は，各入出力装置４−１及び４−２と１対１に対応し，
そのローレベルで転送を要求する。即ち，各入出力装置
４−１及び４−２は，自己に固有の信号DREQ（１）をDM
AC3に送出して,DMA転送を要求する。信号DACK（１）
は，データアクノリッジ信号であり，信号DREQ（１）を
受付けたことを示す応答信号であり，かつ，データ転送
を指示する信号である。信号DACK（１）も，各入出力装
置４−１及び４−２に１対１に対応し，そのハイレベル
で応答を示す。信号DACK（１）は，先に信号DREQ（１）
を送出した入出力装置４−１又は４−２に送られる。信
号TSTOP（１）は，転送終了信号であり，最後のデータ
転送であることを示す信号である。信号TSTOP（１）
は，信号DACK（１）の最後の信号，即ち，最後のデータ
転送に略同期して,DMAC3から入出力装置４−１又は４−
２へ送出される。

データバス上には，信号DACK（１）に従って，図示のタ
イミングで（信号DACK（１）に略同期して），データが
送出される。なお，メモリ２から入出力装置４−１又は
４−２への転送（ロード）の場合と，この逆（ストア）
の場合とでは，多少タイミングが異なる。

これに対して，拡張部分20においては，インタフェイス
if（１）の他に，少なくとも，これとは異なるインタフ
ェイスif（２）が採用される。即ち，拡張部分20は，イ
ンタフェイスif（１）を採用する入出力装置７の他に，
インタフェイスif（２）を採用する入出力装置６を備え
る。

第３図は，このインタフェイスif（２）を示す。

インタフェイスif（２）を構成する信号Sig（２）は，
信号DREQ（２）,DACK（２）,TSTART（２）及びTSTOP
（２）からなる。信号DREQ（２）は，信号DREQ（１）に
対応するこれと同様の信号である。信号DACK（２）は，
信号DACK（１）に対応するが，データ転送指示信号では
なく信号DREQ（２）に対する応答信号である。信号TSTA
RT（２）は，信号DACK（１）のデータ転送指示の役割を
果たす信号である。信号TSTART（２）は，ハイレベルで
各入出力装置（６）にデータ転送を指示する。従って，
データは，信号DACK（２）ではなく，信号TSTART（２）
に略同期して転送される。信号TSTOP（２）は，信号TST
OP（１）に対応するが，その送出タイミングがこれと異
なる。即ち，信号TSTOP（２）は，信号DACK（２）の後
縁でサンプリングされる。そこで，信号TSTOP（２）
は，信号TSTART（２）の最後の信号，即ち，最後のデー
タ転送よりも，早いタイミングで送出される。

データバス上には，信号TSTART（２）に従って，これに
略同期する図示のタイミングで，データが送出される。
なお，ロードとストアの場合の違いは，前述の第２図と
同様である。

このインタフェイスif（２）において，信号DREQ（２）
は，入出力装置６が送出し，他の信号は，本来，インタ
フェイスif（２）をサポートするDMACが送出するもので
ある。

拡張部分20の設定は，増設する入出力装置６及び７を，
（変換）アダプタ５を介して，拡張される側のDMAC3に
接続することにより行われる。インタフェイスif（２）
を採用する入出力装置６が存在するために，アダプタと
しては変換機能を有する変換アダプタ５が用いられる。

変換アダプタ５は，インタフェイスif（１）をインタフ
ェイスif（２）に変換する。具体的には，変換アダプタ
５は，入出力装置６との間でインタフェイスif（２）に
従ってその各信号の送受を行い，一方,DMAC3との間では
インタフェイスif（１）に従ってその各信号の送受を行
う。この信号の送受は，インタフェイスif（２）の信号
DREQ（２）をトリガとして開始される。

この変換において，転送終了準備信号PRESTOPが用いら
れる。信号PRESTOPが無ければ，インタフェイスif
（２）側は，第３図図示の如く高速でDMA転送を行うこ
とが不可能となる（詳細は後述する）。そして，この結
果，インタフェイスif（１）側も第２図図示の如く高速
でDMA転送を行うことはできなくなる。即ち，変換のた
めにDMA転送が遅れることになる。

変換アダプタ５は，メモリ２と入出力装置７との間でDM
A転送を行う場合,DMAC3を送出するインタフェイスif
（１）のための信号を，そのまま入出力装置７に供給す
る。また，入出力装置７の送出する信号DREQ（１）を，
そのままDMAC3に送る。即ち，この場合，変換アダプタ
５は，変換を行わず，各信号をスルーさせる。これに対
して，メモリ２と入出力装置６との間でDMA転送を行う
場合，変換アダプタ５は，インタフェイスif（１）のた
めの信号を変換して，インタフェイスif（２）のための
信号を入出力装置６に供給する。また入出力装置６の送
出する信号DREQ（２）を変換して信号DREQ（１）として
DMAC3に送る。以上の処理は，信号DREQ（１）及び
（２）が各入出力装置６及び７に１対１に対応している
ために可能となる。

このような拡張に備えて,DMAC3は，転送終了準備信号PR
ESTOPを所定のタイミングで送出する。この信号PRESTOP
は，この送出のために特別の時間を要するものではな
く，信号DACK（１）に略同期して送出されるので，この
送出のためにDMA転送が遅れることはない。

この信号PRESTOPは，インタフェイスif（１）において
は不要であるので，入出力装置４−１及び４−２には供
給されない。一方，変換アダプタ５に対しては，入出力
装置６の有無に拘わらず供給される。これにより，イン
タフェイスの相違によって拡張が制限されることがなく
なる。

第４図はインタフェイスの変換を示す図である。即ち，
例えば，メモリ２から入出力装置６へDMA転送によりデ
ータをロードする場合における，信号PRESTOPを用いた
インタフェイスif（１）からインタフェイスif（２）へ
の変換を示している。

なお，第５図に，対比のために，信号PRESTOPが無い場
合の変換を示している。

第４図において，入出力装置６が，変換アダプタ５に対
して，信号DREQ（２）を送出する。

これを受けて，変換アダプタ５は，入出力装置６に対し
て，インタフェイスif（２）の信号DACK（２）及びTSTA
RT（２）を送出する。即ち，変換アダプタ５は，インタ
フェイスif（２）をサポートするDMACの如き働きをす
る。なお，このインタフェイスif（２）は，結果とし
て，第３図図示のものと同様となる。一方，変換アダプ
タ５は,DMAC3に対して，信号DREQ（２）から形成した信
号DREQ（１）を送出する。

これを受けて,DMAC3は，変換アダプタ５に対して，イン
タフェイスif（１）の信号DACK（１）を送出する。な
お，このインタフェイスif（１）は，結果として，第２
図図示のものと同様となる。

以上により，メモリ２から信号DACK（１）に同期したメ
モリ制御によってデータがデータバス上に送出され，変
換アダプタ５を介して，信号TSTART（２）に同期して入
出力装置６にロードされる。

最後のデータ転送の直前のデータ転送又は対応する信号
DACK（１）に同期して,DMAC3が，信号PRESTOPを変換ア
ダプタ５に対して送出する。

最後のデータ転送のサイクルにおいて，変換アダプタ５
は，信号PRESTOPを受けたので,DMAC3からの信号TSTOP
（１）を待たずに，信号TSTOP（２）を入出力装置６に
送出する。この送出は，当該信号TSTOP（２）を信号DAC
K（２）の後縁でサンプリングできるタイミングに合せ
るようにして行われる。このタイミングは，予め知るこ
とができる。この結果，信号TSTOP（２）は，対応する
信号TSTOP（１）よりもt₃だけ早く送出される。

この後,DMAC3が信号TSTOP（１）を変換アダプタ５へ送
出する。この信号TSTOP（１）は，入出力装置６にとっ
ては不要であるが，入出力装置７のために必要となる。

ここで，比較のために，信号PRESTOPのない第５図につ
いて説明する。

最後のデータ転送のサイクルを見ると，信号TSTOP
（２）は，信号TSTOP（１）から形成するため，必ずこ
れより遅れ，先行することはできない。また，信号TSTO
P（２）は，信号DACK（２）の後縁でサンプリングされ
るので，この時点まで信号DACK（２）が送出されている
必要がある。信号DREQ（１）の送出期間は短縮できない
ので，信号DREQ（２）の送出期間が長くなってしまう。
即ち，インタフェイスif（２）において，第４図のt₁と
比べて，第５図のt₄が長くなる。これは，インタフェイ
スif（１）において，第４図のt₂と比べて，第５図のt₅
が長くなることと等しい。このように，第５図において
は，各データ転送毎の時間が長くなってしまう。即ち，
各データ転送毎に，信号TSTOP（２）送出のタイミング
の確保が必要なため，高速化できない。

一方，第４図においては，信号PRESTOPにより，次のデ
ータ転送に同期して信号TSTOP（１）が送出されること
を，予め知ることができる。従って，信号TSTOP（２）
は，信号TSTOP（１）に先行することが可能である。そ
こで，最後の信号DACK（２）の後縁に合せるべく，信号
TSTOP（２）を信号TSTOP（１）に無関係に送出する（結
果として，t₃だけ先行する）。以上によれば，信号TSTO
P（２）送出のタイミングは信号PRESTOP受信後のデータ
転送の際にのみ確保すればよい。更に，この送出は，信
号TSTOP（１）に先行できるので，信号DREQ（１）の送
出期間に重ねることができる。従って，t₁及びt₄を短縮
でき,DMA転送を高速化できる。

なお，この高速化は，特に，メモリ２から入出力装置６
へデータをロードする場合に有効である。

〔発明の効果〕

以上説明したように，本発明によれば,DMA制御処理にお
いて，最後のデータ転送の直前のデータ転送において転
送終了準備信号を送出することにより，異なるDMAイン
タフェイスを採用する入出力装置との間でも高速にDMA
転送を行うことができ，システムの拡張の際にDMAイン
タフェイスの相違による制約を考慮する必要を無くすこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理構成図，第２図はインタフェイスif（１）を示す図，第３図はインタフェイスif（２）を示す図，第４図はインタフェイスの変換を示す図，第５図は信号PRESTOPが無い場合の変換を示す図，１はCPU,2はメモリ,3はDMAC,4（４−1,4−２）は入出力
装置,5は変換アダプタ,6及び７は入出力装置,10は拡張
前のデータ処理装置,20は拡張部分である。

Claims

【特許請求の範囲】

【請求項１】第１のDMAインタフェイスを採用する拡張
前のデータ処理装置（10）と，少なくとも第２のDMAイ
ンタフェイスを採用する拡張部分（20）とからなるデー
タ処理装置であって，前記拡張前のデータ処理装置（10）に接続され，前記第
１のDMAインタフェイスのための所定の信号を送出するD
MA制御手段（３）と，前記拡張前のデータ処理装置（10）と前記拡張部分（2
0）との間に接続され，前記第１のDMAインタフェイスの
ための信号を前記第２のDMAインタフェイスのための信
号に変換する変換手段（５）とを備え，前記DMA制御手段（３）は，最後のデータ転送に対応し
て転送終了信号を発する転送終了信号送出手段と，当該
転送終了信号を送出する直前の回のデータ転送に対応し
て転送終了準備信号を送出する転送終了準備信号送出手
段とをそなえると共に，前記変換手段（５）は，当該転送終了準備信号を受けて
前記転送終了信号の受信を待つことなく所定のタイミン
グで前記第２のDMAインタフェイスにおける転送終了信
号を送出する転送終了準備信号対応手段をそなえたことを特徴とするDMA制御処理装置。
【請求項２】前記拡張部分（20）が，前記第１のDMAイ
ンタフェイスを採用する第１の入出力装置（７）と，前
記第２のDMAインタフェイスを採用する第２の入出力装
置（６）とを備え，前記変換手段（５）は，前記いずれのDMAインタフェイ
スに対応する入出力装置が関与する転送かを判定する手
段と，前記第１のDMAインタフェイスに対応する第１の
入出力装置（７）に対して前記DMA制御手段（３）の送
出する前記第１のDMAインタフェイスのための所定の信
号をそのまま供給する信号転送手段と，前記第２のDMA
インタフェイスに対応する第２の入出力装置（６）に対
して当該変換手段（５）の変換した前記第２のDMAイン
タフェイスのための信号を供給する信号変換手段とを有
することを特徴とする請求項（１）記載のDMA制御処理装
置。