JPH0782414B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0782414B2 JPH0782414B2 JP58090905A JP9090583A JPH0782414B2 JP H0782414 B2 JPH0782414 B2 JP H0782414B2 JP 58090905 A JP58090905 A JP 58090905A JP 9090583 A JP9090583 A JP 9090583A JP H0782414 B2 JPH0782414 B2 JP H0782414B2
- Authority
- JP
- Japan
- Prior art keywords
- key data
- keyboard
- clock
- cpu
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
- H04L5/24—Arrangements affording multiple use of the transmission path using time-division multiplexing with start-stop synchronous converters
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Information Transfer Systems (AREA)
- Input From Keyboards Or The Like (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 本発明はキーボードが接続された情報処理装置に関し、
とくにキーボードからCPU部へキーデータを入力する方
式に関する。
とくにキーボードからCPU部へキーデータを入力する方
式に関する。
従来、操作されたキーのキーデータをキーボードからCP
Uへ入力するところにはUSART ユニバーサル シンクロ
ナウス（Universal Synchronous）／アシンクロナウス
レシーバー（Asynchrous Receiver）／トランスミッ
タ（Transmitter）と呼ばれるキーデータ入力専用回路
が使用されていた。この回路はLSI化されているため高
価格であった。回路は第１図に示すブロック図のように
してCPU1とキーボード２との間のCPU1側に取り付けられ
ていた。動作としては、キーボード２から出力されるキ
ーデータがスタートビットデータを伴って信号線４を介
してUSART回路２にCPU1の動作とは非同期で転送され
る。USART回路２にはキーボード２から転送されるキー
データの速度（ボーレート）が予め設定されており、転
送されてきたデータのスタートビットを検出して、その
時点からボーレートに応じて内部のタイマーを動作さ
せ、そのタイマー出力をタイミング信号としてキーボー
ドデータを１ビットづつ入力していた。直列に転送され
るキーデータはUSART回路２内のレジスタに順次セット
され、その後CPU1に並列に送られる。従ってこのような
動作を実行するためのUSARTの回路構成は複雑で、さら
にハードウェアも多く必要とし価格高を招かざるを得な
かった。また、USART回路という特殊な回路をキーデー
タ入力部に置かなければならないため、TTLで設計され
ている汎用の安価な入力回路を使用することができない
という欠点があった。
Uへ入力するところにはUSART ユニバーサル シンクロ
ナウス（Universal Synchronous）／アシンクロナウス
レシーバー（Asynchrous Receiver）／トランスミッ
タ（Transmitter）と呼ばれるキーデータ入力専用回路
が使用されていた。この回路はLSI化されているため高
価格であった。回路は第１図に示すブロック図のように
してCPU1とキーボード２との間のCPU1側に取り付けられ
ていた。動作としては、キーボード２から出力されるキ
ーデータがスタートビットデータを伴って信号線４を介
してUSART回路２にCPU1の動作とは非同期で転送され
る。USART回路２にはキーボード２から転送されるキー
データの速度（ボーレート）が予め設定されており、転
送されてきたデータのスタートビットを検出して、その
時点からボーレートに応じて内部のタイマーを動作さ
せ、そのタイマー出力をタイミング信号としてキーボー
ドデータを１ビットづつ入力していた。直列に転送され
るキーデータはUSART回路２内のレジスタに順次セット
され、その後CPU1に並列に送られる。従ってこのような
動作を実行するためのUSARTの回路構成は複雑で、さら
にハードウェアも多く必要とし価格高を招かざるを得な
かった。また、USART回路という特殊な回路をキーデー
タ入力部に置かなければならないため、TTLで設計され
ている汎用の安価な入力回路を使用することができない
という欠点があった。
本発明の目的はUSARTの如き特殊な回路を設けることな
く、通常のTTL回路で構成できるキーデータ入力部をも
つ情報処理装置を提供することにある。
く、通常のTTL回路で構成できるキーデータ入力部をも
つ情報処理装置を提供することにある。
本発明の情報処理装置は、キーボードと、そのキーデー
タを処理するCPU部と、キーデータをCPU部へ転送する入
力制御部と、クロック発生回路と、このクロックをキー
ボードへ供給する手段とを含み、入力制御部はクロック
に応じてキーボードから転送されるキーデータをストア
する手段と、キーデータがストアされた後キーボードへ
のクロック供給を止め、かつCPU部へ割込みをかけ、割
込みに基いてCPU部がストアされたキーボードを受信し
た後、キーボードへのクロック供給を再開して次のキー
データを入力する制御手段とを含み構成されている。
タを処理するCPU部と、キーデータをCPU部へ転送する入
力制御部と、クロック発生回路と、このクロックをキー
ボードへ供給する手段とを含み、入力制御部はクロック
に応じてキーボードから転送されるキーデータをストア
する手段と、キーデータがストアされた後キーボードへ
のクロック供給を止め、かつCPU部へ割込みをかけ、割
込みに基いてCPU部がストアされたキーボードを受信し
た後、キーボードへのクロック供給を再開して次のキー
データを入力する制御手段とを含み構成されている。
本発明は受信側すなわち入力制御部側からキーデータ転
送時の同期用のクロックをキーボードへ供給するという
新規な制御方式をとり、キーデータの入力後クロックを
止めて、さらに割込みによってCPUへキーデータを渡す
ようにしているので、従来のUSARTで使用されるような
タイマーやこれを制御する回路は不要である。さらに入
力制御部からクロックを送ってこれに同期してキーデー
タを入力しているので、TTLの如き汎用のロジックで入
力回路を構成することができる。
送時の同期用のクロックをキーボードへ供給するという
新規な制御方式をとり、キーデータの入力後クロックを
止めて、さらに割込みによってCPUへキーデータを渡す
ようにしているので、従来のUSARTで使用されるような
タイマーやこれを制御する回路は不要である。さらに入
力制御部からクロックを送ってこれに同期してキーデー
タを入力しているので、TTLの如き汎用のロジックで入
力回路を構成することができる。
以下に図面を参照して本発明を詳細に説明する。
第２図は本発明の一実施例による情報処理装置の要部ブ
ロック図である。ここではキーボードからのキーデータ
を直列に転送し、それをCPUに並列に与える場合を例示
する。入力制御部12はシリアル−パラレル変換回路を含
み、CPU10とキーボード11との間に設けられる。実際は
入力制御部12はCPU10側の筐体の中に設けられる。入力
制御部12は信号線15を通してキーデータ１ビットづつ直
列に受けとる。キーボード11はキーデータ転送用のクロ
ックをクロック信号線17を通して受け、このクロックに
同期してキーデータを出力する。クロックがない時はデ
ータ出力をしない。クロックはクロック発生回路13で作
成され、ゲート回路14を経て、クロック信号線17に転送
される。キーデータを入力したシリアル−パラレル変換
回路はデータがそろった時点でCPU10に割込み信号18を
送るとともに、ゲート回路14を閉じてキーボード11への
クロック供給を禁止する。CPU10が割込みを受け付ける
とキーデータが並列にバス16を通してCPU10へ転送され
る。CPU10はキーデータを入力するとクロック供給開始
信号19をゲート回路14に送り、次のキーデータの入力を
許可する。
ロック図である。ここではキーボードからのキーデータ
を直列に転送し、それをCPUに並列に与える場合を例示
する。入力制御部12はシリアル−パラレル変換回路を含
み、CPU10とキーボード11との間に設けられる。実際は
入力制御部12はCPU10側の筐体の中に設けられる。入力
制御部12は信号線15を通してキーデータ１ビットづつ直
列に受けとる。キーボード11はキーデータ転送用のクロ
ックをクロック信号線17を通して受け、このクロックに
同期してキーデータを出力する。クロックがない時はデ
ータ出力をしない。クロックはクロック発生回路13で作
成され、ゲート回路14を経て、クロック信号線17に転送
される。キーデータを入力したシリアル−パラレル変換
回路はデータがそろった時点でCPU10に割込み信号18を
送るとともに、ゲート回路14を閉じてキーボード11への
クロック供給を禁止する。CPU10が割込みを受け付ける
とキーデータが並列にバス16を通してCPU10へ転送され
る。CPU10はキーデータを入力するとクロック供給開始
信号19をゲート回路14に送り、次のキーデータの入力を
許可する。
以上の動作のうち、キーボードと入力制御部との間のキ
ーデータの転送の様子を更に詳しく説明する。第３図は
キーボード30と入力制御内のシリアル−パラレル変換回
路31の結合状態を示すブロック図である。キーデータは
８ビット構成とし、その先頭に制御ビットを有し、全体
で９ビットとして転送される例を示す。すなわち、第４
図に示すように先頭に制御ビット41を有する８ビットの
キーデータ42が一対となり、第３図のクロック32に同期
してシリアル−パラレル変換回路31に１ビットづつ直列
に入力される。９個のクロックによって８ビットのキー
データが全て変換回路31にセットされた時、先頭の制御
ビット41は変換回路31からオーバーフローして出力され
る。このビットに基いてCPUへの割込み信号およびゲー
ト回路へのクロック禁止信号が出力される（第５図）。
CPUは割込みを受け付けると変換回路31から並列に出力
される８ビットデータを入力し、次のキーデータ入力の
ための入力許可信号（第５図）を発生して、ゲート回路
を開く。この結果、再度クロック32がキーボード30に供
給され次のキーデータの入力が再開される。キーボード
30の中にはマイクロプロセッサ33が設けられており、ク
ロック32に同期して直列にキーデータを出力する。また
このプロセッサはクロック禁止時、すなわちCPUがキー
データを入力している時にキーボード上で操作されたキ
ーのキーデータをバッファするメモリを有している。こ
れにより、キー操作とキーデータ転送とを円滑に実行す
ることができる。
ーデータの転送の様子を更に詳しく説明する。第３図は
キーボード30と入力制御内のシリアル−パラレル変換回
路31の結合状態を示すブロック図である。キーデータは
８ビット構成とし、その先頭に制御ビットを有し、全体
で９ビットとして転送される例を示す。すなわち、第４
図に示すように先頭に制御ビット41を有する８ビットの
キーデータ42が一対となり、第３図のクロック32に同期
してシリアル−パラレル変換回路31に１ビットづつ直列
に入力される。９個のクロックによって８ビットのキー
データが全て変換回路31にセットされた時、先頭の制御
ビット41は変換回路31からオーバーフローして出力され
る。このビットに基いてCPUへの割込み信号およびゲー
ト回路へのクロック禁止信号が出力される（第５図）。
CPUは割込みを受け付けると変換回路31から並列に出力
される８ビットデータを入力し、次のキーデータ入力の
ための入力許可信号（第５図）を発生して、ゲート回路
を開く。この結果、再度クロック32がキーボード30に供
給され次のキーデータの入力が再開される。キーボード
30の中にはマイクロプロセッサ33が設けられており、ク
ロック32に同期して直列にキーデータを出力する。また
このプロセッサはクロック禁止時、すなわちCPUがキー
データを入力している時にキーボード上で操作されたキ
ーのキーデータをバッファするメモリを有している。こ
れにより、キー操作とキーデータ転送とを円滑に実行す
ることができる。
以上にようにして、特殊なLSI回路を用いずにTTL機構の
入力回路でキーボードとCPUとのインターフェースがで
き、従来に比して大幅にコストを低減することができ
る。
入力回路でキーボードとCPUとのインターフェースがで
き、従来に比して大幅にコストを低減することができ
る。
第１図は従来のブロック図、第２図は本発明の一実施例
のブロック図、第３図は第２図の要部ブロック図、第４
図および第５図は第２図の装置のキーデータ転送タイミ
ング図である。 1,10……CPU,2,11,30……キーボード、３……USART、13
……クロック発生回路、14……ゲート回路、12……入力
制御部、31……シリアル−パラレル変換回路、33……キ
ーボードマイクロプロセッサ、41……制御ビット、42…
…キーデータビット。
のブロック図、第３図は第２図の要部ブロック図、第４
図および第５図は第２図の装置のキーデータ転送タイミ
ング図である。 1,10……CPU,2,11,30……キーボード、３……USART、13
……クロック発生回路、14……ゲート回路、12……入力
制御部、31……シリアル−パラレル変換回路、33……キ
ーボードマイクロプロセッサ、41……制御ビット、42…
…キーデータビット。
Claims (1)
- 【請求項１】キーデータを出力するキーボードと、 前記キーデータを入力してこれを処理するCPU部と、 前記キーデータの出力タイミングを示すクロックを前記
キーボードに与えるクロック供給手段と、 前記キーボードと前記CPU部との間に設けられ、前記ク
ロック供給手段からのクロックに基づいて前記キーボー
ドから出力されるキーデータを一時格納し、キーデータ
の一時格納終了時に前記CPU部へ割り込みを行うととも
に前記クロック供給手段にクロック供給を停止させる制
御信号を出力する制御部とを有し、 前記CPU部は前記制御部からの割り込みによりキーデー
タを受取り、その終了後に前記クロックの供給を再開さ
せる信号を生成し前記クロック供給手段に与える ことを特徴とする情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090905A JPH0782414B2 (ja) | 1983-05-24 | 1983-05-24 | 情報処理装置 |
| US06/613,287 US4633489A (en) | 1983-05-24 | 1984-05-24 | Interface unit inserted between a data transfer unit and a processor unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090905A JPH0782414B2 (ja) | 1983-05-24 | 1983-05-24 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59216232A JPS59216232A (ja) | 1984-12-06 |
| JPH0782414B2 true JPH0782414B2 (ja) | 1995-09-06 |
Family
ID=14011415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090905A Expired - Lifetime JPH0782414B2 (ja) | 1983-05-24 | 1983-05-24 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4633489A (ja) |
| JP (1) | JPH0782414B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1184933B (it) * | 1985-03-28 | 1987-10-28 | Olivetti & Co Spa | Circuito di integrazione per la trasmissione e la ricezione di dati |
| US4740891A (en) * | 1985-05-06 | 1988-04-26 | Tektronix, Inc. | Asynchronous state machine |
| US4718082A (en) * | 1985-09-18 | 1988-01-05 | Ark Electronics | Modem for effecting full duplex asynchronous/synchronous digital data communications over voice grade telephone link |
| US4805194A (en) * | 1985-10-17 | 1989-02-14 | Ampex Corporation | Serial data communication system |
| NL8800124A (nl) * | 1988-01-20 | 1989-08-16 | Philips Nv | Werkwijze voor asynchrone duplex-datakommunicatie tussen twee stations betreffende bepaalde via een gemeenschappelijk kommunikatiekanaal te effektueren diensten en station voor het uitvoeren van deze werkwijze. |
| JPH0546365Y2 (ja) * | 1988-03-31 | 1993-12-03 | ||
| JPH0786798B2 (ja) * | 1989-09-11 | 1995-09-20 | 株式会社日立製作所 | ワイヤレス情報伝達システム |
| US5208809A (en) * | 1990-06-14 | 1993-05-04 | At&T Bell Laboratories | Communication network node |
| US5235635A (en) * | 1990-09-27 | 1993-08-10 | Advanced Micro Devices, Inc. | Keypad monitor with keypad activity-based activation |
| JP2883483B2 (ja) * | 1991-12-16 | 1999-04-19 | シャープ株式会社 | データフロー型情報処理装置 |
| US5963609A (en) * | 1996-04-03 | 1999-10-05 | United Microelectronics Corp. | Apparatus and method for serial data communication between plurality of chips in a chip set |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5443429A (en) * | 1977-09-12 | 1979-04-06 | Toshiba Corp | Multiple series input process system |
| US4216389A (en) * | 1978-09-25 | 1980-08-05 | Motorola, Inc. | Bus driver/latch with second stage stack input |
| US4390969A (en) * | 1980-04-21 | 1983-06-28 | Burroughs Corporation | Asynchronous data transmission system with state variable memory and handshaking protocol circuits |
| US4450556A (en) * | 1980-10-17 | 1984-05-22 | Northern Telecom Limited | Digital signal subscriber loop and interface circuit |
| US4403111A (en) * | 1981-07-15 | 1983-09-06 | Icot Corporation | Apparatus for interconnecting data communication equipment and data terminal equipment |
| US4443884A (en) * | 1982-03-18 | 1984-04-17 | Protocol Computers, Inc. | Data line interface |
-
1983
- 1983-05-24 JP JP58090905A patent/JPH0782414B2/ja not_active Expired - Lifetime
-
1984
- 1984-05-24 US US06/613,287 patent/US4633489A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4633489A (en) | 1986-12-30 |
| JPS59216232A (ja) | 1984-12-06 |
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