JPH077936B2

JPH077936B2 - ｎビット多重分離変換回路

Info

Publication number: JPH077936B2
Application number: JP11292789A
Authority: JP
Inventors: 伸治松岡; 一夫相田; 清司中川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1989-05-02
Filing date: 1989-05-02
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: JPH02291737A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ｎビット多重化端局装置において、ｎビット
多重化およびｎビット分離化を行うｎビット多重分離変
換回路に関する。

なお、本明細書では、ｎビット分離化はｎビット多重化
の逆変換処理で装置構成も同様であり、ｎビット多重化
処理（ｎビット多重変換回路）についての説明により容
易に類推できるので、ｎビット分離化処理（ｎビット分
離変換回路）についての詳細な説明は省略する。

〔従来の技術〕

ディジタル信号の多重化方式における多重化単位には、
各チャネルの入力信号列を順次１ビットごとに多重化す
るビット単位多重、各チャネルの入力信号列を一定の符
号長（ｎビットで構成されるワード）ごとに多重化する
ワード単位多重（本明細書では、「ｎビット多重」とい
う。）、またフレームごとに多重化するフレーム単位多
重がある。

従来の入力Ｎ（Ｎはｎの整数倍）チャネルのｎビット多
重変換回路には、１段の並／直列変換処理により実現す
る構成と、複数段の並／直列変換処理により実現する構
成がある。

第10図は、１段の並／直列変換処理により実現する場合
の入力Ｎチャネルのｎビット多重変換回路を説明する図
である。

図において、入力チャネルch1〜chNの各入力信号は、チ
ャネルごとに〔1:n〕直／並列変換回路（ｎビットメモ
リ）101₁〜101_Nに入力され、ｎビット単位でそれぞれｎ
個の並列信号｛1-1〜1-n｝、｛2-1〜2-n｝、…、｛N-1
〜N-n｝に一旦変換される。各並列信号は、〔nN:1〕並
／直列変換回路103に入力され、順次ビット多重するこ
とによりｎビット多重化信号に変換される。

第11図は、複数段の並／直列変換処理により実現する場
合の入力Ｎチャネルのｎビット多重変換回路を説明する
図である。第11図（ａ）はその全体構成であり、第11図
（ｂ）はその最終段の構成および入出力される時系列デ
ータを示す。

図において、入力チャネルch1〜chNの各入力信号は、各
段のｎビット多重変換部111、112で所定のチャネル数ご
とに順次ｎビット多重化が行われ、最終段のｎビット多
重変換部113にはN/mチャネルにまとめられて入力され
る。

最終段のｎビット多重変換部113に入力されるチャネルc
h1′〜ch（N/m）′の時系列データは、それぞれ入力チ
ャネルch1〜chm、ch（ｍ＋１）〜ch2m、…、ch（N-m＋
１）〜chNをｎビット多重化したものであり、〔1:mn〕
直／並列変換回路115₁〜115_N/mにそれぞれ入力される。

各〔1:mn〕直／並列変換回路115₁〜115_N/mは、ｍ×ｎ個
の並列信号｛1-1〜m-n｝、｛（ｍ＋１）‐１〜（2m）‐
ｎ｝、…、｛（Ｎ−ｍ＋１）‐１〜N-n｝に一旦それぞ
れ変換する。各並列信号は、〔nN:1〕並／直列変換回路
117に入力され、順次ビット多重することによりｎビッ
ト多重化信号に変換される。

〔発明が解決しようとする課題〕

ところで、第10図および第11図に示した入力Ｎチャネル
のｎビット多重変換回路の構成では、いずれの場合にお
いても、最終的には〔nN:1〕並／直列変換回路103、117
が必要となっていた。

したがって、多重化ビット数ｎあるいは入力チャネル数
Ｎが大きくなると、並／直列変換回路の回路規模が大き
くなって高速動作が困難になることがあった。

また、並／直列変換処理を行う前に、直／並列変換回路
あるいはメモリを用いて時系列データを分解する必要が
あり、速度変換を行うための制御回路が複雑になってい
た。

さらに、入力チャネル数Ｎが変更された場合には、新た
な回路設計が必要になっており、柔軟性に乏しい面があ
った。

なお、以上のことは、ｎビット分解変換回路についても
同様であった。

本発明は、このような従来の問題点を解決するものであ
り、多重化ビット数ｎあるいは入力チャネル数Ｎが大き
くなった場合にも、高速動作が可能で柔軟性のあるｎビ
ット多重分解変換回路を提供することを目的としてす
る。

〔課題を解決するための手段〕

第１図は、本発明の原理構成を示すブロック図である。

ｎ（ｎは正の整数）チャネルの各入力信号をｎビットご
とに多重化するｎビット多重変換回路（第１図（ａ））
において、ｎチャネルの各入力信号のｉ番目（ｉ≦ｎ）
の各ビットをｉ番目のチャネルの出力信号とするタイム
スロット入れ換えをｎビット単位で行い、新たなｎチャ
ネルの信号系列に変換するタイムスロット変換回路と、
この新たなｎチャネルの信号を入力し、ｎ対１の多重化
を行う多重化部とを備えて構成される。

Ｎ（Ｎはｎの整数倍）チャネルの入力信号をｎビットご
とに多重化するｎビット多重変換回路（第１図（ｂ））
において、前記タイムスロット変換回路とをN/n個有
し、各タイムスロット変換回路ごとに所定のチャネル対
応をとり、それぞれのタイムスロット入れ換えをｎビッ
ト単位で行い、新たなＮチャネルの信号系列に変換する
タイムスロット変換部と、この新たなＮチャネルの信号
を入力し、Ｎ対１の多重化を行う多重化部とを備えて構
成される。

Ｎ（Ｎはｎの整数倍）チャネルの入力信号をｎビットご
とに分離化するｎビット分離変換回路において、１対Ｎ
の分離化を行う分離化部と、前記タイムスロット変換回
路をN/n個有し、入出力を入れ換えることにより逆変換
を行い、もとのＮチャネルの信号系列に変換するタイム
スロット変換部とを備えて構成される。

〔作用〕

本発明は、タイムスロット変換回路で、ｎチャネルの各
入力信号のｉ番目の各ビットをｉ番目のチャネルの出力
信号と有するタイムスロット入れ換えをｎビット単位で
行うことにより、ビット多重を行う多重化部では、直／
並列変換による入力信号の分解処理が不要となるので、
N:1以下の並／直列変換回路だけで構成することができ
る。

したがって多重化ビット数ｎあるいは入力チャネル数Ｎ
が大きくなった場合でも、変換処理速度は多重化部の速
度のみに依存するので高速化が容易であり、制御回路の
構成も簡単化することができる。

また、入力チャネル数Ｎが増加した場合には、所定のチ
ャネル対応をとったタイムスロット変換回路を追加する
だけで、容易にｎビット多重変換回路を構成することが
できる。さらに、多重化部の構成を変更した場合でも、
チャネル対応を変更するだけで対応をとることができ
る。

また、ｎビット分離変換回路は、ｎビット多重変換回路
に用いられたのと同一構成のタイムスロット変換回路を
用い、その入出力を入れ換えて逆変換させることによ
り、ビット分離を行う分離換部では、1:N以下の直／並
列変換回路だけで構成することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

本実施例では、まず４ビット多重変換回路（入力４チャ
ネル、８チャネル、16チャネル）により本発明の基本的
構成および機能について説明し、続いて８ビット多重変
換回路（入力８チャネル、64チャネル）を用いてその具
体的構成例について説明する。

第２図は、入力４チャネルの４ビット多重変換回路を説
明する図である。第２図（ａ）はその全体構成であり、
第２図（ｂ）はタイムスロット変換回路に入出力される
時系列データを示し、第２図（ｃ）は４ビット多重化信
号の時系列データを示す。

図において、タイムスロット変換回路21の入力端子in
1、in2、in3、in4とし、出力端子をout1、out2、out3、
out4とする。入力端子in1には、入力チャネルch1（時系
列データ1-1、1-2、1-3、1-4）を接続し、以下同様にin
2にはch2（2-1、2-2、2-3、2-4）、in3にはch3（3-1、3
-2、3-3、3-4）、in4にはch4（4-1、4-2、4-3、4-4）を
接続する。

タイムスロット変換回路21は、４ビットのタイムスロッ
ト変換（行と列を入れ換え）を行い、出力端子out1から
各入力チャネルの１ビット目の時系列データ1-1、2-1、
3-1、4-1を出力する。以下同様に、出力端子out2から各
２ビット目の時系列データ1-2、2-2、3-2、4-2、出力端
子out3から各３ビット目の時系列データ、1-3、2-3、3-
3、4-3、出力端子out4から各ビット目の時系列データ1-
4、2-4、3-4、4-4を出力し、それぞれチャネルch1′、c
h2′、ch3′、ch4′に対応させる。

多重化部は、本実施例では１段の〔4:1〕並／直列変換
回路により実現される。

〔4:1〕並／直列変換回路23は、このチャネルch1′、ch
2′、ch3′、ch4′の時系列データを入力し、4:1の並／
直列変換処理を行うことにより、第２図（ｃ）に示す時
系列データ（４ビット多重化信号）に変換することがで
きる。

このように、タイムスロット変換回路21を用いることに
より、従来技術で説明した各チャネルごとの〔1:4〕直
／並列変換回路および〔16:1〕並／直列変換回路が、
〔4:1〕並／直列変換回路23に置き換え可能になる。

また、このタイムスロット変換回路21は、その入力と出
力とを入れ換えることにより逆変換が可能であるので、
４ビット分離変換回路のタイムスロット変換回路として
用いることができる。

第３図は、入力８チャネルの４ビット多重変換回路を説
明する図である。第３図（ａ）はその全体構成であり、
第３図（ｂ）はタイムスロット変換部の構成および入出
力される時系列データを示し、第３図（ｃ）は４ビット
多重化信号の時系列データを示す。

図において、本実施例のタイムスロット変換部31は、第
２図（ｂ）に示したタイムスロット変換回路21を基本モ
ジュールとし、それを２個（モジュール＃１、モジュー
ル＃２）用いた構成であり、第１表に示す各モジュール
の入力端子in1〜in4と入力チャネルch1〜ch8との対応関
係、および各モジュールの出力端子out1〜out4とタイム
スロット変換後のチャネルch1′〜ch8′との対応関係に
基づいて接続される。

タイムスロット変換部31をこのような構成にすることに
より、各チャネルch1′〜ch8′には第３図（ｂ）に示す
時系列データを出力することができる。

多重化部は、本実施例では１段の〔8:1〕並／直列変換
回路により実現される。

〔8:1〕並／直列変換回路33は、このチャネルch1′〜ch
8′の時系列データを入力し、8:1の並／直列変換処理を
行うことにより、第３図（ｃ）に示す時系列データ（４
ビット多重化信号）を出力することができる。

第４図は、入力16チャネルの４ビット多重変換回路を説
明する図である。第４図（ａ）はその全体構成であり、
第４図（ｂ）はタイムスロット変換部の構成および入出
力される時系列データを示し、第４図（ｃ）は４ビット
多重化信号の時系列データを示す。

図において、本実施例のタイムスロット変換部41は、第
２図（ｂ）に示したタイムスロット変換回路21を基本モ
ジュールとし、それを４個（モジュール＃１〜＃４）用
いた構成であり、第２表に示す各モジュールの入力端子
in1〜in4と入力チャネルch1〜ch16との対応関係、およ
び各モジュールの出力端子out1〜out4とタイムスロット
変換後のチャネルch1′〜ch16′との対応関係に基づい
て接続される。

タイムスロット変換部41をこのような構成にすることに
より、各チャネルch1′〜ch16′には第４図（ｂ）に示
す時系列データを出力することができる。

多重化部は、本実施例では１段の〔16:1〕並／直列変換
回路により実現される。

〔16:1〕並／直列変換回路43は、このチャネルch1′〜c
h16′の時系列データを入力し、16:1の並／直列変換処
理を行うことにより、第４図（ｃ）に示す時系列データ
（４ビット多重化信号）を出力することができる。

第３図および第４図に示すように、多重化チャネル数が
増加した場合には、タイムスロット変換回路（基本モジ
ュール）21を追加し、入出力端子の最適化を行うことに
より容易に対応することができるので、新たな回路設計
は不要である。

なお、４ビット分離変換回路においても同様である。

また、各並／直列変換回路（23,33,43）により構成され
る多重化部を多段構成（例えば、〔16:1〕並／直列変換
回路を〔4:1〕並／直列変換回路を５個２段で実現）す
る場合においても対応が容易である。

第５図は、入力８チャネルの４ビット多重変換回路の他
の構成例を説明する図である。ここでは、〔8:1〕並／
直列変換回路（第３図、33）により構成される多重化部
を７個の〔2:1〕並／直列変換回路を３段構成により実
現する例を示す。

第５図（ａ）はその全体構成であり、第５図（ｂ）はタ
イムスロット変換部の構成および入出力される時系列デ
ータを示す。

図において、本実施例のタイムスロット変換部51は、第
３図（ｂ）に示したタイムスロット変換部31と同様の構
成であるが、第３表に示す各モジュールの入力端子in1
〜in4と入力チャネルch1〜ch8との対応関係、および各
モジュールの出力端子out1〜out4とタイムスロット変換
後のチャネルch1′〜ch8′との対応関係に基づいて接続
される。

タイムスロット変換部51をこのような構成にすることに
より、各チャネルch1′〜ch8′には第５図（ｂ）に示す
時系列データを出力することができる。

各段の〔2:1〕並／直列変換回路53₁〜53₇は、このチャ
ネルch1′〜ch8′の時系列データを入力し、各2:1の並
／直列変換処理を行うことにより、第３図（ｃ）に示す
時系列データ（４ビット多重化信号）を出力することが
できる。

このように、多重化部の構成を変更した場合でも、タイ
ムスロット変換部51の各基本モジュールの出力端子と各
チャネルch1′〜ch8′の接続を最適化することにより対
応をとることができる。また、４ビット分離変換回路に
おいても同様である。

一般に、ｎビット多重変換回路のタイムスロット変換部
は、入力チャネル数Ｎ（Ｎはｎの整数倍）に応じて、ｎ
ビット多重化に対応するタイムスロット変換回路（基本
モジュール）をN/n個備え、その入出力端子の接続を最
適化することにより、容易に実現することができる。

また、多重化部は、従来構成では直／並列変換回路およ
び〔nN:1〕並／直列変換回路が必要であったが、本発明
構成では、最大でも〔N:1〕並／直列変換回路があれが
十分である。

さらに、第５図に示したように、高速動作が可能な〔2:
1〕並／直列変換回路を所定の段数重ねることにより、
同様の機能を持たせることも可能である。

以下、８ビット（１バイト）多重変換回路におけるタイ
ムスロット変換回路（基本モジュール）について詳細に
説明する。

第６図は、入力８チャネルの８ビット多重変換回路を説
明する図である。第６図（ａ）はその全体構成であり、
第６図（ｂ）はタイムスロット変換回路に入出力される
時系列データを示し、第６図（ｃ）は８ビット多重化信
号の時系列データを示す。

ここに示すタイムスロット変換回路61は、８ビット多重
変換回路の基本モジュールであり、その機能は、第２図
に示した入力４チャネルの４ビット多重変換回路のタイ
ムスロット変換回路21と同様に説明される。

タイムスロット変換回路61の各出力端子から出力される
各チャネルch1′〜ch8′の時系列データ（第６図
（ｂ））は、〔8:1〕並／直列変換回路63で8:1の並／直
列変換処理を行うことにより、第６図（ｃ）に示す時系
列データ（８ビット多重化信号）に変換することができ
る。

第７図は、８ビット多重化に対応するタイムスロット変
換回路61の一実施例構成を示すブロック図である。

図において、入力チャネルch1の時系列データは、８分
岐されてそれぞれＤフリップフロップ71₁₁〜71₁₈に入力
される。入力チャネルch2〜ch8の時系列データは、それ
ぞれ１ビット〜７ビットの遅延を与える遅延回路73₂〜7
3₈を介して、それぞれ８分岐されてＤフリップフロップ
71₂₁〜71₂₈、…71₈₁〜71₈₈に入力される。

各チャネル対応のＤフリップフロップ群のそれぞれ第一
のＤフリップフロップ71₁₁、71₂₁、…、71₈₁の出力は、
論理和回路75₁に入力される。また、各第二のＤフリッ
プフロップ71₁₂、71₂₂、…71₈₂の出力は論理和回路75₂
に入力され、以下同様に各第八のＤフリップフロップ71
₁₈、71₂₈、…71₈₈の出力は論理和回路75₈に入力され
る。

各論理和回路75₁〜75₇の出力データは、それぞれ７ビッ
ト〜１ビットの遅延を与える遅延回路77₁〜77₇を介し
て、それぞれチャネルch1′〜ch7′に出力される。論理
和回路75₈の出力データはチャネルch8′に出力される。

制御信号発生回路79は、基準クロックclkの入力に応じ
て順次シフトした制御信号（クロック）〜を出力す
る。

制御信号は、Ｄフリップフロップ71₁₁、71₂₈、…71₈₂
のクロック端子Ｃおよび一つ前のクロックでデータをラ
ッチするＤフリップフロップ71₁₈、71₂₇、…71₈₁のリセ
ット端子Ｒに入力される。

制御信号は、Ｄフリップフロップ71₁₂、71₂₁、…71₈₃
のクロック端子Ｃおよび制御信号でデータをラッチす
るＤフリップフロップ71₁₁、71₂₈、…71₈₂のリセット端
子Ｒに入力される。

以下同様に、制御信号は、Ｄフリップフロップ71₁₈、
71₂₇、…71₈₁のクロック端子Ｃおよび制御信号でデー
タをラッチするＤフリップフロップ71₁₇、71₂₆、…71₈₈
のリセット端子Ｒに接続される。

ここで、第７図および第８図を用いて、８ビット多重変
換回路に用いられるタイムスロット変換回路61の動作に
ついて説明する。

各入力チャネルch1〜ch8の時系列データ（第８図
（ａ））は、遅延回路73₂〜73₈介して、それぞれ０〜７
ビットの遅延が与えられる（第８図（ｂ））。

制御信号は、Ｄフリップフロップ71₁₁、71₂₈、…71₈₂
に各時系列データをラッチさせることにより、論理和回
路75₁には入力チャネルch1の時系列データ1-1が出力さ
れる。以下同様に、制御信号は、Ｄフリップフロップ
71₁₈、71₂₇、…71₈₁に各時系列データをラッチさせるこ
とにより、論理和回路75₁には時系列データ8-1が出力さ
れ、論理和回路75₂には時系列データ7-2が出力され、同
様にして論理和回路75₈には時系列データ1-8が出力され
る。

すなわち、各入力チャネルch1〜ch8の時系列データの１
ビット目（1-1、2-1、…、8-1）は、論理和回路75₁から
順次出力される。以下同様に、各入力チャネルch1〜ch8
の時系列データのｋビット目（1-k、2-k、…、8-k）
は、論理和回路75kからＫ−１ビット遅れて順次出力さ
れる（第８図（ｃ））。

各論理和回路75₁〜75₈から出力される時系列データ（第
８図（ｃ）は、各遅延回路77₁〜77₇を介して、それぞれ
７〜０ビットの遅延が与えられることにより位相が合わ
せられ、タイムスロット変換された時系列データ（ch
1′〜ch8′）として完成させることができる（第８図
（ｄ））。

なお、本発明のｎビット多重分離変換回路に必要なタイ
ムスロット変換回路（基本モジュール）は、以上説明し
た構成により実現することができるが、第７図に示した
回路構成および第８図に示した変換手順に限定されるも
のではない。

最後に、入力64チャネルの８ビット多重変換回路および
８ビット分離変換回路について、その概略構成図を第９
図に示す。

第９図において、８ビット多重変換回路のタイムスロッ
ト変換部91には、第６図（ｂ）、第７図で示したタイム
スロット変換回路61を基本モジュールとして、それを８
個（モジュール＃１〜＃８）用いた構成である。また、
その多重化部93は、９個の〔8:1〕並／直列変換回路93₁
〜93₉を２段構成する。

したがって、タイムスロット変換部91は、第４表に示す
各モジュールの入力端子in1〜in8と入力チャネルch1〜c
h64との対応関係、および各モジュールの出力端子out1
〜out8とタイムスロット変換後のチャネルch1′〜ch6
4′との対応関係に基づいて接続することにより、入力6
4チャネルの８ビットの多重変換を行うことができる。

また、８ビット分離変換回路の分離化部95は、９個の
〔1:8〕直／並列変換回路95₁〜95₉を２段構成し、タイ
ムスロット変換部91と同様のタイムスロット変換部97を
構成することにより、同様に８ビット分離変換回路を実
現することができる。

〔発明の効果〕

上述したように、本発明によれば、タイムスロット変換
回路を設けることにより、多重化ビット数あるいは入力
チャネル数が大きく変更になった場合にも、多重化部の
速度に応じて高速動作させることができる。

また、各部を制御する制御回路の構成も簡単にすること
ができる。

さらに、入力チャネル数あるいは多重化部（分離化部）
の段数を変更した場合には、多重化ビット数に対応する
タイムスロット変換回路（基本モジュール）を追加し、
またそ入出力端子とチャネルとを最適化することによ
り、容易にかつ柔軟に対応させることができる。

【図面の簡単な説明】

第１図…本発明の原理構成を示すブロック図。第２図…入力４チャネルの４ビット多重変換回路を説明
する図。第３図…入力８チャネルの４ビット多重変換回路を説明
する図。第４図…入力16チャネルの４ビット多重変換回路を説明
する図。第５図…入力８チャネルの４ビット多重変換回路の他の
構成例を説明する図。第６図…入力８チャネルの８ビット多重変換回路を説明
する図。第７図…８ビット多重化に対応するタイムスロット変換
回路の一実施例構成を示すブロック図。第８図…タイムスロット変換回路の動作を説明する図。第９図…入力64チャネルの８ビット多重変換回路の構成
例を示すブロック図。第10図…１段の並／直列変換回路により実現される場合
の入力Ｎチャネルのｎビット多重変換回路を説明する
図。第11図…複数段の並／直列変換回路により実現される場
合の入力Ｎチャネルのｎビット多重変換回路を説明する
図。 21……タイムスロット変換回路 31、41、51、61……タイムスロット変換部 23……〔4:1〕並／直列変換回路（多重化部） 33、43、53、63、……〔8:1〕並／直列変換回路（多重
化部） 71……Ｄフリップフロップ 73……遅延回路 75……論理和回路 77……遅延回路 91、97……タイムスロット変換回路 93……多重化部 95……分離化部 101……〔1:n〕直／並列変換回路 103……〔nN:1〕並／直列変換回路 111、112、113……ｎビット多重変換部 115……〔1:mn〕直／並列変換回路 117……〔nN:1〕並／直列変換回路

Claims

【特許請求の範囲】

【請求項１】ｎ（ｎは正の整数）チャネルの各入力信号
をｎビットごとに多重化するｎビット多重変換回路にお
いて、ｎチャネルの各入力信号のｉ番目（ｉ≦ｎ）の各ビット
をｉ番目のチャネルの出力信号とするタイムスロット入
れ換えをｎビット単位で行い、新たなｎチャネルの信号
系列に変換するタイムスロット変換回路と、この新たなｎチャネルの信号を入力し、ｎ対１の多重化
を行う多重化部とを備えたことを特徴とするｎビット多重変換回路。
【請求項２】Ｎ（Ｎはｎの整数倍）チャネルの入力信号
をｎビットごとに多重化するｎビット多重変換回路にお
いて、特許請求の範囲第（１）項に記載のタイムスロット変換
回路をN/n個有し、各タイムスロット変換回路ごとに所
定のチャネル対応をとり、それぞれのタイムスロット入
れ換えをｎビット単位で行い、新たなＮチャネルの信号
系列に変換するタイムスロット変換部と、この新たなＮチャネルの信号を入力し、Ｎ対１の多重化
を行う多重化部とを備えたことを特徴とするｎビット多重変換回路。
【請求項３】Ｎ（Ｎはｎの整数倍）チャネルの入力信号
をｎビットごとに分離化するｎビット分離変換回路にお
いて、１対Ｎの分離化を行う分離化部と、特許請求の範囲第（１）項に記載のタイムスロット変換
回路をN/n個有し、入出力を入れ換えることによりその
逆変換を行い、もとのＮチャネルの信号系列に変換する
タイムスロット変換部とを備えたことを特徴とするｎビット分離変換回路。