JPH0773202B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0773202B2 JPH0773202B2 JP1342766A JP34276689A JPH0773202B2 JP H0773202 B2 JPH0773202 B2 JP H0773202B2 JP 1342766 A JP1342766 A JP 1342766A JP 34276689 A JP34276689 A JP 34276689A JP H0773202 B2 JPH0773202 B2 JP H0773202B2
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000003990 capacitor Substances 0.000 claims description 73
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/10—Auxiliary devices for switching or interrupting
- H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
Landscapes
- Electronic Switches (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路に関し、特にマイクロ波な
どの高周波用半導体集積回路に関するものである。
どの高周波用半導体集積回路に関するものである。
第４図は例えば従来の半導体集積回路を示す図であり、
図において、Q1は電界効果トランジスタ（以下、FETと
称す）、T1、T2は前記FETQ1のソース、ドレインにそれ
ぞれ接続されたマイクロ波線路、C5、C6はそれぞれ前記
マイクロ波線路T1、T2に接続されたキャパシタ、R1は前
記FETQ1のゲートに接続された抵抗器、C8は前記抵抗器R
1に接続されたキャパシタ、T3は前記マイクロ波線路T1
とキャパシタC5に接続された1/4波長線路、C7は前記マ
イクロ波線路T3に接続されたキャパシタである。
図において、Q1は電界効果トランジスタ（以下、FETと
称す）、T1、T2は前記FETQ1のソース、ドレインにそれ
ぞれ接続されたマイクロ波線路、C5、C6はそれぞれ前記
マイクロ波線路T1、T2に接続されたキャパシタ、R1は前
記FETQ1のゲートに接続された抵抗器、C8は前記抵抗器R
1に接続されたキャパシタ、T3は前記マイクロ波線路T1
とキャパシタC5に接続された1/4波長線路、C7は前記マ
イクロ波線路T3に接続されたキャパシタである。
次に動作について説明する。抵抗器R1とキャパシタC8の
接続点から取り出されたドライブ信号入力端子S3はFETQ
1のスイッチングを行なうために用いられる。また、1/4
波長線路T3とキャパシタC7はFETQ1のソース電圧バイア
ス用回路であり、FETQ1のソース電圧バイアスは1/4波長
線路T3とキャパシタC7の接続点から取り出された電源バ
イアス端子V3より印加される。高周波信号はRinより入
力されRoutより出力される。S3がHighになったときFETQ
1はON状態になり、Rinより入力された高周波信号はRout
へ出力される。S3がLowになったときはFETQ1はOFF状態
となりRinより入力された高周波信号はRoutへ出力され
ない。
接続点から取り出されたドライブ信号入力端子S3はFETQ
1のスイッチングを行なうために用いられる。また、1/4
波長線路T3とキャパシタC7はFETQ1のソース電圧バイア
ス用回路であり、FETQ1のソース電圧バイアスは1/4波長
線路T3とキャパシタC7の接続点から取り出された電源バ
イアス端子V3より印加される。高周波信号はRinより入
力されRoutより出力される。S3がHighになったときFETQ
1はON状態になり、Rinより入力された高周波信号はRout
へ出力される。S3がLowになったときはFETQ1はOFF状態
となりRinより入力された高周波信号はRoutへ出力され
ない。
抵抗器R1は一般にマイクロ波線路T1、T2の線路インピー
ダンスより十分高く設定され、FETQ1がON状態のとき、
高周波信号がFETQ1のゲート・ソース間容量CgsによりFE
TQ1のゲート側に漏れるのを防いでいる。また、FETQ1の
相互コンダクタンスGmが非常に高い場合は発振防止の役
割も果たしている。さらに、FETQ1のゲートが静電破壊
するのを防ぐ役目も果たしている。
ダンスより十分高く設定され、FETQ1がON状態のとき、
高周波信号がFETQ1のゲート・ソース間容量CgsによりFE
TQ1のゲート側に漏れるのを防いでいる。また、FETQ1の
相互コンダクタンスGmが非常に高い場合は発振防止の役
割も果たしている。さらに、FETQ1のゲートが静電破壊
するのを防ぐ役目も果たしている。
キャパシタC8は抵抗器R1と共にRCローパスフィルタ回路
を形成しており、キャパシタC8の容量値は高周波信号が
入力端子S3から漏れないように高周波信号に対しては十
分低いインピーダンスとなる大きな容量値に設定されて
いる。なお、第４図の例は抵抗器R1が用いられている
が、これはR1の代わりにインダクタ、または、1/4波長
線路が用いられることもある。
を形成しており、キャパシタC8の容量値は高周波信号が
入力端子S3から漏れないように高周波信号に対しては十
分低いインピーダンスとなる大きな容量値に設定されて
いる。なお、第４図の例は抵抗器R1が用いられている
が、これはR1の代わりにインダクタ、または、1/4波長
線路が用いられることもある。
従来の半導体集積回路は以上のように構成されているの
で、ドライブ信号入力端子S3の電位を制御し、キャパシ
タC8をドライブし、FETQ1のゲートをドライブするため
には、TTL回路等の非常に大きなドライブ回路を必要と
し、消費電力が大きく、しかもキャパシタの充放電が必
要なことからFETQ1のスイッチング速度が遅いなどの問
題点があった。
で、ドライブ信号入力端子S3の電位を制御し、キャパシ
タC8をドライブし、FETQ1のゲートをドライブするため
には、TTL回路等の非常に大きなドライブ回路を必要と
し、消費電力が大きく、しかもキャパシタの充放電が必
要なことからFETQ1のスイッチング速度が遅いなどの問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、キャパシタC8の充放電をなくすことによっ
て、消費電力を低減し、かつ、FETQ1のゲートを高速に
ドライブできる半導体集積回路を得ることを目的とす
る。また、さらにはゲートドライブに必要な信号の１つ
を内部で発生させることによりゲートドライブに必要な
信号を簡単に得ることができる半導体集積回路を提供す
ることを目的とする。
たもので、キャパシタC8の充放電をなくすことによっ
て、消費電力を低減し、かつ、FETQ1のゲートを高速に
ドライブできる半導体集積回路を得ることを目的とす
る。また、さらにはゲートドライブに必要な信号の１つ
を内部で発生させることによりゲートドライブに必要な
信号を簡単に得ることができる半導体集積回路を提供す
ることを目的とする。
この発明に係る半導体集積回路は、高周波信号の伝達を
制御するトランスファゲートを構成する第１のFETと、
前記第１のFETのゲートに、直接に、あるいは抵抗器、
インダクタ、または、1/4波長線路を介して接続された
第１および第２のキャパシタと、前記第１のキャパシタ
にドレインが接続されソースが高周波的に接地された第
２のFETと、同様に、前記第２のキャパシタにドレイン
が接続されソースが高周波的に接地された第３のFETと
で構成したものである。
制御するトランスファゲートを構成する第１のFETと、
前記第１のFETのゲートに、直接に、あるいは抵抗器、
インダクタ、または、1/4波長線路を介して接続された
第１および第２のキャパシタと、前記第１のキャパシタ
にドレインが接続されソースが高周波的に接地された第
２のFETと、同様に、前記第２のキャパシタにドレイン
が接続されソースが高周波的に接地された第３のFETと
で構成したものである。
また、この発明に係る半導体集積回路は、上記の構成の
ものにさらに、第１のキャパシタに並列に接続された第
２の抵抗器と、第２のキャパシタに並列に接続された第
３の抵抗器と、一方が第２の抵抗器と第３の抵抗器の接
続点に接続され他方がある電位に固定された第４の抵抗
器とを備えるようにしたものである。
ものにさらに、第１のキャパシタに並列に接続された第
２の抵抗器と、第２のキャパシタに並列に接続された第
３の抵抗器と、一方が第２の抵抗器と第３の抵抗器の接
続点に接続され他方がある電位に固定された第４の抵抗
器とを備えるようにしたものである。
この発明においては上述のように構成したので、第１の
キャパシタは第２のFETにより第１のFETがON状態のとき
に高周波信号を通し、第２のキャパシタは第３のFETに
より第１のFETがOFF状態のときに高周波信号を通すこと
により、高周波信号は第１のFETがON状態,OFF状態いず
れのときも第１のキャパシタまたは第２のキャパシタの
いずれかを通して高周波的に接地されるので第１のキャ
パシタと第２のキャパシタは従来例におけるキャパシタ
C8と同様な役割を果たす。しかし、従来例とは異なり、
第１のキャパシタと第２のキャパシタは第１のFETのO
N、OFF状態に合わせてそれぞれ第２のFET,第３のFETに
より電気的にフローティング状態にすることにより、キ
ャパシタへの充放電をなくして消費電力を低減すると共
に、充放電による遅延時間をなくして第１のFETのゲー
トを高速にドライブすることができる。
キャパシタは第２のFETにより第１のFETがON状態のとき
に高周波信号を通し、第２のキャパシタは第３のFETに
より第１のFETがOFF状態のときに高周波信号を通すこと
により、高周波信号は第１のFETがON状態,OFF状態いず
れのときも第１のキャパシタまたは第２のキャパシタの
いずれかを通して高周波的に接地されるので第１のキャ
パシタと第２のキャパシタは従来例におけるキャパシタ
C8と同様な役割を果たす。しかし、従来例とは異なり、
第１のキャパシタと第２のキャパシタは第１のFETのO
N、OFF状態に合わせてそれぞれ第２のFET,第３のFETに
より電気的にフローティング状態にすることにより、キ
ャパシタへの充放電をなくして消費電力を低減すると共
に、充放電による遅延時間をなくして第１のFETのゲー
トを高速にドライブすることができる。
またこの発明においては、上述のようにさらに第2,第3,
第４の抵抗器を付加するようにしたので、第２の抵抗器
と第３の抵抗器と第４の抵抗器により第１のFETのゲー
トをドライブするのに必要な電位を発生させることがで
きる。
第４の抵抗器を付加するようにしたので、第２の抵抗器
と第３の抵抗器と第４の抵抗器により第１のFETのゲー
トをドライブするのに必要な電位を発生させることがで
きる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の第１の実施例による半導体集積回路を
示しており、図において、Q1は高周波信号の伝達を制御
するトランスファゲートを構成する第１のFET、T1,T2は
FETQ1のソースおよびドレインにそれぞれ接続されたマ
イクロ波線路、C5,C6はDCカット用キャパシタ、Rin,Rou
tはマイクロ波等の高周波信号が入出力されるマイクロ
波信号入出力端子、T3はFETQ1のソースバイアス回路の
一部を構成する1/4波長線路、C7はマイクロ波線路T1と
共にFETQ1のソースバイアス回路の一部を構成するため
の高周波信号を接地するキャパシタ、V3はFETQ1のソー
スバイアス用電源バイアス端子、C1,C2はそれぞれ抵抗
器R1を介してFETQ1のゲートに接続された第1,第２のキ
ャパシタ、Q2はドレインがキャパシタC1に、ソースがキ
ャパシタC3を介して接地された第２のFET、Q3はドレイ
ンがキャパシタC2に、ソースがキャパシタC4を介して接
地された第３のFET、S1,S2はそれぞれ第2,第３のFETQ2,
Q3のゲートに接続されたドライブ信号入力端子、S3は第
1,第２のキャパシタC1,C2と抵抗器R1の接続点に接続さ
れたドライブ信号入力端子、V1,V2はそれぞれ第2,第３
のFETQ2,Q3のソースバイアス用電源バイアス端子であ
る。
示しており、図において、Q1は高周波信号の伝達を制御
するトランスファゲートを構成する第１のFET、T1,T2は
FETQ1のソースおよびドレインにそれぞれ接続されたマ
イクロ波線路、C5,C6はDCカット用キャパシタ、Rin,Rou
tはマイクロ波等の高周波信号が入出力されるマイクロ
波信号入出力端子、T3はFETQ1のソースバイアス回路の
一部を構成する1/4波長線路、C7はマイクロ波線路T1と
共にFETQ1のソースバイアス回路の一部を構成するため
の高周波信号を接地するキャパシタ、V3はFETQ1のソー
スバイアス用電源バイアス端子、C1,C2はそれぞれ抵抗
器R1を介してFETQ1のゲートに接続された第1,第２のキ
ャパシタ、Q2はドレインがキャパシタC1に、ソースがキ
ャパシタC3を介して接地された第２のFET、Q3はドレイ
ンがキャパシタC2に、ソースがキャパシタC4を介して接
地された第３のFET、S1,S2はそれぞれ第2,第３のFETQ2,
Q3のゲートに接続されたドライブ信号入力端子、S3は第
1,第２のキャパシタC1,C2と抵抗器R1の接続点に接続さ
れたドライブ信号入力端子、V1,V2はそれぞれ第2,第３
のFETQ2,Q3のソースバイアス用電源バイアス端子であ
る。
次に動作について説明する。
第２図はドライブ信号入力端子S1〜S3におけるドライブ
信号の入力波形の一例を時間軸を横軸にして示したもの
である。
信号の入力波形の一例を時間軸を横軸にして示したもの
である。
ここでは、電源バイアス端子V3を直流的に接地（OV）と
することにより、FETQ1のソース電位をOVとし、FETQ1の
ピンチオフ（遮断）電圧をVpとすると仮定する。但し、
FETはノーマリオン型で、ゲート・ソース間に−Vpの電
圧を印加したときFETはオフになるとする。
することにより、FETQ1のソース電位をOVとし、FETQ1の
ピンチオフ（遮断）電圧をVpとすると仮定する。但し、
FETはノーマリオン型で、ゲート・ソース間に−Vpの電
圧を印加したときFETはオフになるとする。
このとき、端子S3に入力するドライブ信号を第２図に示
したように、HighをＯ、Lowを−Vpとすれば、FETQ1はオ
ン、オフのスイッチング動作を行い、マイクロ波出力端
子RoutからはFETQ1のスイッチング動作に対応して第２
図に示した出力波形が得られる。
したように、HighをＯ、Lowを−Vpとすれば、FETQ1はオ
ン、オフのスイッチング動作を行い、マイクロ波出力端
子RoutからはFETQ1のスイッチング動作に対応して第２
図に示した出力波形が得られる。
さらに、このとき、電源バイアス端子V1の電位をOVと
し、端子S1から第２図に示したように、端子S3における
入力端子がOVの期間内に立ち上がり,OVとなり，立ち下
がり、かつ、端子S3における入力電圧が−Vpのときは−
Vpとなるような信号を入力するとする。この時、端子S1
にOVが入力され、端子S1と端子V1が同電位のOVになった
ときのみFETQ2がオン状態となる。このオン状態ではキ
ャパシタC1にはS3とV1との電位差VC1に相当する電荷量Q
C1が蓄積される。つまり、キャパシタC1の容量をCC1と
すると、電荷量QC1は、 VC1×CC1＝QC1 となる。本実施例では、FETQ2で電圧降下がないとする
と、キャパシタC1の両端にかかる電圧VC1は常にOVとす
ることができる。
し、端子S1から第２図に示したように、端子S3における
入力端子がOVの期間内に立ち上がり,OVとなり，立ち下
がり、かつ、端子S3における入力電圧が−Vpのときは−
Vpとなるような信号を入力するとする。この時、端子S1
にOVが入力され、端子S1と端子V1が同電位のOVになった
ときのみFETQ2がオン状態となる。このオン状態ではキ
ャパシタC1にはS3とV1との電位差VC1に相当する電荷量Q
C1が蓄積される。つまり、キャパシタC1の容量をCC1と
すると、電荷量QC1は、 VC1×CC1＝QC1 となる。本実施例では、FETQ2で電圧降下がないとする
と、キャパシタC1の両端にかかる電圧VC1は常にOVとす
ることができる。
また、端子S1における入力電圧が−Vpとなると、FETQ2
はオフ状態となり導通しなくなるので、キャパシタC1に
は上記の電荷量QC1がそのまま蓄積されることとなり、
キャパシタC1の両端の電位は常に一定の値に保持され
る。
はオフ状態となり導通しなくなるので、キャパシタC1に
は上記の電荷量QC1がそのまま蓄積されることとなり、
キャパシタC1の両端の電位は常に一定の値に保持され
る。
再度、端子S1と端子S3の入力電圧がOVとなった場合、上
述のようにFETQ2はオン状態となるが、キャパシタC1に
はQC1の電荷量が保持されているので、既にキャパシタC
1の両端は同電位であるから、キャパシタC1への電荷の
蓄積はおこらない。
述のようにFETQ2はオン状態となるが、キャパシタC1に
はQC1の電荷量が保持されているので、既にキャパシタC
1の両端は同電位であるから、キャパシタC1への電荷の
蓄積はおこらない。
次に、電源バイアス端子V2の電位を−Vpとし、端子S2か
ら第２図に示したように、端子S3における入力電圧が−
Vpの期間内に立ち上がり，−Vpとなり，立ち下がり、か
つ、端子S3における入力電圧がOVのときは、−2Vpとな
るような信号を入力すれば、端子S2と端子V2が同電位の
−VpとなったときのみFETQ3がオン状態となるので、こ
の時、キャパシタC2にはS3とV2との電位差に相当する電
荷量QC2が蓄積される。本実施例の場合、FETQ3での電圧
降下がないとすると、キャパシタの両端にかかる電圧は
OVとなる。
ら第２図に示したように、端子S3における入力電圧が−
Vpの期間内に立ち上がり，−Vpとなり，立ち下がり、か
つ、端子S3における入力電圧がOVのときは、−2Vpとな
るような信号を入力すれば、端子S2と端子V2が同電位の
−VpとなったときのみFETQ3がオン状態となるので、こ
の時、キャパシタC2にはS3とV2との電位差に相当する電
荷量QC2が蓄積される。本実施例の場合、FETQ3での電圧
降下がないとすると、キャパシタの両端にかかる電圧は
OVとなる。
次に端子S2における入力電圧が−2Vpとなると、FETQ3は
オフ状態となり導通しなくなるので、キャパシタC2には
電荷量QC2がそのまま蓄積されることとなり、キャパシ
タC2の両端の電位は常に一定の値に保持される。そして
再度、端子S2の入力電位が−Vpとなったとき、FETQ3は
オン状態となるが、キャパシタC2には電荷量QC2が保持
されているので、キャパシタC2の両端は同電位となり、
キャパシタC2への電荷の蓄積はおこらない。
オフ状態となり導通しなくなるので、キャパシタC2には
電荷量QC2がそのまま蓄積されることとなり、キャパシ
タC2の両端の電位は常に一定の値に保持される。そして
再度、端子S2の入力電位が−Vpとなったとき、FETQ3は
オン状態となるが、キャパシタC2には電荷量QC2が保持
されているので、キャパシタC2の両端は同電位となり、
キャパシタC2への電荷の蓄積はおこらない。
従って、以上のように構成することにより、S3の入力電
圧の立ち上がり立ち下がり時を除いてFETQ2またはFETQ3
のどちらかがオンするように動作させることができるの
で、FETQ1のゲートは抵抗器R1を介して、高周波的にはC
1またはC2のいずれかによって常に（但し、立ち上がり
立ち下がり時を除く）接地されることとなり、第４図に
示した従来の回路と同様な効果が得られる。
圧の立ち上がり立ち下がり時を除いてFETQ2またはFETQ3
のどちらかがオンするように動作させることができるの
で、FETQ1のゲートは抵抗器R1を介して、高周波的にはC
1またはC2のいずれかによって常に（但し、立ち上がり
立ち下がり時を除く）接地されることとなり、第４図に
示した従来の回路と同様な効果が得られる。
また、上述のようにキャパシタC1,C2はFETQ1のON、OFF
状態に合わせてそれぞれFETQ2,Q3により、電荷が流れな
いように外界と電気的に絶縁されている電気的にフロー
ティングな状態としたので、キャパシタC1,C2の両端に
かかる電圧を常に一定電圧（本実施例ではOV）にでき、
キャパシタへの充放電をなくして消費電力を低減するこ
とができる。また、充放電による遅延時間もなくなるの
で、FETQ1を高速にドライブすることができる。
状態に合わせてそれぞれFETQ2,Q3により、電荷が流れな
いように外界と電気的に絶縁されている電気的にフロー
ティングな状態としたので、キャパシタC1,C2の両端に
かかる電圧を常に一定電圧（本実施例ではOV）にでき、
キャパシタへの充放電をなくして消費電力を低減するこ
とができる。また、充放電による遅延時間もなくなるの
で、FETQ1を高速にドライブすることができる。
従って、このような構成の半導体集積回路を用いると高
性能の高周波用のスイッチング回路を構成できるととも
に、FETQ1を中途半端にオン，オフさせることにより減
衰器あるいは増幅器として使用することができ、さらに
はFETQ1のドレイン側にバイアス回路を付加することに
よりゲート接地のインピーダンス変換器としても使用す
ることができる。
性能の高周波用のスイッチング回路を構成できるととも
に、FETQ1を中途半端にオン，オフさせることにより減
衰器あるいは増幅器として使用することができ、さらに
はFETQ1のドレイン側にバイアス回路を付加することに
よりゲート接地のインピーダンス変換器としても使用す
ることができる。
次に、第３図に本発明の第２の実施例による半導体集積
回路の構成を示す。図において、第１図と同一符号は同
一部分を示し、R2,R3はそれぞれ第１のキャパシタC1,第
２のキャパシタC2に並列に接続された第2,第３の抵抗
器、R4は第1,第２のキャパシタC1,C2と抵抗器R1の接続
点を接地する第４の抵抗器である。
回路の構成を示す。図において、第１図と同一符号は同
一部分を示し、R2,R3はそれぞれ第１のキャパシタC1,第
２のキャパシタC2に並列に接続された第2,第３の抵抗
器、R4は第1,第２のキャパシタC1,C2と抵抗器R1の接続
点を接地する第４の抵抗器である。
次に動作について説明する。
ドライブ信号入力端子S1,S2に第２図に示す信号電圧を
入力すると、FETQ2がオンのときは、ノードS3の電位は
抵抗値R2とR4によって決まり、電源バイアス端子V1の電
位をOVとするとS3の電位はOVとなる。
入力すると、FETQ2がオンのときは、ノードS3の電位は
抵抗値R2とR4によって決まり、電源バイアス端子V1の電
位をOVとするとS3の電位はOVとなる。
さらに、FETQ2がオフのときは、ノードS3の電位は抵抗
値R3とR4によって決まり、電源バイアス端子V2の電位を
−Vpとすると、S3の電位は、 −Vp・R4/（R3＋R4） となる。ここで、R4の値をR3に較べて十分大きい値に設
定すれば、S3の電位はほぼ−Vpに等しくすることができ
る。
値R3とR4によって決まり、電源バイアス端子V2の電位を
−Vpとすると、S3の電位は、 −Vp・R4/（R3＋R4） となる。ここで、R4の値をR3に較べて十分大きい値に設
定すれば、S3の電位はほぼ−Vpに等しくすることができ
る。
従って、以上のように構成することにより、S3に必要な
入力信号をドライブ信号入力端子S1,S2への入力信号か
ら合成することができる。
入力信号をドライブ信号入力端子S1,S2への入力信号か
ら合成することができる。
なお、C1,C2と抵抗器R1の接続点を接地するようにした
が、これは必ずしも接地電位にする必要はなく、S1,S2,
V1,V2,及びV3への入力電圧の相関関係で決まるある電位
に固定されていればよいものである。
が、これは必ずしも接地電位にする必要はなく、S1,S2,
V1,V2,及びV3への入力電圧の相関関係で決まるある電位
に固定されていればよいものである。
なお、以上の実施例ではマイクロ波線路T1,T2の線路イ
ンピーダンスよりも十分に高いインピーダンスとなるよ
うに抵抗器R1を設けた構成のものについて示したが、こ
れは抵抗器R1がなくても十分に大きいインピーダンスが
得られるのであれば抵抗器R1を設けずに直接接続するよ
うにしてもよい。また、抵抗器のかわりにインダクタ、
1/4波長回路や、抵抗器とインダクタ、抵抗器と1/4波長
線路の両方を直列接続したものを設けるようにしてもよ
い。
ンピーダンスよりも十分に高いインピーダンスとなるよ
うに抵抗器R1を設けた構成のものについて示したが、こ
れは抵抗器R1がなくても十分に大きいインピーダンスが
得られるのであれば抵抗器R1を設けずに直接接続するよ
うにしてもよい。また、抵抗器のかわりにインダクタ、
1/4波長回路や、抵抗器とインダクタ、抵抗器と1/4波長
線路の両方を直列接続したものを設けるようにしてもよ
い。
また、以上の実施例ではノーマリオン型のFETを用いる
場合について示したが、これはノーマリオフ型のFETで
もよく、この場合においても上記実施例と同様の効果が
得られる。
場合について示したが、これはノーマリオフ型のFETで
もよく、この場合においても上記実施例と同様の効果が
得られる。
また、上記第１の実施例では第２図に示したように端子
S1への入力信号は、端子S3における入力電圧がOVの期間
内で立ち上がり,OVとなり，立ち下がり、−Vpのときは
−Vpとなる信号とし、また端子S2への入力信号は、端子
S3における入力電圧が−Vpの期間内で立ち上がり，−Vp
となり，立ち下がり、OVのときは−2Vpとなるように設
定したが、これは上記第２の実施例では、S1への入力信
号を、S3の入力電圧がOVのときはOV,−Vpのときは−Vp
となる信号とし、端子S2への入力信号を、S3における入
力電圧が−Vpのときは−Vp,OVのときは−2Vpとなるよう
な信号としてもよく、この場合においてはFETQ1のゲー
トは抵抗器R1を介して、高周波的にはC1またはC2のいず
れかによって立ち上がり立ち下がり時も含めて常に接地
することができる。
S1への入力信号は、端子S3における入力電圧がOVの期間
内で立ち上がり,OVとなり，立ち下がり、−Vpのときは
−Vpとなる信号とし、また端子S2への入力信号は、端子
S3における入力電圧が−Vpの期間内で立ち上がり，−Vp
となり，立ち下がり、OVのときは−2Vpとなるように設
定したが、これは上記第２の実施例では、S1への入力信
号を、S3の入力電圧がOVのときはOV,−Vpのときは−Vp
となる信号とし、端子S2への入力信号を、S3における入
力電圧が−Vpのときは−Vp,OVのときは−2Vpとなるよう
な信号としてもよく、この場合においてはFETQ1のゲー
トは抵抗器R1を介して、高周波的にはC1またはC2のいず
れかによって立ち上がり立ち下がり時も含めて常に接地
することができる。
また、電源バイアス端子V1,V2,V3の電位はそれぞれOV,
−Vp,OVに必ずしも設定する必要はなく、これらの値はF
ETQ1,Q2,Q3が動作するような値があればよい。
−Vp,OVに必ずしも設定する必要はなく、これらの値はF
ETQ1,Q2,Q3が動作するような値があればよい。
また、以上の実施例では、マイクロ波線路を用いたマイ
クロ波回路を例に取って説明したが、これはT1〜T3,C5
〜C7が無くてもFETQ1が高周波信号の伝達を制御するト
ランスファゲートを構成するFETであれば上記実施例と
同様の効果を得ることができるのは言うまでもない。
クロ波回路を例に取って説明したが、これはT1〜T3,C5
〜C7が無くてもFETQ1が高周波信号の伝達を制御するト
ランスファゲートを構成するFETであれば上記実施例と
同様の効果を得ることができるのは言うまでもない。
以上のように、この発明によれば、高周波信号の伝達を
制御するトランスファゲートを構成する第１のFETと、
前記第１のFETのゲートに、直接に、あるいは抵抗器、
インダクタ、または1/4波長線路を介して接続された第
１および第２のキャパシタと、前記第１のキャパシタに
ドレインが接続され、ソースが高周波的に接地された第
２のFETと、同様に、前記第２のキャパシタにドレイン
が接続され、ソースが高周波的に接地された第３のFET
とで構成したので、第１のキャパシタと第２のキャパシ
タは第１のFETのON、OFF状態に合わせてそれぞれ第２の
FET、第３のFETにより電気的にフローティング状態にす
ることができ、キャパシタへの充放電をなくして消費電
力を低減できると共に、充放電による遅延時間をなくし
て第１のFETのゲートを高速にドライブできる効果があ
る。
制御するトランスファゲートを構成する第１のFETと、
前記第１のFETのゲートに、直接に、あるいは抵抗器、
インダクタ、または1/4波長線路を介して接続された第
１および第２のキャパシタと、前記第１のキャパシタに
ドレインが接続され、ソースが高周波的に接地された第
２のFETと、同様に、前記第２のキャパシタにドレイン
が接続され、ソースが高周波的に接地された第３のFET
とで構成したので、第１のキャパシタと第２のキャパシ
タは第１のFETのON、OFF状態に合わせてそれぞれ第２の
FET、第３のFETにより電気的にフローティング状態にす
ることができ、キャパシタへの充放電をなくして消費電
力を低減できると共に、充放電による遅延時間をなくし
て第１のFETのゲートを高速にドライブできる効果があ
る。
さらに、この発明によれば、第１のキャパシタに並列に
接続された第２の抵抗器と、第２のキャパシタに並列に
接続された第３の抵抗器と、一方が第２の抵抗器と第３
の抵抗器の接続点に接続され、他方がある電位に固定さ
れた第４の抵抗器とを備えるようにしたので、以上の効
果に加えて第１のFETのゲートをドライブするのに必要
な電位をこれらの抵抗器により発生でき、ゲートドライ
ブに必要な信号を簡単に得ることができる高性能な高周
波半導体集積回路が得られる効果がある。
接続された第２の抵抗器と、第２のキャパシタに並列に
接続された第３の抵抗器と、一方が第２の抵抗器と第３
の抵抗器の接続点に接続され、他方がある電位に固定さ
れた第４の抵抗器とを備えるようにしたので、以上の効
果に加えて第１のFETのゲートをドライブするのに必要
な電位をこれらの抵抗器により発生でき、ゲートドライ
ブに必要な信号を簡単に得ることができる高性能な高周
波半導体集積回路が得られる効果がある。
第１図はこの発明の第１の実施例による半導体集積回路
を示す図、第２図は第１図における半導体集積回路の各
端子への入力電圧波形を示す図、第３図はこの発明の第
２の実施例による半導体集積回路を示す図、第４図は従
来の半導体集積回路を示す図である。 図において、Q1は第１のFET、Q2は第２のFET、Q3は第３
のFET、C1は第１のキャパシタ、C2は第２のキャパシ
タ、C3〜C7はキャパシタ、R1は第１の抵抗器、R2は第２
の抵抗器、R3は第３の抵抗器、R4は第４の抵抗器、T1,T
2はマイクロ波線路、T3は1/4波長線路、V1〜V3は電源バ
イアス端子、S1〜S3はドライブ信号入力端子、Rin,Rout
はマイクロ波入出力端子である。 なお図中同一符号は同一又は相当部分を示す。
を示す図、第２図は第１図における半導体集積回路の各
端子への入力電圧波形を示す図、第３図はこの発明の第
２の実施例による半導体集積回路を示す図、第４図は従
来の半導体集積回路を示す図である。 図において、Q1は第１のFET、Q2は第２のFET、Q3は第３
のFET、C1は第１のキャパシタ、C2は第２のキャパシ
タ、C3〜C7はキャパシタ、R1は第１の抵抗器、R2は第２
の抵抗器、R3は第３の抵抗器、R4は第４の抵抗器、T1,T
2はマイクロ波線路、T3は1/4波長線路、V1〜V3は電源バ
イアス端子、S1〜S3はドライブ信号入力端子、Rin,Rout
はマイクロ波入出力端子である。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】高周波信号の伝達を制御するトランスファ
ゲートを構成する第１のFETと、 前記第１のFETのゲートに、直接に、あるいは抵抗器、
インダクタ、または、1/4波長線路を介して接続された
第１および第２のキャパシタと、 前記第１のキャパシタにドレインが接続され、そのソー
スが高周波的に接地された第２のFETと、 前記第２のキャパシタにドレインが接続され、そのソー
スが高周波的に接地された第３のFETとを備えたことを
特徴とする半導体集積回路。 - 【請求項２】前記請求項１記載の半導体集積回路は、 前記第１のキャパシタに並列に接続された第２の抵抗器
と、 前記第２のキャパシタに並列に接続された第３の抵抗器
と、 一方が前記第２の抵抗器と前記第３の抵抗器の接続点に
接続され、他方がある電位に固定された第４の抵抗器と
を有することを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342766A JPH0773202B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路 |
| US07/561,977 US5072142A (en) | 1989-12-28 | 1990-08-02 | High frequency fet switch and driver circuit |
| EP90114970A EP0434898B1 (en) | 1989-12-28 | 1990-08-03 | Semiconductor integrated circuit |
| DE69026226T DE69026226T2 (de) | 1989-12-28 | 1990-08-03 | Integrierte Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342766A JPH0773202B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201801A JPH03201801A (ja) | 1991-09-03 |
| JPH0773202B2 true JPH0773202B2 (ja) | 1995-08-02 |
Family
ID=18356334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342766A Expired - Lifetime JPH0773202B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5072142A (ja) |
| EP (1) | EP0434898B1 (ja) |
| JP (1) | JPH0773202B2 (ja) |
| DE (1) | DE69026226T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69318879T2 (de) * | 1992-04-03 | 1998-10-08 | Matsushita Electric Ind Co Ltd | Keramisches Mehrschicht-Substrat für hohe Frequenzen |
| US5903178A (en) * | 1994-12-16 | 1999-05-11 | Matsushita Electronics Corporation | Semiconductor integrated circuit |
| JPH08204528A (ja) * | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路及び複合スイツチ回路 |
| US6396325B2 (en) * | 1999-12-03 | 2002-05-28 | Fairchild Semiconductor Corporation | High frequency MOSFET switch |
| US6897704B2 (en) * | 2001-05-25 | 2005-05-24 | Thunder Creative Technologies, Inc. | Electronic isolator |
| US20040196089A1 (en) * | 2003-04-02 | 2004-10-07 | O'donnell John J. | Switching device |
| ES2263357B1 (es) * | 2004-11-16 | 2007-11-16 | Diseño De Sistemas En Silicio, S.A. | Circuito conmutador para la obtencion de un rango dinamico duplicado. |
| DE102005027426B4 (de) * | 2005-06-14 | 2008-12-11 | Rohde & Schwarz Gmbh & Co. Kg | Elektronischer Hochfrequenzschalter mit Galliumarsenid-Feldeffekttransistor |
| JP6428341B2 (ja) | 2015-02-13 | 2018-11-28 | 三菱電機株式会社 | 周波数逓倍器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834062B1 (ja) * | 1969-07-11 | 1973-10-18 | ||
| FR2346909A1 (fr) * | 1973-05-08 | 1977-10-28 | Thomson Csf | Perfectionnements aux portes analogiques |
| US3902078A (en) * | 1974-04-01 | 1975-08-26 | Crystal Ind Inc | Analog switch |
| US4728826A (en) * | 1986-03-19 | 1988-03-01 | Siemens Aktiengesellschaft | MOSFET switch with inductive load |
| US4789846A (en) * | 1986-11-28 | 1988-12-06 | Mitsubishi Denki Kabushiki Kaisha | Microwave semiconductor switch |
| FR2612018B1 (fr) * | 1987-03-06 | 1989-05-26 | Labo Electronique Physique | Melangeur hyperfrequences |
| US4908531A (en) * | 1988-09-19 | 1990-03-13 | Pacific Monolithics | Monolithic active isolator |
| US4873460A (en) * | 1988-11-16 | 1989-10-10 | California Institute Of Technology | Monolithic transistor gate energy recovery system |
| US4939485A (en) * | 1988-12-09 | 1990-07-03 | Varian Associates, Inc. | Microwave field effect switch |
-
1989
- 1989-12-28 JP JP1342766A patent/JPH0773202B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-02 US US07/561,977 patent/US5072142A/en not_active Expired - Fee Related
- 1990-08-03 DE DE69026226T patent/DE69026226T2/de not_active Expired - Fee Related
- 1990-08-03 EP EP90114970A patent/EP0434898B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0434898B1 (en) | 1996-03-27 |
| EP0434898A2 (en) | 1991-07-03 |
| US5072142A (en) | 1991-12-10 |
| DE69026226T2 (de) | 1996-10-10 |
| JPH03201801A (ja) | 1991-09-03 |
| DE69026226D1 (de) | 1996-05-02 |
| EP0434898A3 (en) | 1992-02-26 |
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