JPH0770999B2 - 電圧制御発振回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相固定ループ（ＰＬ
Ｌ，Phase Locked Loop）等に用いられる電圧制御発振
回路に関する。本発明は電圧制御発振回路の特にフリー
ラン周波数の安定化を計った回路に関する。

【０００２】

【従来の技術】従来より電圧制御発振回路は非常に多く
発表されている。図３に例としてＰＬＬ用１チップ相補
ＭＯＳ集積回路（ＣＭＯＳ・ＩＣ）に用いられている電
圧制御発振回路を掲げる。ＮチャネルトランジスタＮ₁
のゲートに加えられる制御電圧によりコンデンサＣ₁に
流入する電流を制御し発振周波数をコントロールする。
抵抗Ｒ₁，Ｒ₂はそれぞれ制御電圧感度係数、フリーラン
周波数を決定する。

【０００３】また他の例として図４には特公昭５６−８
６５０９により公知の電圧制御発振回路を示す。該回路
はリングオシレータに流入する電流をソースに接続され
たトランジスタＴ₄₁〜Ｔ₄₆のゲート電圧により制御し発
振周波数を制御するものである。この回路は図４の回路
に比較し外付部品が不要で消費電力、実装スペースも小
さい利点があるが正確で安定な発振回路は作りにくい。
また図３の回路でも安定度は充分とは言えない。

【０００４】

【発明が解決しようとする課題】一般に電圧制御発振回
路にし安定度の要求されるのはフリーラン周波数及び電
圧制御感度係数である。前者は電圧制御発振回路の制御
端子に加えられる電圧（制御電圧）が基準レベルにとき
の発振周波数である。基準レベルは通常制御可能な入力
電圧範囲の中央、例えばＣＭＯＳ・ＩＣでは電源電圧の
１／２に選ばれ、制御電圧をＶ_C・基準レベルの電圧を
Ｖ_SとしてΔＶ_Cを ΔＶ_C＝Ｖ_C−Ｖ_S ……………(1) と定義すればフリーラン周波数はΔＶ_C＝０のときの発
振周波数と言い直しても良い。電圧制御感度係数Ｋ_Vは ｆ_O＝ｆ_C＋Ｋ_V・ΔＶ ………(2) として定義される。ｆ_Cはフリーラン周波数、ｆ_Oは電圧
制御発振回路の発振周波数である。

【０００５】フリーラン周波数ｆ_CのドリフトはＰＬＬ
においては系のキャプチャレンジのドリフトとなって悪
影響があらわれる。また、回路部品定数のばらつきによ
るｆ_Cのばらつきは無視できない程度に大きく、従来は
コスト高を覚悟した上で高制度部品を用いるか、組立後
に半固定抵抗や半固定コンデンサにより調整、合せ込み
をする必要があった。また電圧制御感度係数Ｋ_Vのドリ
フトはＰＬＬを構成した場合、系の応答速度のドリフト
となって悪影響があらわれる。

【０００６】これ等のドリフトの原因は周囲温度の変
化、使用電源の変動、部品定数の経時変化等である。特
にｆ_Cの変動はこれ等の要因により大きくドリフトす
る。一方Ｋ_Vは回路の構成部品の相対精度により決まる
様にすることができ半導体集積回路技術等により素子値
の絶対精度はなくとも相対的に充分なトラッキング特性
を持たせることによりその変動を小さくできる。

【０００７】本発明は従来の電圧制御発振回路のドリフ
トを押える回路方式に関するものであって回路の構成部
品の定数のばらつき変動による発振回路の定数（ｆ_C，
Ｋ_V）の変動を小さくし回路の安定性を増大することに
ある。

【０００８】本発明の他の目的は回路定数の絶対精度に
対しての変動を抑えることにより集積回路化しやすい電
圧制御発振回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、少なくとも以
下の構成要件 ａ．第１，第２の端子（１０９，１１０）に与えられた
信号を受けてそれ等の信号を合成し出力する第１の手段
−１０１ ｂ．前記手段１０１と同じ特性を有する第２の手段−１
０３ ｃ．前記第１の信号合成手段１０１の信号により発振周
波数を制御される第１の発振回路−１０２ ｄ．前記発振回路１０２と同じ特性を持ち前記第２の信
号合成手段１０３の信号により制御される第２の発振回
路−１０４ ｅ．基準となる周波数の信号を発する手段−１０７を有
し、前記第２の発振回路１０４の出力は前記基準となる
周波数の信号を発する手段１０７より発せられる信号と
位相を比較し、その結果により前記第２の発振回路１０
４の出力周波数を調整すべく前記第２の信号合成手段１
０３の第２の入力端子１１２に信号を加える。また前記
第２の信号合成手段１０３の第１の入力端子１１１には
基準レベルとなるレベル信号を与え前記第１の信号合成
手段１０１の第２の入力端子１１０には前記第２の信号
合成手段１０３の第２の入力端子１１２に印加される信
号を与える。さらに前記第１の信号合成手段１０１の第
１の入力端子１０９を制御端子、第一の発振回路１０２
の出力を出力とすることを特徴とする。

【００１０】

【実施例】図１は本発明の概念を示す図である。１０
１，１０３は同一の特性を有する様に設計された信号合
成手段で例えば端子１０９に与えられる信号（以下、電
圧値として話をすすめる。電流値、電荷値等他の物理量
でも話は同じである。）をＶ₁₁、端子１１０に加わる信
号電圧をＶ₂₁、信号合成手段１０１の出力端子１１４に
あらわれる電圧をＶ₀₁とすると Ｖ₀₁＝ｆ（Ｖ₁₁，Ｖ₂₁） …………(3) ｆは任意関数 の様な特性を有する回路である。以下、簡単のために Ｖ₀₁＝ａＶ₁₁＋ｂＶ₂₁＋ｃ ……(4) とする。（ａ，ｂ，ｃは定数） 同様に端子１１１、端子１１２に加えられる電圧をそれ
ぞれＶ₁₂，Ｖ₂₂ とし信号合成手段１０３の出力端子１
１５の電圧をＶ₀₂としたとき Ｖ₀₂＝ａＶ₁₂＋ｂＶ₂₂＋ｃ ………(5) とする。１０２，１０４は特性のそろった電圧制御発振
回路であり出力信号の周波数Ｆ₁，Ｆ₂ は Ｆ₁＝Ｋ_V Ｖ₀₁＋ｄ …………………(6) Ｆ₂＝Ｋ_V Ｖ₀₂＋ｄ …………………(7) とする（ｄは定数）。１０７は位相比較回路で電圧制御
発振回路１０４の出力と安定な周波数の発振をする発振
回路（例えば水晶発振回路）の出力信号と位相比較をし
その位相差に比較した量の信号を出力する。１０５はロ
ーパスフィルタ（ＬＰＦ）で位相比較回路の出力から希
望する信号成分のみをとり出すために通常入れられる。
ＬＰＦ１０５の出力は第２の信号合成回路１０３の第２
の入力端子１１２に負帰還する。すなわち第２の電圧制
御発振回路１０４、位相比較回路１０６、ＬＰＦ１０
５、信号合成手段１０３はＰＬＬを構成し第２の電圧制
御発振回路の発振周波数は発振回路１０７の発振周波数
ｆｒｅｆと等しくなる。電圧制御発振回路１０４の出力
周波数は位相比較回路１０６、ＬＰＦ１０５の特性によ
りｆｒｅｆと位相まで完全に一致させることもできる
し、またｆｒｅｆの突発的な変化に対しては追従しない
様にすることもできる。発振回路１０７は通常、充分安
定な発振をする回路を用いるので系の応答を速くしても
問題はない。また電圧制御発振回路１０４の出力周波数
とｆｒｅｆは周波数のみ追従し、位相は誤差があっても
よいから回路の構成はかなり自由度がある。発振回路１
０７が不安定でジッタ等を有する時は系の設計によりそ
の影響を軽減できる。

【００１１】さて、電源電圧の変動、温度特性、経時変
化等により電圧制御発振回路１０４のフリーラン周波数
が変動した場合を考えよう。このとき系は自動的に端子
１１２に加わる電圧を上げ下げして電圧制御発振回路１
０４の発振周波数はｆｒｅｆを保つ。また第２の信号合
成手段１０３の第１の制御端子１１１に任意の電圧値を
与えた場合もその電圧値にかかわらず第２の電圧制御発
振回路の発振周波数はｆｒｅｆとなる様、端子１１２の
電圧は自動的に調整される。

【００１２】従って、第２の信号合成回路の第１の入力
端子１１１に基準となる電圧Ｖ_Sを与えると第２の入力
端子１１２は自動的にレベル調整され電圧制御発振回路
１０４の発振周波数ｆｒｅｆに等しくなる。図１に示す
様に第２の信号合成手段１０３の第２の入力端子１１２
の電圧を第１の信号合成手段１０１の第２の入力端子１
１０にも与えると第１、第２の信号合成手段、電圧制御
発振回路はそれぞれ特性がそろっているので第１の電圧
制御発振回路１０２の発振周波数は第１の信号合成手段
１０１の第１の入力端子１０９に与えられる電圧がＶ_S
のときｆｒｅｆとなる。ｆｒｅｆを希望するフリーラン
周波数ｆ_Cに等しく設定しておけば端子１０９の電圧が
Ｖ_Sのとき電圧制御発振回路１０２の発振周波数はｆ_Cと
なる。従って図１の回路全体を端子１０９を制御端子、
１１３を出力端子とする電圧制御発振回路とすればフリ
ーラン周波数がｆ_Cの電圧制御回路を実現できたことに
なる。 回路内の２つの信号合成手段１０１，１０３、
電圧制御発振回路１０２，１０４の特性は等しいと仮定
して議論をしてきたが、この仮定は極めて妥当なもので
ある。特にモノシリック集積回路化した場合、各々は数
ミリ角のチップ上に高精度で対称性よく作り込むことが
できる。各々の回路は同時に製造されるため経時変化が
あったとしても同一の経過時間であり特性が各々で異な
ってくることは少ない。また電源電圧や温度変化に対し
ても同一の電源にて使用されるし、また、きわめて近い
場所に配置されているため双方に温度差を生じ特性が異
なってくることも少ない。集積回路の設計時に各々の回
路の対称性を充分配慮しておけば、各特性の変動は互い
にキャンセルしあってドリフトの少ない安定な電圧制御
発振回路を実現できる。

【００１３】図２は以上の本発明の考え方にもとづき半
導体集積回路により実現できる電圧制御発振回路の具体
例を示す図である。２０１は信号合成回路でトランジス
タＴ₁及びＴ₂のゲート電圧を変えることにより各々のド
レイン電流を変える。Ｔ₁，Ｔ₂のドレイン電流は合成
（加算）されトランジスタＴ₁₃に流れ込み電圧に変換さ
れる。この電圧は第１の電圧制御発振回路の制御電圧で
あり、ＭＯＳトランジスタで構成される電圧制御発振回
路２０２に入力される。この回路はトランジスタＴ₇，
Ｔ₁₀，Ｔ₈，Ｔ₁₁，……Ｔ₉，Ｔ₁₂により構成される奇数
段のインバータによりリングオシレータを構成し、各々
のトランジスタのソースさらにトランジスタＴ₄，Ｔ₅，
…Ｔ₆，Ｔ₁₅，Ｔ₁₆，…Ｔ₁₇を直列に入れ、これ等のト
ランジスタのゲート電位を制御することによりリングオ
シレータに電源より流入する電流を制御し発振周波数を
制御するものである。本発明の例では端子２１２，２１
４の電位が低くなる程Ｔ₁₃のドレイン電圧（電圧制御発
振回路２０２の制御電圧）が上昇し発振周波数が上が
る。すなわち(4)式においてａ，ｂが負、(6)式において
Ｋ_Vが正の場合である。端子２１２，２１４のレベルが
高い時に高い周波数で発振させたければ例えば２０１，
２０２の回路のトランジスタの極性をすべて逆（Ｐチャ
ネルトランジスタをＮチャネルに、Ｎチャネルトランジ
スタをＰチャネルに）にすれば、ａ，ｂが負、Ｋ_Vが負
となり達成できる。２０５，２０６は出力を得るための
バッファ回路である。

【００１４】２０３，２０４はそれぞれ２０１，２０２
と同様の回路構成を持つ信号合成回路、電圧制御発振回
路である。内部構成は同じなので図では内部を省略して
ある。第２の電圧制御発振回路の出力はバッファ２０７
を通し位相比較回路２０８に入力される。２１１は水晶
発振回路でフリーラン周波数の基準となる周波数ｆｒｅ
ｆ（＝ｆ_Ｃ）を発振する発振回路である。通常はこの信
号は位相比較回路２０８に入力され第２の電圧制御発振
回路２０４の出力と位相比較されるとともに他の回路の
タイミングクロック、システムクロックなどと共用され
る。もし他の回路の要求するクロック信号等の周波数と
希望するｆ_Ｃが異なる場合はノード２１９または２１８
の一方か双方に分周回路や周波数変換回路を入れること
により水晶発振回路２１１の発振周波数の整数倍、整数
分の１、それ等の差、整数分の整等にｆ_Ｃを設定するこ
とが可能である。分周回路や周波数変換回路はデジタル
回路で構成でき半導体集積回路化に際して何ら障害は生
じない。２１７はローパスフィルタで位相比較回路２０
８の出力に含まれる高周波成分を除去する。出力は第２
の信号合成回路２０３の第２の入力端子２１５に帰還さ
れる。第１の入力端子２１３にはｆ_Ｃを発振させたい入
力信号レベル（基準レベル）を与えるべく電源電圧を分
圧する抵抗Ｒ_１１，Ｒ_１２が接続されている。抵抗は半
導体集積回路内に正確なものは作りにくいが相対精度は
非常に高く作ることが可能である。この端子には例えば
ツエナーダイオードによる基準電圧等のもっと正確な電
圧源を接続しても良い。第１及び第２の信号の信号合成
回路の第２の入力端子２１４，２１５にはローパスフィ
ルタ２１７内部の異なったところから信号をとり出し接
続しているが抵抗Ｒ_４はＰＬＬ系の安定化のために必要
な抵抗であって図１の場合と本質的に異なるものではな
い。

【００１５】図２の構成を見ると抵抗Ｒ_１１〜Ｒ_１５、
コンデンサＣ_１１〜Ｃ_１３、水晶発振子Ｘを除けばすべ
てＭＯＳトランジスタで構成されている。抵抗、コンデ
ンサは絶対精度が要求されることは無い。従って抵抗は
半導体集積回路に内蔵できる。また必要とする発振周波
数のレンジによっても異なるがコンデンサＣ_１１も内蔵
が可能であることが多い。低い周波数が必要なときは出
力端子２１６に分周回路を接続することにより、ＰＬＬ
系は高い周波数で発振させておけばＣ_１も小容量で済み
集積回路化が容易となる。

【００１６】以上述べた様に本発明によれば高精度部品
を用いることなくきわめて安定な電圧制御発振回路を実
現できる。高精度の部品を用いる必要が無いから半導体
集積回路化がきわめて容易となり実装上、製造上のメリ
ットが大きい。

【００１７】本発明による例（図１，２）と従来例（図
３，４）を比較すると本発明の方がかなり複雑になって
おり従来例に比較してあまりメリットが無い様に思われ
るかも知れない。しかし事実は逆なのであって半導体集
積回路上に図２の回路を構成する場合そのチップ上に占
める面積はわずかである。図４の従来例の様に外付部品
を必要とするときは半導体集積回路上のボンディングパ
ッドの面積や出力トランジスタ（例えば図４のコンデン
サＣ₁（外付）を駆動するＰ₄，Ｐ₅，Ｎ₂，Ｎ₃、抵抗
Ｒ₁，Ｒ₂（外付）を駆動するＰ₁，Ｎ₁）に大きなものが
必要となりそれ等の占める面積の方が本発明の回路に比
べはるかに大きくなっているのである。また本発明では
水晶発振回路の様な安定な発振回路を必要とするが、通
常大規模集積回路では電圧制御発振回路の他に安定な基
準パルス列が必要な場合が多く、これと共用すれば良い
ので本発明を実施するにあたって障害とはならない。ま
た本発明では図１のノード１１６または１１７、図２の
ノード２１８，２１９に直列な分周回路または周波数変
換回路を入れ、その分周比等を論理回路で制御すること
により同一の回路で任意にフリーラン周波数を設定する
ことができる。

【００１８】

【発明の効果】この様に本発明は集積回路の容易な電圧
制御発振回路を安定化する方法を示し、デジタル集積回
路にも容易に組込める電圧制御発振回路を示した。本発
明を実施すればコスト、実装スペースを減少でき機器を
実現していく上で大いに貢献できる。

【図面の簡単な説明】

【図１】

【図２】本発明の実施例を示す図。

【図３】

【図４】従来の電圧制御発振回路を示す図である。

【符号の説明】

１０１，２０１…第１の信号合成回路 １０３，２０３…第２の信号合成回路 １０２，２０２…第１の電圧制御発振回路 １０４，２０４…第２の電圧制御発振回路 １０６，２０８…位相比較回路 １０５，２１７…ローパスフィルタ １０７，２１１…基準周波数発振回路 １０９，２１２…第１の信号合成回路の第１の入力端
子。制御端子 １１０，２１４…第１の信号合成回路の第２の入力端子 １１１，２１３…第２の信号合成回路の第１の入力端子 １１２，２１５…第２の信号合成回路の第２の入力端子 １１３，２１６…出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１の合成信号により発振周波数が制御さ
   れる第１の電圧制御発振器を備え入力信号に同期する第
   １の位相固定ループと、前記第１の電圧制御発振器と同
   等の特性を有し第２の合成信号により発振周波数が制御
   される第２の電圧制御発振器を備え基準信号に同期する
   第２の位相固定ループとを備える電圧制御発振回路にお
   いて、 第１の制御信号と前記第２の位相固定ループ内で発生さ
   れる前記第２の電圧制御発振器の出力と前記基準信号を
   同期化させるために前記第２の位相固定ループ内で発生
   される第２の制御信号とをそれぞれ電流に変換して加算
   し前記第１の合成信号を出力する第１の信号加算回路
   と、 前記第２の制御信号と基準電圧とをそれぞれ電流に変換
   して加算し前記第２の合成信号を出力する第２の信号加
   算回路とを有し、 前記第２の制御信号は前記第２の位相固定ループを構成
   するローパスフィルタの出力であること を特徴とする電
   圧制御発振回路。