JPH0764096B2

JPH0764096B2 - 記録装置

Info

Publication number: JPH0764096B2
Application number: JP58113796A
Authority: JP
Inventors: 正山川; 英昭古川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1983-06-24
Filing date: 1983-06-24
Publication date: 1995-07-12
Anticipated expiration: 2010-07-12
Also published as: JPS606472A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は記録装置、特にドット出力部に存する特性のば
らつきを補正した記録装置に関する。

［従来の技術］ドツト表現形式の出力像を得るプリンタヘツドには種々
のものがある。具体例を上げればワイヤドツトプリンタ
ヘツド、静電プリンタヘツド、インクジエツトプリンタ
ヘツド、サーマルプリンタヘツド、LEDアレイプリンタ
ヘツド等である。中でもLEDをドツト発生素子として1mm
当り８〜数十個並べたLEDアレイプリンタヘツドは極め
て高い分解能が得られることから近年注目されている。
これを従来の電子写真式複写機の光学走査機構に替えて
用いれば、一直線上に並んだLEDをビデオ信号に従つて
選択点灯させ、これにほぼ面接する感光体表面に潜像を
形成し、更に現像と用紙への転写の過程を経て可視像を
得るところのプリンタ装置を構成することができる。こ
の様なプリンタ装置では帯電条件やトナーを変えること
によつてLEDが点灯した部位を黒い可視像とすること
も、又は白い可視像とすることも可能であることが知ら
れている。

第１図は従来のLEDアレイプリンタヘツド駆動回路を示
す回路図である。一画面の画像をプリントアウトするた
めに、一直線上に並んだLEDを電気的に走査する主走査
と、これと垂直な方向に感光面を移動させる副走査とが
ある。図において、データイネーブル信号「DATA−EN」
７はこの主走査に同期を与えると共にビデオ信号「VIDE
O」５が有効にプリントされる期間を決定する。具体的
に言えば、データイネーブル信号７が１になるときカウ
ンタ１とデコーダ４が付勢される。カウンタ１は主走査
クロツク信号「CLK」２の計数を開始して計数値の出力
信号３を出力する。同時にデコーダ４はこの出力信号３
をデコードとしてその値０〜ｎ−１の順にラツチパルス
信号4₁〜4_nを出力する。一方ラツチフリツプフロツプ
（以下ラツチと呼ぶ）FF₁〜FF_nのデータ入力端子Ｄには
ビデオ信号５が共通して入力されるが、ラツチパルス信
号4₁〜4_nはこれを所定の順番でサンプリングして夫々ラ
ツチFF₁〜FF_nに記憶させている。LEDアレイプリンタヘ
ツド６にはｎ個の発光素子LED₁〜LED_nが隣接している。
そしてこれらを個別に駆動するドライバD₁〜D_nはLED₁〜
LED_nに流れる電流をオン／オフ制御するためのものであ
る。例えばラツチFF₁が１のドツト画素信号を記憶した
ときはLED₁に電流を流してこれを発光させ、またラツチ
FF₁が０のドツト画素信号を記憶したときはLED₁の電流
を遮断してこれを消去させる。R₁〜R_nはLED₁〜LED_nの電
流制御抵抗である。かかる構成において、主走査のプリ
ンテイングが行われるときには感光面も副走査される。
このときラツチFF₁〜FF_nは記憶したドツト画素信号を次
の主走査にラツチタイミングまで保持するから、この保
持時間は全てのLEDについて等しい。そしてこの期間に
副走査を所定長だけ行えば、感光面には１ライン分の潜
像が形成されることになる。これを現像して用紙に転写
するとLEDに感光した部分の黒と、感光しなかつた部分
の白から成る可視像が得られるというものである。

しかしながら、LEDに同じ電流を流しても発光の輝度に
はばらつきがある。そしてこのばらつきはLED別に顕著
であるのが現状でもある。従つて従来技術にある如く、
これらLEDを定形的に駆動した場合は、プリント結果の
可視像にもLEDの発光むらに起因する濃淡むらが生ずる
のを防ぎ得ない。しかもこの現象はLEDアレイプリンタ
ヘツトを用いた構成にのみ特有なものではない。例えば
現在普及しているワイヤドツトプリンタヘツドについて
言えば、ピンヘツド機構部の摩耗やアクチユエータの電
気的特性に不ぞろいがあれば当然に発生する現象であ
る。しかしワイヤドツトプリンタにおいてはドツトのピ
ン数が少ないことと、出力像のあまり精度が要求されな
いこともあつて、従来はこれが熟練者の調整によつて解
決されていた場合も少なくない。しかるに出力ドツトの
数も膨大でかつその出力像にも高い精度が要求されるよ
うな用途にあつては、もはやこの特性のばらつきを無視
し得ない。しかも高密度に構成されたLEDアレイプリン
タヘツドでは特性の不均一なドツト素子を交換すること
もできないから、いわゆる歩留まりを悪くする原因とも
なつていた。これに対処するため適当な長さのLEDアレ
イプリンタヘツドをつなぎ合せて用いる方法が考えられ
る。しかしこうしても歩留まりの観点からは多少の効果
しか期待されない。またLEDに流れる電流で合せ込む方
法も考えられるが、LEDの数が膨大であるために電流制
御抵抗もアレー抵抗で構成されるのが通常であり、従つ
てこの方法も実際的ではない。

［発明が解決しようとする課題］本発明は、かかる点に鑑みて、複数の記録素子の特性の
ばらつきに依る濃度ムラを、記録素子の数より少なく構
成要素を繰り返し使うことにより高精度に改善すること
ができる記録装置を提供することを目的とする。

［課題を解決するための手段］かかる目的を達成するため、本発明の記録装置は、与え
られたデジタル画像信号に応じて駆動され、夫々ｍ個の
素子よりなるグループをｎ個有する（ｎ×ｍ）個の記録
素子（n,mは夫々２以上の整数）と、デジタル画像信号
を入力する入力手段と、前記（ｎ×ｍ）個の記録素子
を、夫々がｍ個の素子よりなるグループ毎に順次駆動
し、該グループ毎の軌道動作を少なくともｎ回繰り返す
駆動回路と、前記入力されたデジタル画像信号に同期し
たクロツクから、タイミング信号を形成するタイミング
回路と、前記（ｎ×ｍ）個の記録素子の駆動特性のばら
つきを補正するために、各素子について駆動時間の補正
値を、前記（ｎ×ｍ）個の記録素子に対応して夫々格納
するメモリと、前記メモリから読み出されたｍ個の補正
値に従い、前記タイミング信号に応答して前記駆動回路
による前記記憶素子の駆動時間を各グループ毎に順次補
正し、該グループ毎の補正動作を少なくともｎ回繰り返
す補正回路と、前記タイミング信号に応じて前記駆動回
路によって駆動される記憶素子のグループを、少なくと
もｎ回切換える切り替え手段とを有することを特徴とす
る。

［実施例］以下、図面を参照して本発明の実施例を詳細に説明す
る。第２図は第１実施例のLEDアレイプリンタヘツド駆
動回路を示す回路図である。ここで第１図にあるものと
同様の機能を果たすものには同一の参照番号又は記号を
付した。以下にそれ以外の構成について述べる。図にお
いて、８はカウンタ１の出力信号3₁〜3₃（計数値）をア
ドレス入力として時間制御のためのデータD₀,D₁を出力
するメモリ、９はメモリ８からの読出しデータD₀,D₁が
充分に安定するまでの時間だけの主走査クロツク信号２
を遅延させる遅延回路、10₁〜10₄はアンドゲートA₁〜A₄
を介して夫々LED₁〜LED₄,LED₅〜LED₈の組を交互に、か
つその中でLEDの点灯時間を個別に制御する時間制御回
路である。個別の点灯時間の設定は、ラツチパルス信号
4₁〜4₄がメモリ８からの共通読出しデータD₀,D₁を時間
制御回路10₁〜10₄へ順番に設定する構成によつて得られ
る。実施例では８個のLED素子を４来ずつの２グループ
に分けた。これは説明の便宜を計るための構成であつ
て、ｎ個のLED素子をｍグループについて制御するもの
が実際的である。カウンタ１の出力Q₂は計数値の上位ビ
ツトである。従つてその計数値が０〜３の期間はLOレベ
ルで４〜７の期間はHIレベルになる。この様子は第３図
に示す動作タイミングチヤートの号「Q₂」に示されてい
る。出力Q₂がLOである期間は、インバータドライバ11の
出力がHIになつてトランジスタTr₁,Tr₂を導通する。こ
のときLED₁〜LED₄はドライバD₁〜D₄によつて点灯制御さ
れる。また出力Q₂がHIである期間は、ドライバ12の出力
がHIになつてトランジスタTr₃,Tr₄を導通する。このと
きはLED₅〜LED₈がドライバD₁〜D₄によつて点灯制御され
る。カウンタ１の計数値は０〜７まで計数されるからこ
の計数値の出力信号3₁〜3₃をアドレス入力とするメモリ
８はLED₁〜LED₈に対して固有の読出しデータを出力する
ことになる。

第４図には時間制御回路10₁の回路構成例を示した。他
の10₂〜10₄についても同一である。図においてダウンカ
ウンタ101への入力信号は、その計数値を初期設定する
ためのメモリ８からの読出しデータD₀,D₁、前記初期設
定を選択的に付勢するラツチパルス信号4₁、前記読出し
データが充分に安定するのを待つて実際に初期設定のタ
イミングを与える遅延クロツク信号「DCLK」である。こ
の遅延クロツク信号はダウンカウンタ101が後に逆計数
を行うときのクロツク信号でもある。初期設定の値が
“0"でない限りは出力端子Q_A,Q_Bの何れかに１の信号が
出力される。このときNORゲート102の出力信号は０で、
ダウンカウンタ101の逆計数付勢端子Ｔを付勢する。ま
たインバータ102で反転した１の信号Ｑは時間制御回路1
0₁から出力される。更にダウンカウンタ101の次の遅延
クロツク信号から逆計数を開始して、やがてその計数値
の値が“0"に達すると出力端子Q_A,Q_Bの信号が共に０に
なり、NORゲート102の出力信号は１になる。このときダ
ウンカウンタ101の逆計数付勢端子Ｔは消勢されて以後
の計数動作を停止する。また同時に時間制御回路の出力
信号Ｑは０になつて次の初期設定が行われるまでこの状
態を保持するものである。

以下第３図の動作タイミングチヤートに従つて第２図の
回路動作を説明する。図には主走査クロツク信号「CL
K」２と、これ所定時間だけ遅延させた遅延クロツク信
号「DCLK」との位相を示した。主走査はデータイネーブ
ル信号「DATA−EN」７と同期して行われｌ番目とｌ＋１
番目の主走査について示されている。ビデオ信号「VIDE
O」５はｌ番目の主走査について言えばその内容は1,0,
0,0,0,1,1,1の８ドツト画素信号であり、１クロツク分
の間をおいてｌ＋１番目についても同様にして読み取れ
る。実施例では１のビデオ信号に対しては黒色が、また
０のビデオ信号に対して白色の可視像が得られる場合を
示した。カウンタ１の出力下位ビツトをデコードしたラ
ツチパルス信号4₁〜4₄は主走査の期間に２度ずつ得られ
る。そしてラツチパルス信号4₁〜4₄とカウンタ１の計数
値との関係を図面に付した。カウンタ１の出力上位ビツ
トQ₂はメモリ８の上位ビツトにアドレス入力されるから
読出しデータD₀,D₁は主走査の期間に８個の固有な値と
なる。またカウンタ１の出力上位ビツトQ₂はLED₁〜LED₄
とLED₅〜LED₈の組を時分割して付勢するから、結局LED₁
〜LED₈は個別に固有の時間制御を受けることになる。

以下具体的に説明すると、ラツチFF₁は最初のラツチパ
ルス信号4₁の立上りでビデオ信号「VIDEO」を記憶し、
出力信号「FF₁−Ｑ」はこの時点で１になる。またラツ
チFF₂の出力信号「FF₂−Ｑ」は最初のラツチパルス信号
4₂の立上りでは０である。一方時間制御回路10₁には、
最初のラツチパルス信号4₁で選択される期間に、メモリ
８の０番地の読出しデータD₀,D₁が初期設定される。実
際に設定をするタイミングは遅延クロツク信号「DCLK」
の立上りであり、この時点で、時間制御回路10₁の出力
信号「10₁−Ｑ」は１になる。また同様にして時間制御
回路10₂の出力信号「10₂−Ｑ」は最初のラツチパルス信
号4₂で選択される期間に１になる。実施例ではLED₁の輝
度が弱いのでその初期設定値を３とし、またそれ以外の
LED₂〜LED₈の輝度は標準的なものとしてその初期設定値
を２とした。時間制御回路の中ではダウンカウンタ101
の計数値が前期初期設定に続く遅延クロツク信号「DCL
K」の発生する度に−１される。従つてその出力信号「1
0₁−Ｑ」は３個目の遅延クロツク信号の立上りで、また
出力信号「10₂−Ｑ」は２個目の遅延クロツク信号の立
上りで０に戻り、夫々、次の初期設定が行われるまで０
のレベルを保持する。次の初期設定は夫々第２ラツチパ
ルス信号4₁,4₂で行われる。このように実施例の装置で
は、主走査の期間を２分割し、同一の時間制御回路を異
なるLEDの駆動時間制御のために使用した。従つて制御
できる時間の最大値は1/2主走査期間ということなる。
つまりこの1/2主走査期間は、少なくともこの期間内に
おいて、感光性が十分に感光する等を最短の条件として
決定される。多分割の場合も同様である。アンドゲート
A₁にはラツチFF₁と時間制御回路10₁の出力が入力されて
いるから、ラツチFF₁の出力が１のときにアンドゲートA
₁の出力は時間的な制限を受けることになる。アンドゲ
ートA₁の出力である期間はドライバD₁を付勢してLED₁に
電流を流す。一方ラツチFF₂の出力は０であるからこの
場合は何ら時間的な制限を受けない。ラツチFF₂の出力
が時間的な制限を受けるのはLED₆を点灯制御するときの
時間であることが分かる。このようにしてLED₁はこれが
点灯するときは、この輝度が弱いために常に３クロツク
分の期間で発光し、またそれ以外のLED₂〜LED₈は、その
輝度が相対的に強いために常に２クロツク分の期間で発
光する。勿論、この時間制御は補数的な制御であつても
良い。補数的な制御とは、実施例について言えば、1/2
主走査期の中でLEDを点灯させないための時間を決定す
る制御を言う。具体的に言うと、1/2主走査の期間は４
クロツク分あり、LED₁はその輝度が弱いために点灯を消
勢する期間を１クロツク分とする。これに比べてLED₂〜
LED₈はその輝度が相対的に強いから点灯を消勢する期間
は２クロツク分である。従つてメモリ８の０番地からは
１のデータが、また１〜７番地からは２のデータが読み
出される。実施例をこの様な構成に変えるには、時間制
御回路10₁〜10₄の各出力線は第４図の出力端子Ｑから取
れば良い。また上記何れかの方法で駆動時間の制御を行
うかはメモリ８のデータ読出しビツト数を最少とするよ
うな条件が考慮される。

実施例の目的はこのような点灯時間の個別制御によつて
感光面に結果として均一なドツト感光像を得ようとする
ものである。もし主走査期間に副走査を停止させるよう
な制御を想定すれば、LEDの発光時間を制御することに
よつて単位感光面の感光量が均一化される効果がある。
また副走査を同時に行うような制御下では、結果として
感光した面積の大きさに差が生じ、その可視像を巨視的
に見れば、濃度の均一化が得られるという効果も利用し
得る。

前述した如く本願発明の目的とする簡単な構成で効果的
な補正をするとは、例えば適当な素子数から成るLEDア
レイプリンタヘツド複数個に対してこれをマトリクス状
に制御することにより、共有し得る回路（LEDドライ
バ、時間制御回路等）の数を格段に節約することにあ
る。このようにすればメモリ８に格納されている全LED
の補正データはその全ては有効に使用されると同時に、
共有し得る回路の素子数を極めて少ないものとした廉価
なプリンタヘツド駆動装置が実現される。

以上述べた実施例の構成、制御によつて可視像の画質の
改善が計られた。またかかる駆動時間の制御が従来技術
において述べた他のプリンタヘツドに対しても応用でき
ることは自明である。尚、第２図において、データ書込
線13はマイクロコンピユータ（図示せず）からメモリ８
へのデータ書込みを行える構成を示すものである。もち
ろんヘツド個々に対してそれぞれ補正データを書込んだ
ROMをメモリ８として用いるときはデータ書込線は不用
である。LEDアレイプリンタヘツドに限らず、他のプリ
ンタ機構やプリンタ素子においても、その特性に経時的
な変化があることは避けられない。本発明によれば、そ
の様な特性の変化を容易に補正するための手段として、
マイクロコンピユータや直接の手操作を介して容易に内
容を書き変え可能に構成してところのメモリ８を備えて
良い。このように構成すれば、前記経時的な変化を補正
できることは勿論のこと、メモリ８の全ての内容に＋１
又は−１する等の一律な処理を行つて、可視像の濃度を
均一なままで増減することも容易に可能となる。

［発明の効果］本発明に依り、（ｎ×ｍ）個の記録素子を夫々ｍ個の素
子からなるグループ毎に駆動するに際し、、該（ｎ×
ｍ）個の記録素子の駆動特性のばらつきを補正するため
の各素子について駆動時間の補正値が、メモリから前記
グループ毎に読み出され、かかる補正値により入力手段
から順次入力されたデジタル画像信号に同期したタイミ
ングで記録素子の駆動時間が補正され、このｍ個の素子
からなるグループ毎の補正された駆動が少なくともｎ回
繰り返されることにより、（ｎ×ｍ）個の記録素子の補
正された駆動が実現するので、複数の記録素子の特性の
ばらつきに依る濃度ムラを、記録素子の数より少ない構
成の補正回路及び駆動回路の使用で高精度に改善するこ
とができる。

【図面の簡単な説明】

第１図は従来のLEDアレイプリンタヘツド駆動回路を示
す回路図、第２図は本発明に係る一実施例のLEDアレイプリンタヘ
ツド駆動回路を示す回路図、第３図は第２図に示す実施例のLEDアレイプリンタヘツ
ド駆動回路の動作タイミングチヤート、第４図は時間制御回路構成の一例を示すブロツク図であ
る。ここで、１……カウンタ、２……主走査クロツク信号、
３……計数値の出力信号、４……デコーダ、4₁〜4_n……
ラツチパルス信号、５……ビデオ信号、６……LEDアレ
イプリンタヘツド、７……データイネーブル信号、８…
…メモリ、９……遅延回路、10₁〜10₄……時間制御回
路、11……インバータドライバ、12……ドライバ、13…
…データ書込線、FF₁〜FF_n……ラツチフリツプフロツ
プ、A₁〜A₄……アンドゲート、D₁〜D_n……ドライバ、LE
D₁〜LED_n……LED発光素子、R₁〜R_n……電流制限抵抗で
ある。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−194875（ＪＰ，Ａ) 特開昭52−45825（ＪＰ，Ａ) 特開昭57−115358（ＪＰ，Ａ) 特開昭56−127469（ＪＰ，Ａ) 特開昭58−48562（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】与えられたデジタル画像信号に応じて駆動
され、夫々ｍ個の素子よりなるグループをｎ個有する
（ｎ×ｍ）個の記録素子（n,mは夫々２以上の整数）
と、デジタル画像信号を入力する入力手段と、前記（ｎ×ｍ）個の記録素子を、夫々がｍ個の素子より
なるグループ毎に順次駆動し、該グループ毎の駆動動作
を少なくともｎ回繰り返す駆動回路と、前記入力されたデジタル画像信号に同期したクロツクか
ら、タイミング信号を形成するタイミング回路と、前記（ｎ×ｍ）個の記録素子の駆動特性のばらつきを補
正するために、各素子について駆動時間の補正値を、前
記（ｎ×ｍ）個の記録素子に対応して夫々格納するメモ
リと、前記メモリから読み出されたｍ個の補正値に従い、前記
タイミング信号に応答して前記駆動回路による前記記憶
素子の駆動時間を各グループ毎に順次補正し、該グルー
プ毎の補正動作を少なくともｎ回繰り返す補正回路と、前記タイミング信号に応じて前記駆動回路によって駆動
される記憶素子のグループを、少なくともｎ回切換える
切り替え手段とを有することを特徴とする記録装置。