JPH0763050B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0763050B2 JPH0763050B2 JP60108118A JP10811885A JPH0763050B2 JP H0763050 B2 JPH0763050 B2 JP H0763050B2 JP 60108118 A JP60108118 A JP 60108118A JP 10811885 A JP10811885 A JP 10811885A JP H0763050 B2 JPH0763050 B2 JP H0763050B2
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- Japan
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- source
- gate
- junction
- fet
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は超微細な相補型半導体装置に係り、特に、従来
よりも高集積つ高信頼な相補型半導体装置に関する。
よりも高集積つ高信頼な相補型半導体装置に関する。
従来より多くのSiLSIに使われているMIS型素子は、年と
ともに急速な微細化を進めている。この微細化に伴うゲ
ート絶縁膜薄膜化が、絶縁膜破壊寿命の著しい低下を引
き起こしている。第３図は発明者らが測定したゲート酸
化膜の破壊寿命の膜厚依存性を示している。寿命は高電
圧ストレスで得た寿命を用いて低電圧の寿命を外挿予測
して得たものであり、電源電圧5Vでの値である。図より
明らかな様に、寿命は薄膜化ともに指数関数的に低下し
ている。寿命を維持しつつ薄膜化を進めることがいかに
困難かがわかる。
ともに急速な微細化を進めている。この微細化に伴うゲ
ート絶縁膜薄膜化が、絶縁膜破壊寿命の著しい低下を引
き起こしている。第３図は発明者らが測定したゲート酸
化膜の破壊寿命の膜厚依存性を示している。寿命は高電
圧ストレスで得た寿命を用いて低電圧の寿命を外挿予測
して得たものであり、電源電圧5Vでの値である。図より
明らかな様に、寿命は薄膜化ともに指数関数的に低下し
ている。寿命を維持しつつ薄膜化を進めることがいかに
困難かがわかる。
これを解決するには、絶縁膜を使わない接合型電界効果
素子（例えば、Ｊ−FET,MES−FET）を使用する方法が考
えられる（フイジツクス オブ セミコンダクター デ
バイシーズ エス・エム・シーズ第312頁〜第361頁．
（Physics of Semiconductor Devices,S.M.Sze PP.312
〜361））。
素子（例えば、Ｊ−FET,MES−FET）を使用する方法が考
えられる（フイジツクス オブ セミコンダクター デ
バイシーズ エス・エム・シーズ第312頁〜第361頁．
（Physics of Semiconductor Devices,S.M.Sze PP.312
〜361））。
本発明は、従来より低消費電力かつ高速な素子として使
われて来た相補型MOS素子（Ｃ−MOS;第２図，特昭開58
−55061参照）を超微細化する上で問題となる上記絶縁
膜寿命の低下を、上記接合型電界効果素子の導入によつ
て解消するものである。
われて来た相補型MOS素子（Ｃ−MOS;第２図，特昭開58
−55061参照）を超微細化する上で問題となる上記絶縁
膜寿命の低下を、上記接合型電界効果素子の導入によつ
て解消するものである。
本発明の目的は、相補の接合型電界効果トランジスタか
らなるインバータを有しながらも、低消費電力の半導体
装置を提供することにある。
らなるインバータを有しながらも、低消費電力の半導体
装置を提供することにある。
本願発明は、上記目的を達成するため、ノーマル・オフ
型の接合型FETからなる相補型インバータの各FETのゲー
ト・ソース間電圧をその順方向電圧より小さくなる如く
電圧を設定した。これにより、接合型FETのゲート・ソ
ース間電流を低減し、低消費電力化を実現した。
型の接合型FETからなる相補型インバータの各FETのゲー
ト・ソース間電圧をその順方向電圧より小さくなる如く
電圧を設定した。これにより、接合型FETのゲート・ソ
ース間電流を低減し、低消費電力化を実現した。
以下、本発明の実施例を図を用いて説明する。
実施例１ 第１の実施例を第１図に示す。図はｎ型Si基板21上にｐ
型ウエル22を有し、同ウエル中にｎ型チヤネル領域23,
ソース・ドレーン高濃度ｎ型不純物領域24,p型不純物で
形成されたゲート25等で構成された接合型電界効果トラ
ンジスタ（以下JFET）を有し、かつｎ型Si基板の他の表
面部分、ｐ型チヤネル領域226,ソース・ドレーン高濃度
ｐ型不純物領域27,n型不純物で形成されたゲート28等で
構成されたJFETを有する相補型のJFETである。チヤネル
23及び26の不純物濃度は1015〜1019cm-3,高濃度不純物
層24及び27の不純物濃度は1018cm-3以上である。
型ウエル22を有し、同ウエル中にｎ型チヤネル領域23,
ソース・ドレーン高濃度ｎ型不純物領域24,p型不純物で
形成されたゲート25等で構成された接合型電界効果トラ
ンジスタ（以下JFET）を有し、かつｎ型Si基板の他の表
面部分、ｐ型チヤネル領域226,ソース・ドレーン高濃度
ｐ型不純物領域27,n型不純物で形成されたゲート28等で
構成されたJFETを有する相補型のJFETである。チヤネル
23及び26の不純物濃度は1015〜1019cm-3,高濃度不純物
層24及び27の不純物濃度は1018cm-3以上である。
チヤネルの厚さ29は、ｐ型ウエル22,ソース・ドレーン2
4,ゲート25に同電位を印加したとき、チヤネル内に空乏
層が広がり、ソース・ドレーン間にわずかな電位差を生
じさせても電流が流れないようにする必要がある（ノー
マル・オフ）。
4,ゲート25に同電位を印加したとき、チヤネル内に空乏
層が広がり、ソース・ドレーン間にわずかな電位差を生
じさせても電流が流れないようにする必要がある（ノー
マル・オフ）。
チヤネルの厚さ30も、ｎ型基板21,ソース・ドレーン27,
ゲート28に同電位を印加したとき、チヤネル内に空乏層
が広がり、ソース・ドレーン間にわずかな電位差を生じ
させても電流が流れないようにする必要がある（ノーマ
ル・オフ）。
ゲート28に同電位を印加したとき、チヤネル内に空乏層
が広がり、ソース・ドレーン間にわずかな電位差を生じ
させても電流が流れないようにする必要がある（ノーマ
ル・オフ）。
実施例２ 第２の実施例を第４図に示す。第４図はガラスや酸化膜
等の絶縁性基板31の表面に半導体基体を設け、該基体中
にｎ型チヤネル領域32,ソース・ドレーン高濃度ｎ型不
純物領域33,p型不純物で形成されたゲート34等で構成さ
れたJFETを有し、他の基板表面にｐ型チヤネル領域35,
ソース・ドレーン高能度ｐ型不純物領域36及びｎ型不純
物で形成されたゲート37等で構成されたJFETを有する相
補型のJFETである。濃度及びチヤネル厚さ等は第１図の
相補型JFETに準ずる。
等の絶縁性基板31の表面に半導体基体を設け、該基体中
にｎ型チヤネル領域32,ソース・ドレーン高濃度ｎ型不
純物領域33,p型不純物で形成されたゲート34等で構成さ
れたJFETを有し、他の基板表面にｐ型チヤネル領域35,
ソース・ドレーン高能度ｐ型不純物領域36及びｎ型不純
物で形成されたゲート37等で構成されたJFETを有する相
補型のJFETである。濃度及びチヤネル厚さ等は第１図の
相補型JFETに準ずる。
実施例３ 第３の実施例を第５図に示す。図はｎ型半導体基板41の
表面領域にｐ型ウエル42を有し、同ウエルの表面にｎ型
チヤネル43,ソースドレーン高濃度ｎ型不純物領域44及
びゲート電極用金属45で構成された金属−半導体接合型
電界効果トランジスタ（MESFET）を有し、ウエルのない
ｎ型基板表面にｐ型チヤネル領域46,ソース・ドレーン
高濃度ｐ型不純物領域47及びゲート電極用金属48で構成
されたMESFETを有する相補型MESFETを示している。濃度
及びチヤネル厚さ49,50等に関しては第３図の相補型JFE
Tに準ずる注意が必要である。
表面領域にｐ型ウエル42を有し、同ウエルの表面にｎ型
チヤネル43,ソースドレーン高濃度ｎ型不純物領域44及
びゲート電極用金属45で構成された金属−半導体接合型
電界効果トランジスタ（MESFET）を有し、ウエルのない
ｎ型基板表面にｐ型チヤネル領域46,ソース・ドレーン
高濃度ｐ型不純物領域47及びゲート電極用金属48で構成
されたMESFETを有する相補型MESFETを示している。濃度
及びチヤネル厚さ49,50等に関しては第３図の相補型JFE
Tに準ずる注意が必要である。
実施例４ 第４の実施例を第６図に示す。図は絶縁性基板51の表面
領域に、ｎ型チヤネル領域52,ソース・ドレーン高濃度
ｎ型不純物領域53及びタングステン等のゲート電極用金
属54で構成されたMESFETを有し、他の表面領域に、ｐ型
チヤネル領域55,ソースドレーン高濃度ｐ型不純物領域5
6及びゲート電極用金属57で構成されたMESFETを有する
相補型MESFETを示している。濃度及びチヤネル厚さに関
しては第１図の相補型JFETに準ずる注意が必要である。
領域に、ｎ型チヤネル領域52,ソース・ドレーン高濃度
ｎ型不純物領域53及びタングステン等のゲート電極用金
属54で構成されたMESFETを有し、他の表面領域に、ｐ型
チヤネル領域55,ソースドレーン高濃度ｐ型不純物領域5
6及びゲート電極用金属57で構成されたMESFETを有する
相補型MESFETを示している。濃度及びチヤネル厚さに関
しては第１図の相補型JFETに準ずる注意が必要である。
なお、第５図のゲート電極45と48は異なる仕事関数の材
料を使うことも可能である。具体的には、Al,W,Pt,Au
や,WSi2,TiSi2の合金でもよい。同様に第６図のゲート
電極54と57も異なる仕事関数の材料を使うことも可能で
ある。
料を使うことも可能である。具体的には、Al,W,Pt,Au
や,WSi2,TiSi2の合金でもよい。同様に第６図のゲート
電極54と57も異なる仕事関数の材料を使うことも可能で
ある。
実施例５ この他、第７図に示すような、ｐ型半導体基板61にｎ型
ウエル62を有し、ｐ型基板表面とｎ型ウエル表面に、そ
れぞれ、ｎ型チヤネル63を持つJFETとｐ型チヤネル66を
持つJFETを有する相補型JFET,あるいは、第８図に示す
ような、ｐ型半導体基板71にｎ型ウエル72を有し、ｐ型
基板表面とｎ型ウエル表面のそれぞれに、ｎ型チヤネル
73を持つMESFETとｐ型チヤネルを持つMESFETを有する相
補型MESFETも考えられる。
ウエル62を有し、ｐ型基板表面とｎ型ウエル表面に、そ
れぞれ、ｎ型チヤネル63を持つJFETとｐ型チヤネル66を
持つJFETを有する相補型JFET,あるいは、第８図に示す
ような、ｐ型半導体基板71にｎ型ウエル72を有し、ｐ型
基板表面とｎ型ウエル表面のそれぞれに、ｎ型チヤネル
73を持つMESFETとｐ型チヤネルを持つMESFETを有する相
補型MESFETも考えられる。
実施例６ 上述のウエル領域は第9,10図に示すようにp,n両領域に
対しても設けることができる。こうした場合、基板21,4
1は、低濃度にでき、又、素子特性に応じてウエル22,6
2,42,72の濃度、深さ等を容易に変更できるという利点
がある。もちろん、絶縁基板上に設けた半導体中にpn両
ウエル領域を設けることも可能である。
対しても設けることができる。こうした場合、基板21,4
1は、低濃度にでき、又、素子特性に応じてウエル22,6
2,42,72の濃度、深さ等を容易に変更できるという利点
がある。もちろん、絶縁基板上に設けた半導体中にpn両
ウエル領域を設けることも可能である。
実施例７ 第１図の相補型JFETを回路に応用した実施例を第11図に
示す。図はノーマルオフ型ｐ型JFET81とノーマルオフ型
ｎ型JFET82を用いたインバータ回路を示す。本回路にお
いては、JFET81及び82のゲートとソース又はドレーン間
の順方向電圧以下の電圧で動作することが必要である。
すなわち、JFET81のゲートとソース又はドレーン間の順
方向電圧Ｖbi（１）とすると、 Ｖbi（１）＞ＶCC （１） が必要である。さらに、JFET82のゲートとソース又はド
レーン間の順方向電圧をＶbi（２）とすると、 Ｖbi（２）＞ＶCC （２） が必要である。（１）式及び（２）式より次式が必要で
ある。
示す。図はノーマルオフ型ｐ型JFET81とノーマルオフ型
ｎ型JFET82を用いたインバータ回路を示す。本回路にお
いては、JFET81及び82のゲートとソース又はドレーン間
の順方向電圧以下の電圧で動作することが必要である。
すなわち、JFET81のゲートとソース又はドレーン間の順
方向電圧Ｖbi（１）とすると、 Ｖbi（１）＞ＶCC （１） が必要である。さらに、JFET82のゲートとソース又はド
レーン間の順方向電圧をＶbi（２）とすると、 Ｖbi（２）＞ＶCC （２） が必要である。（１）式及び（２）式より次式が必要で
ある。
Ｖbi（１）とＶbi（２）の大きくない値＞ＶCC （３） 以上説明した実施例によれば、薄いゲート酸化膜を使用
していないことにより、ゲート酸化膜寿命の低下を考え
る必要なく素子の微細化が可能となり、かつ相補型JFET
ないし相補型AESFETを適正な電源電圧で動作させること
により、低消費電力かつ高速の回路動作を実現させる効
果がある。
していないことにより、ゲート酸化膜寿命の低下を考え
る必要なく素子の微細化が可能となり、かつ相補型JFET
ないし相補型AESFETを適正な電源電圧で動作させること
により、低消費電力かつ高速の回路動作を実現させる効
果がある。
なお、第11図のインバータ回路にはJFETを用いたが、代
りにMESFETであつせもインバータ回路動作が可能である
ことはいうまでもなく、さらに（３）式の条件が不可欠
である。
りにMESFETであつせもインバータ回路動作が可能である
ことはいうまでもなく、さらに（３）式の条件が不可欠
である。
本発明はSi以外の半導体に対しても有効である。
本発明の構造と電圧条件を用いることにより、ゲート酸
化膜寿命の低下を考えることなく素子微細化が可能とな
り、さらに低消費電力かつ高速動作回路を実現する効果
がある。
化膜寿命の低下を考えることなく素子微細化が可能とな
り、さらに低消費電力かつ高速動作回路を実現する効果
がある。
第１図はJFETの断面図、第２図は従来MOS Trの断面図、
第３図はゲート酸化膜厚と破壊寿命の関係を示す図、第
4,7,9図はJFETの断面図、第5,6,8,10図はMESFETの断面
図、第11図はJFETを用いたインバータ回路図である。 １……破壊寿命とゲート酸化膜厚の関係、11,21,41……
ｎ型Si基板、12,22,42……ｐ型ウエル、13……ｎ型ソー
ス・ドレーン拡散層、14,17……ゲート酸化膜、15,18…
…ゲート電極、16……ｐ型ソース・ドレーン拡散層、2
3,32,43,52,63,73……ｎ型チヤネル領域、26,35,46,55,
66,76……ｐ型チヤネル領域、24,33,44,53,64,74……ｎ
型ソース・ドレーン拡散層、27,36,47,56,67,77……ｐ
型ソース・ドレーン拡散層、25,34,65……ｐ型ゲート拡
散層、28,37,68……ｎ型ゲート拡散層、29,30,49,50…
…チヤネル厚さ、45,48,54,57,75,78……ゲート金属、3
1,51……絶縁性基板、61,71……ｐ型Si基板、81……ｐ
型JFET、82……ｎ型JFET、83……電源電圧印加端子,84
……ｐ型JFETゲート端子、85……インバータ出力端子、
86……ｎ型JFETゲート端子、87……接地端子、88……イ
ンバータ入力端子。
第３図はゲート酸化膜厚と破壊寿命の関係を示す図、第
4,7,9図はJFETの断面図、第5,6,8,10図はMESFETの断面
図、第11図はJFETを用いたインバータ回路図である。 １……破壊寿命とゲート酸化膜厚の関係、11,21,41……
ｎ型Si基板、12,22,42……ｐ型ウエル、13……ｎ型ソー
ス・ドレーン拡散層、14,17……ゲート酸化膜、15,18…
…ゲート電極、16……ｐ型ソース・ドレーン拡散層、2
3,32,43,52,63,73……ｎ型チヤネル領域、26,35,46,55,
66,76……ｐ型チヤネル領域、24,33,44,53,64,74……ｎ
型ソース・ドレーン拡散層、27,36,47,56,67,77……ｐ
型ソース・ドレーン拡散層、25,34,65……ｐ型ゲート拡
散層、28,37,68……ｎ型ゲート拡散層、29,30,49,50…
…チヤネル厚さ、45,48,54,57,75,78……ゲート金属、3
1,51……絶縁性基板、61,71……ｐ型Si基板、81……ｐ
型JFET、82……ｎ型JFET、83……電源電圧印加端子,84
……ｐ型JFETゲート端子、85……インバータ出力端子、
86……ｎ型JFETゲート端子、87……接地端子、88……イ
ンバータ入力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久米 均 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 井倉 康雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 濱田 明美 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭54−124979（ＪＰ，Ａ) 特開 昭59−198750（ＪＰ，Ａ) 特開 昭60−64475（ＪＰ，Ａ) 特開 昭61−99379（ＪＰ，Ａ)
Claims (3)
- 【請求項１】第１導電型の半導体基板の表面領域に第１
導電型と反対導電型のノーマル・オフ型の第１の接合型
EFTと、上記第１導電型と反対導電型の半導体基板の表
面領域に第１導電型のノーマル・オフ型の第２の接合型
FETとを有し、上記第１の接合型FETのドレインと上記第
２の接合型FETのドレインとが接続された相補型インバ
ータを具備する半導体装置において、 上記第１の接合型FETのソースと上記第２の接合型FETの
ソースとの間に印加される電圧Vccと上記第１の接合型F
ETのゲートとソースとの間の順方向電圧Vbi（１）と上
記第２の接合型FETのゲートとソースとの間の順方向電
圧Vbi（２）との間に、 Vbi（１）＞Vcc Vbi（２）＞Vcc となる関係が設定されてなることを特徴とする半導体装
置。 - 【請求項２】上記第１導電型の半導体基板と上記反対導
電型の半導体基板とは絶縁性基板上に形成されたことを
特徴とする特許請求の範囲第１項に記載の半導体装置。 - 【請求項３】上記第１の接合型FETと上記第２の接合型F
ETとは金属−半導体接合FETであることを特徴とする特
許請求の範囲第１項または第２項のいずれかに記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108118A JPH0763050B2 (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108118A JPH0763050B2 (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267358A JPS61267358A (ja) | 1986-11-26 |
| JPH0763050B2 true JPH0763050B2 (ja) | 1995-07-05 |
Family
ID=14476371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108118A Expired - Lifetime JPH0763050B2 (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763050B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437057A (en) * | 1987-07-15 | 1989-02-07 | Ibm | Thin film field effect transistor |
| JPH0793411B2 (ja) * | 1989-01-05 | 1995-10-09 | 浜松ホトニクス株式会社 | 電荷増幅用半導体装置 |
| US20050104132A1 (en) | 2001-01-23 | 2005-05-19 | Tsutomu Imoto | Semiconductor device and manufacturing method thereof |
| JP2002222814A (ja) * | 2001-01-23 | 2002-08-09 | Sony Corp | 半導体装置およびその製造方法 |
| US7569873B2 (en) * | 2005-10-28 | 2009-08-04 | Dsm Solutions, Inc. | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys |
| FI20150334A (fi) | 2015-01-14 | 2016-07-15 | Artto Mikael Aurola | Paranneltu puolijohdekokoonpano |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124979A (en) * | 1978-03-22 | 1979-09-28 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPS59198750A (ja) * | 1983-04-25 | 1984-11-10 | Seiko Epson Corp | 半導体装置 |
| JPS6064475A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | 電界効果半導体装置 |
| JPS6199379A (ja) * | 1984-10-19 | 1986-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置 |
-
1985
- 1985-05-22 JP JP60108118A patent/JPH0763050B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61267358A (ja) | 1986-11-26 |
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