JPH0758982B2 - 非同期デ−タのブロックモード伝送方法及びデ−タユニツト - Google Patents
非同期デ−タのブロックモード伝送方法及びデ−タユニツトInfo
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- JPH0758982B2 JPH0758982B2 JP61148345A JP14834586A JPH0758982B2 JP H0758982 B2 JPH0758982 B2 JP H0758982B2 JP 61148345 A JP61148345 A JP 61148345A JP 14834586 A JP14834586 A JP 14834586A JP H0758982 B2 JPH0758982 B2 JP H0758982B2
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- 238000010586 diagram Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 本発明は一般にデータ伝送システムに関し、特にディジ
タルネットワーク上の非同期データに対する速度調整を
行う回路及び方法に関する。
タルネットワーク上の非同期データに対する速度調整を
行う回路及び方法に関する。
一般によく知られているように、データは伝送の同期モ
ードまたは非同期モードを使用する２点の装置間で伝送
される。同期モードにおいては、クロック信号はデータ
と共に伝送されるか、またはデータに埋め込まれて伝送
され送信機及び受信機の同期を常に維持する。非同期モ
ードにおいては、データの各ビットに対して送信機及び
受信機の間でのタイミングを伝える信号はキャラクタフ
ォーマット内にない。代わりに、スタービットが各キャ
ラクに対して送信機及び受信機による同期信号として使
用される。また、各バイトまたはキャラクは各バイトの
境界を限定する停止ビットで終了する。
ードまたは非同期モードを使用する２点の装置間で伝送
される。同期モードにおいては、クロック信号はデータ
と共に伝送されるか、またはデータに埋め込まれて伝送
され送信機及び受信機の同期を常に維持する。非同期モ
ードにおいては、データの各ビットに対して送信機及び
受信機の間でのタイミングを伝える信号はキャラクタフ
ォーマット内にない。代わりに、スタービットが各キャ
ラクに対して送信機及び受信機による同期信号として使
用される。また、各バイトまたはキャラクは各バイトの
境界を限定する停止ビットで終了する。
非同期オペレーションは送信機及び受信機がそれ自体
で、送信される最大データ速度に通常依存する許容範囲
内で正確な同じ公称周波数をもつ自走クロックを保持す
ることが必要である。新しいバイトフレームのスタート
ビットのすぐ後の各停止ビットをもつ非同期データフレ
ームの連続的な伝送はブロックモード伝送と呼ばれる。
で、送信される最大データ速度に通常依存する許容範囲
内で正確な同じ公称周波数をもつ自走クロックを保持す
ることが必要である。新しいバイトフレームのスタート
ビットのすぐ後の各停止ビットをもつ非同期データフレ
ームの連続的な伝送はブロックモード伝送と呼ばれる。
受信機での非同期データの受信はスタートビットの開始
を検出し、このスタートビットの中心点を待ち、それか
ら受信されているデータの伝送スピードに一致するサン
プリングクロックをスタートすることによって達成され
る。この方法であらゆるビットが50パーセント間隔点で
サンプルされる。次のスタートビットが検出されると、
クロックはタイミングに同期するためにリセットされて
サンプリングプロセスが繰り返される。このオーバーサ
ンプリング技術のために、データ伝送における非同期モ
ードの利点は受信クロックスピードが送信クロックから
数パーセント離れていてもエラーレートは悪化しないこ
とである。
を検出し、このスタートビットの中心点を待ち、それか
ら受信されているデータの伝送スピードに一致するサン
プリングクロックをスタートすることによって達成され
る。この方法であらゆるビットが50パーセント間隔点で
サンプルされる。次のスタートビットが検出されると、
クロックはタイミングに同期するためにリセットされて
サンプリングプロセスが繰り返される。このオーバーサ
ンプリング技術のために、データ伝送における非同期モ
ードの利点は受信クロックスピードが送信クロックから
数パーセント離れていてもエラーレートは悪化しないこ
とである。
データ端末装置（DTE）は通常USART（Universal Synchr
onous Asynchronous Receiver Transmitter）または非
同期伝送の場合に単にUARTとして知られている回路の使
用を通して外部へインターフェースする。このUART回路
はローカルクロックによって駆動されて、UARTを一部と
するDTEとそれに接続されている伝送装置との間のフォ
ーマット変換を行う。
onous Asynchronous Receiver Transmitter）または非
同期伝送の場合に単にUARTとして知られている回路の使
用を通して外部へインターフェースする。このUART回路
はローカルクロックによって駆動されて、UARTを一部と
するDTEとそれに接続されている伝送装置との間のフォ
ーマット変換を行う。
通常の伝送システムにおいて、DTEはアナログモデムの
使用を通して他のDTEに接続されている。上記に述べた
オーバーサンプリング技術のために、一対のDTEはロー
カルクロックが所定の許容内にある限り事実上エラーの
ない通信ができる。
使用を通して他のDTEに接続されている。上記に述べた
オーバーサンプリング技術のために、一対のDTEはロー
カルクロックが所定の許容内にある限り事実上エラーの
ない通信ができる。
電話ネットワークは今日、多くのディジタルスイッチン
グ装置がシステム中で接続されるように発展している。
これらはアナログモデムを使用することなく、高速ディ
ジタル伝送パスを介して一緒にリンクされた種々のDTE
をもつ完全ディジタルネットワークを形成するために相
互接続される。このようなディジタルネットワークはブ
ロックモード伝送において、システムの異なるUARTを駆
動する異なるクロック間の変動によって起こるエラーに
敏感である。
グ装置がシステム中で接続されるように発展している。
これらはアナログモデムを使用することなく、高速ディ
ジタル伝送パスを介して一緒にリンクされた種々のDTE
をもつ完全ディジタルネットワークを形成するために相
互接続される。このようなディジタルネットワークはブ
ロックモード伝送において、システムの異なるUARTを駆
動する異なるクロック間の変動によって起こるエラーに
敏感である。
ディジタルネットワークにおいて、DTEはデータユニッ
トを介してディジタル伝送装置に接続される。各データ
ユニット及び各DTEはローカルクロックによって駆動さ
れるUARTをもっている。基本的にデータユニットはディ
ジタル伝送装置とコンパチブルなフォーマット及びプロ
トコルを保証して、それ自体で中継器のようにふるま
う。これらの状況の下で、及びUARTが使用されるオーバ
ーサンプリング技術を考慮して、データユニットは、そ
のローカルクロックがデータを伝送するDTEのクロック
からたとえ少し異なったとしても非同期データを受信で
きる。しかしながら、自分のローカルクロックスピード
よりも速いスピードでデータストリームを受信するデー
タユニットはデータを受信した後すぐにデータを連結さ
れたDTEに再送することができない。その結果、受信デ
ータの速度が、送信機のクロック速度を越える度合いに
比例してエラーが生じる。もちろん、受信データ速度が
送信機のクロック速度より低いかまたは等しい場合は問
題は生じない。
トを介してディジタル伝送装置に接続される。各データ
ユニット及び各DTEはローカルクロックによって駆動さ
れるUARTをもっている。基本的にデータユニットはディ
ジタル伝送装置とコンパチブルなフォーマット及びプロ
トコルを保証して、それ自体で中継器のようにふるま
う。これらの状況の下で、及びUARTが使用されるオーバ
ーサンプリング技術を考慮して、データユニットは、そ
のローカルクロックがデータを伝送するDTEのクロック
からたとえ少し異なったとしても非同期データを受信で
きる。しかしながら、自分のローカルクロックスピード
よりも速いスピードでデータストリームを受信するデー
タユニットはデータを受信した後すぐにデータを連結さ
れたDTEに再送することができない。その結果、受信デ
ータの速度が、送信機のクロック速度を越える度合いに
比例してエラーが生じる。もちろん、受信データ速度が
送信機のクロック速度より低いかまたは等しい場合は問
題は生じない。
ディジタル非同期データ伝送システムに伴う速度調整の
問題は通常、データユニットが伝送するクロックの公称
周波数をその許容限界内で最大に調整することによって
解決される。これは各ビットの期間を短くする効果をも
つが伝送システムのエラーマージンが小さくなるという
不利な条件を与えることになる。
問題は通常、データユニットが伝送するクロックの公称
周波数をその許容限界内で最大に調整することによって
解決される。これは各ビットの期間を短くする効果をも
つが伝送システムのエラーマージンが小さくなるという
不利な条件を与えることになる。
本発明はデータの連続的な歪（ビット幅の短縮化）を起
こすことなく、速度調整問題を解決する。本発明は、公
称よりも高い速度でデータを受信しているデータユニッ
トの伝送するクロック周波数を必要は量だけ増加するこ
とにより、データユニットがうまく作動するようにする
回路及び方法を提供する。
こすことなく、速度調整問題を解決する。本発明は、公
称よりも高い速度でデータを受信しているデータユニッ
トの伝送するクロック周波数を必要は量だけ増加するこ
とにより、データユニットがうまく作動するようにする
回路及び方法を提供する。
本発明に従うと、データユニットが公称よりも高い受信
データ速度で作動させる回路及び方法を提供する。これ
は動的に可変のクロックを有するデータユニットのUART
を供給することによって達成される。データユニットの
マイクロプロセッサは受信データが公称速度以上の速度
であると決定すると、ローカルクロック速度はそれを調
整するために増加される。各バイトの終わりでクロック
はリセットされる。この調整はそれが不必要となるま
で、すなわち、データが公称速度で受信されるようにな
るまでくり返される。基本的に、この技術は、必要はと
きにのみ各バイトの最後のビットを効果的に歪ませ、す
なわちビット幅を短縮させる。クロック速度は最後のビ
ット（停止ビット）を正確にDTEで受信できるようにす
なわち短縮幅が停止ビットの幅の半分よりもわずかに小
さくなるようにそのクロック速度を増加することができ
る。これは、たとえば10ビットバイトの場合は、この最
大範囲の調整範囲は公称クロック速度の約５パーセント
に相当する。
データ速度で作動させる回路及び方法を提供する。これ
は動的に可変のクロックを有するデータユニットのUART
を供給することによって達成される。データユニットの
マイクロプロセッサは受信データが公称速度以上の速度
であると決定すると、ローカルクロック速度はそれを調
整するために増加される。各バイトの終わりでクロック
はリセットされる。この調整はそれが不必要となるま
で、すなわち、データが公称速度で受信されるようにな
るまでくり返される。基本的に、この技術は、必要はと
きにのみ各バイトの最後のビットを効果的に歪ませ、す
なわちビット幅を短縮させる。クロック速度は最後のビ
ット（停止ビット）を正確にDTEで受信できるようにす
なわち短縮幅が停止ビットの幅の半分よりもわずかに小
さくなるようにそのクロック速度を増加することができ
る。これは、たとえば10ビットバイトの場合は、この最
大範囲の調整範囲は公称クロック速度の約５パーセント
に相当する。
第１図はデータ端末装置（DTE−Ａ及びDTE−Ｂ）間で非
同期データの伝送を行う従来構成を示す。各DTEは所定
のボー速度でデータを伝送するために公称周波数でセッ
トされたローカルクロックで駆動されるUARTを各々具備
している。各UARTのデータ出力は、伝送装置上でデータ
を伝送するために、受信したディジタルデータを変調デ
ータ（たとえば、周波数シフトキーイングデータ）に変
換する変復調回路（モデム）に供給される。この種のシ
ステムでは、クロックＡ及びＢは位相ロックまたは周波
数ロックは必要でない。各UARTの受信部入力シリアルデ
ータをオーバーサンプルし、データが入力するときに各
バイトのスタートビットに再同期するために、DTE−Ａ
の瞬間的なデータ速度はエラーレートを劣化させないで
DTE−Ｂの速度から数パーセント変化できる。
同期データの伝送を行う従来構成を示す。各DTEは所定
のボー速度でデータを伝送するために公称周波数でセッ
トされたローカルクロックで駆動されるUARTを各々具備
している。各UARTのデータ出力は、伝送装置上でデータ
を伝送するために、受信したディジタルデータを変調デ
ータ（たとえば、周波数シフトキーイングデータ）に変
換する変復調回路（モデム）に供給される。この種のシ
ステムでは、クロックＡ及びＢは位相ロックまたは周波
数ロックは必要でない。各UARTの受信部入力シリアルデ
ータをオーバーサンプルし、データが入力するときに各
バイトのスタートビットに再同期するために、DTE−Ａ
の瞬間的なデータ速度はエラーレートを劣化させないで
DTE−Ｂの速度から数パーセント変化できる。
上述のように、データの伝送のために完全なディジタル
システムを使用することがますます普及しつつある。す
なわち、伝送装置はモデムの代わりにデータユニットを
使用してDTEとインターフェースする。各データユニッ
トは、マイクロプロセッサを用いたデータ装置であり、
例えば時間圧縮多重データのような伝送装置から受信し
たデータをDTEが使用できるようにRS232データに変換す
る。
システムを使用することがますます普及しつつある。す
なわち、伝送装置はモデムの代わりにデータユニットを
使用してDTEとインターフェースする。各データユニッ
トは、マイクロプロセッサを用いたデータ装置であり、
例えば時間圧縮多重データのような伝送装置から受信し
たデータをDTEが使用できるようにRS232データに変換す
る。
実施例 第２図は本発明の一実施例である完全ディジタル非同期
データを伝送するためのデータシステム構成を示してい
る。DTE−Ａ、DTE−Ｂの各々はデータユニット21及び22
と通信するためUARTを含んでいる。各データユニット
は、伝送装置に接続されたインターフェース回路と各DT
EへインターフェースするためのUARTを含まなければな
らない。各DTE−Ａ、Ｂ及び各データユニット21、22は
また各UARTを駆動するためのローカルクロックシステム
24、25、26及び27を含む。システムが適切に動作するた
めに、これらの４つのクロックシステムはすべて所定の
公称速度で信号を発生するように動作しなければならな
い。しかしながら、クロックのあるのもは他のものより
も正確でなく、しばしば小さな変化分を生ずる。上述の
ように、データユニットはローカルクロックがデータを
伝送するDTEのクロックからわずかに異なっても非同期
データを受信できる。しかしながら、データユニットは
ローカルクロックよりも早い速度で関連のDTEにデータ
を再送することは不可能である。例えば、1210ボーの速
度でデータを受信するデータユニットはそのローカルボ
ー速度発生器が1200ボー速度でクロック信号を供給して
いる時にはデータを再送すると必ずデータエラーが生じ
る。
データを伝送するためのデータシステム構成を示してい
る。DTE−Ａ、DTE−Ｂの各々はデータユニット21及び22
と通信するためUARTを含んでいる。各データユニット
は、伝送装置に接続されたインターフェース回路と各DT
EへインターフェースするためのUARTを含まなければな
らない。各DTE−Ａ、Ｂ及び各データユニット21、22は
また各UARTを駆動するためのローカルクロックシステム
24、25、26及び27を含む。システムが適切に動作するた
めに、これらの４つのクロックシステムはすべて所定の
公称速度で信号を発生するように動作しなければならな
い。しかしながら、クロックのあるのもは他のものより
も正確でなく、しばしば小さな変化分を生ずる。上述の
ように、データユニットはローカルクロックがデータを
伝送するDTEのクロックからわずかに異なっても非同期
データを受信できる。しかしながら、データユニットは
ローカルクロックよりも早い速度で関連のDTEにデータ
を再送することは不可能である。例えば、1210ボーの速
度でデータを受信するデータユニットはそのローカルボ
ー速度発生器が1200ボー速度でクロック信号を供給して
いる時にはデータを再送すると必ずデータエラーが生じ
る。
第３図は本発明を実現するために必要なデータユニット
の一部を示す。マイクロプロセッサ30はデータバス34を
介してUART31、プログラム可能なボー速度発生器32及び
インターフェース回路33に接続される。これらの部品の
すべては半導体部品会社から市販品として容易に得られ
る。例えば、プロセッサ30は単一の８ビットマイクロコ
ンピュータ（インテル社製モデル番号8031）であり、UA
RTはインテル社部品番号8251及びプログラム可能ボー速
度発生器はインテル社部品番号8253である。最後のイン
テル社部品番号8253は通常、データユニットが例えば12
00、9600または19.2Kボーの選択可能なデータ速度で動
作が要求されるところに使用される。このインテル8253
では特定の速度が伝送システムの種々のユニット間でハ
ンドシェークの手続きの結果として選択され、特定の伝
送のためにその速度が維持されるようにできている。こ
れらの部品及びその応用はこれらの部品の製品ハンドブ
ックに詳細に述べられている。
の一部を示す。マイクロプロセッサ30はデータバス34を
介してUART31、プログラム可能なボー速度発生器32及び
インターフェース回路33に接続される。これらの部品の
すべては半導体部品会社から市販品として容易に得られ
る。例えば、プロセッサ30は単一の８ビットマイクロコ
ンピュータ（インテル社製モデル番号8031）であり、UA
RTはインテル社部品番号8251及びプログラム可能ボー速
度発生器はインテル社部品番号8253である。最後のイン
テル社部品番号8253は通常、データユニットが例えば12
00、9600または19.2Kボーの選択可能なデータ速度で動
作が要求されるところに使用される。このインテル8253
では特定の速度が伝送システムの種々のユニット間でハ
ンドシェークの手続きの結果として選択され、特定の伝
送のためにその速度が維持されるようにできている。こ
れらの部品及びその応用はこれらの部品の製品ハンドブ
ックに詳細に述べられている。
発生器32はまた、市販品であり、高速クロック回路35に
よって駆動される複数のカウンタから構成される。発生
器32はバス34上のプロセッサ30から受信された制御ワー
ドによってプログラム可能である。インターフェース回
路33は伝送装置36におけるデータのフォーマット及びプ
ロトコルを供給できるものであればどのような回路でも
よい。この例で、回路33はUART31と同様の装置てよい。
よって駆動される複数のカウンタから構成される。発生
器32はバス34上のプロセッサ30から受信された制御ワー
ドによってプログラム可能である。インターフェース回
路33は伝送装置36におけるデータのフォーマット及びプ
ロトコルを供給できるものであればどのような回路でも
よい。この例で、回路33はUART31と同様の装置てよい。
回路の動作は第３図、第4A、第4B及び第５図を参照して
一層良く理解されるであろう。伝送装置36からのデータ
はインターフェース回路33で受信され、バッファ37にデ
ータバイトを与えるようにデコードされる。線RCRDY
は、データバイトを出力UART31に送る準備ができている
ことをプロセッサ30に通知する。プロセッサ30はUART31
がバス34からデータバイトを受信する準備ができたかど
うかを決定するために線TXRDYの状態をモニタする。も
し答えがイエスであればバッファ37のデータバイトはバ
ス34を介してUART31へ伝送される。UART31は、例えばRS
232のフォーマットで接続されるDTEの要求によってデー
タを変換する。第4A図に示されるように、データ出力は
TXRDYがRCRDYと一致またはRCRDY以前に起こるならば、
すなわち、受信データ速度が送信クロック速度よりも大
きくないならばビットは歪まない。他方、インターフェ
ース回路33が線RCRDYを介してデータバイトをUART31へ
転送する準備ができていることをプロセッサ30に報告し
ても、線TXRDYがUART31がまだ前のデータバイトを処理
中であることを示す場合は（第4B図（ｄ）ｇ点）、第4B
図（ｆ）ｉ点に示すように、未だTXRDY信号は発生して
いないので、プロセッサ30は前のデータバイトをUART31
からDTEへ早急に送るために、クロックの速度を増加す
るようにバス34を介してボー速度発生器32に指示する。
DTEがUART31によって送信されたデータバイトを正確に
受信するためには、停止ビットを認識できるようにしな
ければならない。そのためには、伝送が加速される場合
でも、受信UARTの公称周波数の通常の期間の50パーセン
トよりも小さい幅の停止ビットを出力してはならない。
DTEに送出される停止ビットの幅が公称周波数の停止ビ
ットの幅の50パーセントより小さくなると、DTEが停止
ビットを検出できないことがあるためである。
一層良く理解されるであろう。伝送装置36からのデータ
はインターフェース回路33で受信され、バッファ37にデ
ータバイトを与えるようにデコードされる。線RCRDY
は、データバイトを出力UART31に送る準備ができている
ことをプロセッサ30に通知する。プロセッサ30はUART31
がバス34からデータバイトを受信する準備ができたかど
うかを決定するために線TXRDYの状態をモニタする。も
し答えがイエスであればバッファ37のデータバイトはバ
ス34を介してUART31へ伝送される。UART31は、例えばRS
232のフォーマットで接続されるDTEの要求によってデー
タを変換する。第4A図に示されるように、データ出力は
TXRDYがRCRDYと一致またはRCRDY以前に起こるならば、
すなわち、受信データ速度が送信クロック速度よりも大
きくないならばビットは歪まない。他方、インターフェ
ース回路33が線RCRDYを介してデータバイトをUART31へ
転送する準備ができていることをプロセッサ30に報告し
ても、線TXRDYがUART31がまだ前のデータバイトを処理
中であることを示す場合は（第4B図（ｄ）ｇ点）、第4B
図（ｆ）ｉ点に示すように、未だTXRDY信号は発生して
いないので、プロセッサ30は前のデータバイトをUART31
からDTEへ早急に送るために、クロックの速度を増加す
るようにバス34を介してボー速度発生器32に指示する。
DTEがUART31によって送信されたデータバイトを正確に
受信するためには、停止ビットを認識できるようにしな
ければならない。そのためには、伝送が加速される場合
でも、受信UARTの公称周波数の通常の期間の50パーセン
トよりも小さい幅の停止ビットを出力してはならない。
DTEに送出される停止ビットの幅が公称周波数の停止ビ
ットの幅の50パーセントより小さくなると、DTEが停止
ビットを検出できないことがあるためである。
これは、停止ビットの始めが検出されるや否やボー速度
発生器の周波数を２倍にすることによっても達成され
る。しかしながら、このような方法ではUART31の出力で
ビットの計算と認識を必要とし、これらはプロセッサ30
の負担を増加させることになる。
発生器の周波数を２倍にすることによっても達成され
る。しかしながら、このような方法ではUART31の出力で
ビットの計算と認識を必要とし、これらはプロセッサ30
の負担を増加させることになる。
ボー速度発生器の周波数を調整するための好ましい技術
が第4B図に示されている。RCRDY信号が新しいデータバ
イトがUART31へ転送される準備ができたことを指示する
や否や（第4B図（ｂ）ｊ点）、線TXDYはプロセッサ30に
よって周期的にモニタされる。例えば、1200ボーの伝送
速度及び125マイクロ秒のモニタ周期の場合、線TXRDYは
各ビット間隔中に６回よりも少し多くサンプルされる。
それ故、線TXRDYが、サンプルされ、またUART31が次の
バイトを受信する基準ができていないことを示す時に、
ボー速度発生器32の周波数は所定の増加量で増加され
る。この手続きは、TXRDY信号が以前のデータバイトが
完全に伝送されUART31がバス34を介してバッファ37から
次のデータバイトを受信する準備ができることを示すま
で、くり返される。このデータ転送が終了すると（第4B
図（ｄ））、ボー速度発生器32は第4B図（ｅ）の波形で
示されるように所定の公称周波数にリセットされる。
が第4B図に示されている。RCRDY信号が新しいデータバ
イトがUART31へ転送される準備ができたことを指示する
や否や（第4B図（ｂ）ｊ点）、線TXDYはプロセッサ30に
よって周期的にモニタされる。例えば、1200ボーの伝送
速度及び125マイクロ秒のモニタ周期の場合、線TXRDYは
各ビット間隔中に６回よりも少し多くサンプルされる。
それ故、線TXRDYが、サンプルされ、またUART31が次の
バイトを受信する基準ができていないことを示す時に、
ボー速度発生器32の周波数は所定の増加量で増加され
る。この手続きは、TXRDY信号が以前のデータバイトが
完全に伝送されUART31がバス34を介してバッファ37から
次のデータバイトを受信する準備ができることを示すま
で、くり返される。このデータ転送が終了すると（第4B
図（ｄ））、ボー速度発生器32は第4B図（ｅ）の波形で
示されるように所定の公称周波数にリセットされる。
第4B図（ｅ）のデータ出力波形から分かるように、ｈ点
からTXRDY信号が検出されるまでボー速度発生器32の周
波数は段階的に増加し、停止ビットの幅は徐々に短くな
る。受信データとボー速度発生器32の公称周波数間の速
度差が十分大きい場合は、停止ビット以外の他のビット
が歪む（短縮される）可能性がある。
からTXRDY信号が検出されるまでボー速度発生器32の周
波数は段階的に増加し、停止ビットの幅は徐々に短くな
る。受信データとボー速度発生器32の公称周波数間の速
度差が十分大きい場合は、停止ビット以外の他のビット
が歪む（短縮される）可能性がある。
しかしながら、周波数は徐々に増加するので、ビットの
歪（短縮）は徐々に増加する。すなわち、停止ビットが
データの一番最後に位置するのでこの停止ビットが最も
影響を受けることになる。ここで、周波数の増加量がボ
ー速度発生器の公称周波数で停止ビット幅の50パーセン
トより小さい減少幅に相当する量に制御されるならば、
DTEは停止ビットを認識することが可能となる。10ビッ
トバイトにおいては、この量は少なくとも５パーセント
の速度調整に対応する。次の式は各調整による増加に対
する周波数変化量を決定するために有用な評価を与え
る。
歪（短縮）は徐々に増加する。すなわち、停止ビットが
データの一番最後に位置するのでこの停止ビットが最も
影響を受けることになる。ここで、周波数の増加量がボ
ー速度発生器の公称周波数で停止ビット幅の50パーセン
トより小さい減少幅に相当する量に制御されるならば、
DTEは停止ビットを認識することが可能となる。10ビッ
トバイトにおいては、この量は少なくとも５パーセント
の速度調整に対応する。次の式は各調整による増加に対
する周波数変化量を決定するために有用な評価を与え
る。
ここで、ｎはTXRDYをサンプリングする期間であり公称
ビット期間の分数として表される。ｍはボー速度発生器
の公称周波数の分数で表される周波数の毎回の増加量、
Ｋは定数である。回路の効果的な動作のためにはＫの値
は15が適当である。しかしながら、その値に特に拘束さ
れるものではない。1200ボーのシステムに対して、ｎ＝
約1/6、ｍ＝約1/90であり、それは約13ヘルツの周波数
の増加量または増加量当りほぼ１パーセントの値に相当
する。これは、送信速度が1200ボーの場合、1213ボーま
での受信速度が許容されることを示す。
ビット期間の分数として表される。ｍはボー速度発生器
の公称周波数の分数で表される周波数の毎回の増加量、
Ｋは定数である。回路の効果的な動作のためにはＫの値
は15が適当である。しかしながら、その値に特に拘束さ
れるものではない。1200ボーのシステムに対して、ｎ＝
約1/6、ｍ＝約1/90であり、それは約13ヘルツの周波数
の増加量または増加量当りほぼ１パーセントの値に相当
する。これは、送信速度が1200ボーの場合、1213ボーま
での受信速度が許容されることを示す。
本発明の停止ビットを短縮することについて述べられて
いるが、データバイト中の停止ビット以外のどれかのビ
ットを短縮することによっても過剰速度データへの適応
が可能となることは言うまでもない。
いるが、データバイト中の停止ビット以外のどれかのビ
ットを短縮することによっても過剰速度データへの適応
が可能となることは言うまでもない。
本発明の回路及び方法による速度の適応範囲は、伝送シ
ステムのボー速度発生器の間で従来許容されている現在
の公称周波数からの偏位と比べて大きい。それ故、本発
明は完全ディジタル伝送システムにおいて非同期データ
のブロックモード伝送の問題を効果的に解決する。
ステムのボー速度発生器の間で従来許容されている現在
の公称周波数からの偏位と比べて大きい。それ故、本発
明は完全ディジタル伝送システムにおいて非同期データ
のブロックモード伝送の問題を効果的に解決する。
第１図はアナログモデムを使用する従来のデータ伝送シ
ステムの一般的な構成を示す図である。 第２図は、本発明の動作に適用される完全ディジタル非
同期データの伝送システムの構成を示す図である。 第３図は、第２図に示されたデータユニットの部分的な
回路を示す回路図である。 第4A図及び第4B図は第３図の回路の動作波形を示す図で
ある。 第５図は第３図の回路の動作を示すフローチャートであ
る。 21、22……データユニット 24、25、26、27……ローカルクロックシステム 30……マイクロプロセッサ 20、31……UART 32……ボー速度発生器 33……インターフェース回路 34……データバス 35……高速クロック回路 37……バッファ
ステムの一般的な構成を示す図である。 第２図は、本発明の動作に適用される完全ディジタル非
同期データの伝送システムの構成を示す図である。 第３図は、第２図に示されたデータユニットの部分的な
回路を示す回路図である。 第4A図及び第4B図は第３図の回路の動作波形を示す図で
ある。 第５図は第３図の回路の動作を示すフローチャートであ
る。 21、22……データユニット 24、25、26、27……ローカルクロックシステム 30……マイクロプロセッサ 20、31……UART 32……ボー速度発生器 33……インターフェース回路 34……データバス 35……高速クロック回路 37……バッファ
Claims (13)
- 【請求項１】非同期ディジタルデータ情報を伝送するデ
ィジタルシステム中でディジタル伝送装置とデータ端末
装置（DTE）をインターフェースするデータユニットに
おいて、 ディジタル伝送装置から連続のデータバイトを受信する
インターフェース回路と、 データ端末装置ヘインターフェースする非同期送受信回
路（UART）と、 この非同期送受信回路を駆動する動的に調整可能なボー
速度発生器と、 前記インターフェース回路、前記非同期送受信回路及び
前記ボー速度発生器に接続され、前記ディジタル伝送装
置から受信されたデータを前記非同期送受信回路の出力
端子へ伝送するように制御するマイクロプロセッサとを
備え、 前記マイクロプロセッサは前記ディジタル伝送装置から
受信したデータの速度がボー速度発生器の公称周波数よ
りも大きいとき、送信停止ビットの幅が公称周波数の停
止ビットの1/2の幅より小さくならない範囲でボー速度
発生器の周波数を増加することを特徴とするデータユニ
ット。 - 【請求項２】前記マイクロプロセッサは前記非同期送受
信回路からデータ端末装置へ出力するデータバイト間の
境界に応答してボー速度発生器を公称周波数にリセット
することを特徴とする特許請求の範囲第１項記載のデー
タユニット。 - 【請求項３】非同期ディジタルデータ情報を伝送するデ
ィジタルシステム中でディジタル伝送装置とデータ端末
装置をインターフェースするデータユニットにおいて、 ディジタル伝送装置から連続のデータバイトを受信する
ためのインターフェース回路と、 データ端末装置へインターフェースする非同期送受信回
路（UART）と、 この非同期送受信回路を駆動する動的に調整可能なボー
速度発生器と、 前記インターフェース回路、前記非同期送受信回路及び
前記ボー速度発生器に接続され、前記伝送装置から受信
されたデータを前記非同期送受信回路の出力端子へ伝送
するように制御するマイクロプロセッサとを備え、 前記マイクロプロセッサは第２の信号（TXRDY）に応答
してインターフェース回路で受信されたデータバイトを
UARTへ転送し、及び、第１の信号（RCRDY）に応答して
第２の信号（TXRDY）が受信されるまでボー速度発生器
の周波数を増加することを特徴とするデータユニット。 - 【請求項４】前記非同期送受信回路からマイクロプロセ
ッサへ送られる前記第２の信号（TXRDY）はインターフ
ェース回路から次のデータバイトを受信する準備ができ
ていることを示し、前記第１の信号（RCRDY）はデータ
バイトがインターフェース回路からUARTへ転送可能であ
ることを示すことを特徴とする特許請求の範囲第３項記
載のデータユニット。 - 【請求項５】前記ボー速度発生器の周波数の最大増加量
は、送出停止ビットの幅が前記ボー速度発生器の公称周
波数の停止ビットの1/2の幅より大きい幅に対応するこ
とを特徴とする特許請求の範囲第４項記載のデータユニ
ット。 - 【請求項６】前記ボー速度発生器が前記非同期送受信回
路から出力された各データバイトの境界で公称周波数に
リセットされることを特徴とする特許請求の範囲第５項
記載のデータユニット。 - 【請求項７】非同期ブロックモードとディジタルデータ
情報を伝送するディジタルシステム中でディジタル伝送
装置とデータ端末装置をインターフェースするデータユ
ニットにおいて、 ディジタル伝送装置から連続のデータバイトを受信する
インターフェース回路と、 データ端末装置へインターフェースする汎用非同期送受
信回路（UART）と、 前記非同期送受信回路を駆動する動的調整可能なボー速
度発生器と、前記インターフェース回路、前記非同期送
受信回路及び前記ボー速度発生器に接続され、前記伝送
装置から受信されたデータを前記非同期送受信回路の出
力端子へ伝送するように制御するマイクロプロセッサと
を備え、 前記マイクロプロセッサは、インターフェース回路が送
出すべきデータバイトを有していることを示す第１の信
号（RCRDY）と非同期送受信回路（UART）がデータバイ
トを受信する準備ができることを示す第２の信号（TXRD
Y）に応答して、データバイトをインターフェース回路
からUARTに送出し、 マイクロプロセッサは、また、第１の信号（RCRDY）の
発生後第２の信号（TXRDY）が検出されるまで所定の速
度で非同期送受信回路を周期的にサンプリングしモニタ
し、第２の信号が検出されない場合は各サンプリング毎
にボー速度発生器の周波数を所定増分だけ増加させるこ
とを特徴とするデータユニット。 - 【請求項８】前記ボー速度発生器の周波数増加の最大量
は、非同期送受信回路から出力されるバイトの停止ビッ
トの幅が公称周波数の停止ビットの幅の50パーセントよ
りも大きい幅に対応することを特徴とする特許請求の範
囲第７項記載のデータユニット。 - 【請求項９】前記ボー速度発生器の発生周波数は前記非
同期送受信回路から出力された各データバイトの境界で
公称周波数にリセットされることを特徴とする特許請求
の範囲第８項記載のデータユニット。 - 【請求項１０】ディジタル伝送装置から連続のデータバ
イトを受信するインターフェース回路と、データ端末装
置へインターフェースする非同期送受信回路と、前記非
同期送受信回路を駆動する動的に調整可能なボー速度発
生器と、前記インターフェース回路、前記非同期送受信
回路及び前記ボー速度発生器に接続され、前記伝送装置
から受信されたデータを前記非同期送受信回路の出力端
子へ送出するように制御するマイクロプロセッサとを有
するデータユニットを用いて、完全ディジタルシステム
のディジタル伝送装置とデータ端末装置とをインターフ
ェースする、非同期データのブロックモード伝送方法に
おいて、 前記ディジタル伝送装置から受信したデータが前記ボー
速度発生器の公称周波数よりも高い周波数であることを
検出し、 公称周波数における停止ビット幅の50パーセントよりも
大きい幅を持つ停止ビットを発生するようにボー速度発
生器の周波数を増加させ、 非同期送受信回路によって出力されたデータバイトの境
界でボー速度発生器を公称周波数にリセットする、 ステップを備えたことを特徴とする非同期データのブロ
ックモード伝送方法。 - 【請求項１１】ディジタル伝送装置から連続のデータバ
イトを受信するインターフェース回路と、データ端末装
置へインターフェースする非同期送受信回路と、前記非
同期送受信回路を駆動する動的に調整可能なボー速度発
生器と、前記インターフェース回路、前記非同期送受信
回路及び前記ボー速度発生器に接続され、前記伝送装置
から受信されたデータを前記非同期送受信回路の出力端
子へ伝送するように制御するマイクロプロセッサとを有
するデータユニットを用いて、完全ディジタルシステム
のディジタル伝送装置とデータ端末装置とをインターフ
ェースする、非同期データのブロックモード伝送方法に
おいて、 インターフェース回路がデータバイトを非同期送受信回
路（UART）に送出する準備ができたときに第１の信号
（RCRDY）を発生し、非同期送受信回路（UART）がイン
ターフェース回路から次のデータバイトを受信する準備
ができたことを示す第２の信号（TXRDY）の出現をモニ
タし、その第２の信号がない場合、この第２の信号が検
出されるまで所定の速度で非同期送受信回路を周期的に
サンプリングし、所定の増加量でボー速度発生器の周波
数を増加させ、 非同期送受信回路からデータ端末装置に伝送した各デー
タバイトの境界でこのボー速度発生器を公称周波数にリ
セットする、 ステップを備えたことを特徴とする非同期データのブロ
ックモード伝送方法。 - 【請求項１２】前記ボー速度発生器の周波数増加の最大
量は、非同期送受信回路から出力されるバイトの停止ビ
ット幅が公称周波数の停止ビット幅の50パーセントより
も大きい幅に対応することを特徴とする特許請求の範囲
第11項記載の非同期データのブロックモード伝送方法。 - 【請求項１３】ディジタル伝送装置から連続のデータバ
イトを受信するインターフェース回路と、データ端末装
置へインターフェースする非同期送受信回路と、前記非
同期送受信回路を駆動する動的に調整可能なボー速度発
生器と、前記インターフェース回路、前記非同期送受信
回路及び前記ボー速度発生器に接続され、前記伝送装置
から受信されたデータを前記非同期送受信回路の出力端
子へ伝送するように制御するマイクロプロセッサとを有
するデータユニットを用いて、完全ディジタルシステム
のディジタル伝送装置とデータ端末装置とをインターフ
ェースする非同期データのブロックモード伝送方法にお
いて、 前記ディジタル伝送装置から受信したデータが前記ボー
速度発生器の公称周波数よりも高い周波数であることを
検出し、 非同期送受信回路によって処理されるデータバイトの１
つ以上のビット幅が公称周波数における同じビットの少
なくとも50パーセントより大きい幅になるように前記ボ
ー速度発生器の周波数を増加させ、 非同期送受信回路によって出力されたデータバイトの境
界でボー速度発生器を公称周波数にリセットする、 ステップを備えたことを特徴とする非同期データのブロ
ックモード伝送方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA485968 | 1985-06-28 | ||
| CA000485968A CA1226960A (en) | 1985-06-28 | 1985-06-28 | Rate adaptation circuit and method for asynchronous data on digital networks |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6212240A JPS6212240A (ja) | 1987-01-21 |
| JPH0758982B2 true JPH0758982B2 (ja) | 1995-06-21 |
Family
ID=4130883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148345A Expired - Lifetime JPH0758982B2 (ja) | 1985-06-28 | 1986-06-26 | 非同期デ−タのブロックモード伝送方法及びデ−タユニツト |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4761763A (ja) |
| EP (1) | EP0207595B1 (ja) |
| JP (1) | JPH0758982B2 (ja) |
| AT (1) | ATE82659T1 (ja) |
| CA (1) | CA1226960A (ja) |
| DE (1) | DE3687133T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5230071A (en) * | 1987-08-13 | 1993-07-20 | Digital Equipment Corporation | Method for controlling the variable baud rate of peripheral devices |
| US5440749A (en) * | 1989-08-03 | 1995-08-08 | Nanotronics Corporation | High performance, low cost microprocessor architecture |
| JPH05274273A (ja) * | 1991-06-28 | 1993-10-22 | Digital Equip Corp <Dec> | コンピュータ・システムに於ける素子のインターロック・スキーム |
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| CN103684678A (zh) * | 2012-11-01 | 2014-03-26 | 国网电力科学研究院 | 一种用于uart的波特率自适应方法、装置及uart |
| US9246534B2 (en) * | 2014-02-19 | 2016-01-26 | Texas Instruments Incorporated | Controling Tx/Rx mode in serial half-duplex UART separately from host |
| KR20190091929A (ko) | 2018-01-30 | 2019-08-07 | 엘에스산전 주식회사 | Uart 통신속도 자동 전환 방법 |
| CN114356816B (zh) * | 2021-12-27 | 2024-10-25 | 合肥讯飞数码科技有限公司 | 一种异步传输装置 |
| CN116980294B (zh) * | 2023-06-28 | 2024-04-30 | 深圳精控集成半导体有限公司 | 通信数据的接收方法、装置、电子设备及存储介质 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3728683A (en) * | 1971-07-30 | 1973-04-17 | Ultronic Systems Corp | Apparatus for controlling output data rate |
| US3775751A (en) * | 1972-03-17 | 1973-11-27 | D Anderson | Method of and apparatus for baud rate detection |
| US3781818A (en) * | 1972-05-08 | 1973-12-25 | Univ Johns Hopkins | Data block multiplexing system |
| JPS54111207A (en) * | 1978-02-20 | 1979-08-31 | Matsushita Electric Ind Co Ltd | Data transmission system |
| US4156931A (en) * | 1978-05-25 | 1979-05-29 | Digital Equipment Corporation | Digital data communications device with standard option connection |
| JPS5923945A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | 無線回線信号の検出方式 |
-
1985
- 1985-06-28 CA CA000485968A patent/CA1226960A/en not_active Expired
- 1985-09-24 US US06/780,367 patent/US4761763A/en not_active Expired - Lifetime
-
1986
- 1986-04-25 EP EP86303151A patent/EP0207595B1/en not_active Expired
- 1986-04-25 DE DE8686303151T patent/DE3687133T2/de not_active Expired - Fee Related
- 1986-04-25 AT AT86303151T patent/ATE82659T1/de not_active IP Right Cessation
- 1986-06-26 JP JP61148345A patent/JPH0758982B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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| EP0207595B1 (en) | 1992-11-19 |
| ATE82659T1 (de) | 1992-12-15 |
| JPS6212240A (ja) | 1987-01-21 |
| EP0207595A3 (en) | 1988-11-17 |
| CA1226960A (en) | 1987-09-15 |
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| DE3687133T2 (de) | 1993-03-25 |
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