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JPH0752217B2 - 半導体装置 - Google Patents

半導体装置

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JPH0752217B2
JPH0752217B2 JP61302811A JP30281186A JPH0752217B2 JP H0752217 B2 JPH0752217 B2 JP H0752217B2 JP 61302811 A JP61302811 A JP 61302811A JP 30281186 A JP30281186 A JP 30281186A JP H0752217 B2 JPH0752217 B2 JP H0752217B2
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JP
Japan
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test
circuit
semiconductor device
prom
pad
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JPS63157077A (ja
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淳 竹内
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Fujitsu Ltd
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Fujitsu Ltd
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Description

【発明の詳細な説明】 〔概要〕 半導体チップにプログラマブルリードオンリメモリ（PR
OM）を内蔵し、このPROMの内容に応じて特殊な試験機能
を実行させるようにした半導体装置である。
〔産業上の利用分野〕
本発明は試験のためにPROMを内蔵した半導体装置に関す
る。
〔従来の技術〕
一般に、メーカにおいて半導体装置に特殊な試験を実行
させる場合には、通常の使用状態では印加されないよう
な高い電圧を特別な付加装置によって印加し、半導体装
置の動作状態を通常の動作状態から試験機能実行状態に
移行させる。高電圧の印加を終了させることにより、半
導体は試験機能実行状態から通常の動作状態に戻る。従
って、ユーザが半導体を使用する場合には、半導体装置
が試験機能実行状態になることはない。
〔発明が解決しようとする問題点〕
しかしながら、バーンインのように過酷な動作環境にお
ける長時間の試験では、高電圧を継続的に印加すること
により半導体装置が損傷を受けることがあり、また、高
電圧を印加するための特殊な付加装置自体が過酷な動作
環境に耐える必要があるため、装置が高価なものになっ
てしまう。このように、メーカにおける半導体装置の試
験においても、通常は印加されないような高電圧の継続
的な印加によって半導体装置を試験機能実行状態に保つ
という従来の技術は、困難が伴う場合が多々ある。
本発明の目的は、高電圧の継続的な印加という手段を採
らなくても、半導体装置を試験機能実行状態に保つこと
ができ、しかもユーザ使用時には試験機能実行状態にな
らないような半導体装置を提供することにある。
〔問題点を解決するための手段〕
上述の問題点を解決するための手段は第１図に示され
る。第１図において、たとえば２ビットのPROMを半導体
装置に内蔵させてある。このPROMはプログラム回路によ
ってプログラムされる。PROMの内容は判別回路によって
判別され、この判別結果に応じて試験実行回路は試験を
実行することになる。
〔作用〕
上述の手段によれば、たとえば、１ビットのみがプログ
ラムされると、それが判別手段によって判別され、この
結果、試験実行手段は所定の試験を実行する。さらに、
他のビットもプログラムされると、それが判別手段によ
って判別され、この結果、試験実行手段は試験を実行し
なくなる。
〔実施例〕
第２図は本発明に係る半導体装置の一実施例を示す回路
図である。第２図において、１はプログラム回路、２は
プログラム回路によってプログラムされる２ビットのPR
OMであって、本実施例ではフローティングゲート型EPRO
Mセルを用いたもの、３はPROM2の２ビット出力OUT1，OU
T2を判別する判別回路、４は判別回路の出力に応じて所
定の試験を実行する試験実行回路である。なお、VCC，V
PPは、それぞれ、たとえば、5V,25Vである。
プログラム回路１は、４つの回路11,12,13,14よりな
る。回路11はパッドP0の電位に応じてプログラム信号PR
G0を発生する。この場合、パッドP0の電位とプログラム
信号PRG0の電位との論理関係は である。また、回路12はプログラム信号PRG0とパッドP1
の電位に応じて第１のプログラム信号PRG1を発生する。
この場合、プログラム信号PRG1の電位は、 である。同様に、回路13はプログラム信号PRG0とパッド
P2の電位に応じて第２のプログラム信号PRG1を発生す
る。この場合、プログラム信号PRG2の電位は、 である。さらに、回路14はプログラム信号PRG0の電位に
もとづいてPROM2のセルC1，C2のゲート電圧VGを発生す
る。この場合、 である。
従って、PROM2においては、パッドP0の電位がハイレベ
ル（HH）、パッドP1の電位がローレベル（Ｌ）とされた
ときに、セルC1がプログラムされ、パッドP0の電位がハ
イレベル（HH）、パッドP2の電位がローレベル（Ｌ）と
されたときに、セルC2がプログラムされる。本実施例に
おいては、初期状態では、セルC1，C2はプログラムされ
ておらず、従って、PROM2の２出力OUT1，OUT2は、共
に、ローレベルである。また、試験を実行する際には、
パッドP0の電位をハイレベル（HH）、パッドP1をローレ
ベル（Ｌ）にしてセルC1をプログラムするので、PROM2
の出力OUT1，OUT2は、それぞれ、ハイレベル、ローレベ
ルとなる。さらに、試験機能を終了させるには、パッド
P0の電位をハイレベル（HH）、パッドP2をローレベル
（Ｌ）にしてセルC2をプログラムするので、PROM2の出
力OUT1，OUT2は共にハイレベルとなる。
判定回路３は、PROM2の２出力OUT1，OUT2の不一致を検
出して試験命令信号Ｔを発生する。このために、判定回
路３は、PROM2の各出力OUT1，OUT2をセンスするセンス
回路31,32、および排他的オア回路33を備えている。つ
まり、排他的オア回路33はPROM2の２出力OUT1，OUT2の
不一致のときのみにハイレベルの信号すなわち試験命令
信号Ｔを発生する。
試験実行回路４は、複数のアンド回路たとえばG1〜G8を
有し、試験命令信号Ｔが発生しているときに、パッド
P3，P4の電位に応じた試験機能51,52,53,54を実行させ
る。たとえば、パッドP3，P4の電位が共にローレベルの
ときには、試験機能51が実行させる。
試験機能としては、たとえば第３図に示すように、メモ
リセル内のワード線Wi（ｉ＝0,1,2,…）を全部選択状態
にすることが考えられる。
なお、上述のパッドP0〜P4は、試験の際に用いられな
い、入出力パッド、アドレス信号パッド等を用いるもの
とし、特に、試験専用のパッドを付加しなくてもよい。
本実施例では、パッドP0にVCC以上の電圧を加えた時の
みPROM2がプログラムされるので、通常のユーザーにお
ける使用で、試験機能実行状態になることはない。ま
た、PROM2をプログラムするためには、パッドP0に高電
圧を印加する必要があるが、一度プログラムされれば、
試験機能を動作させるのに、高電圧の印加は不要であ
る。したがって、たとえばバーンイン時に試験機能を動
作させたい場合、バーンイン前後の、ICテスタによる試
験時に、PROM2をプログラムすることによりバーンイン
装置に特別な付加装置を設けることなく試験機能を動作
させることができる。
〔発明の効果〕
以上説明したように本発明によれば、特別の付加装置を
設けることなく、半導体装置の試験機能を動作させるこ
とが可能である。
【図面の簡単な説明】
第１図は本発明の基本構成図、 第２図は第2a図，第2b図の結合を示す図、第2a図，第2b
図は本発明に係る半導体装置の一実施例を示す回路図、 第３図は第２図の試験機能の一例を示す回路図である。 １…プログラム回路、２…PROM、３…判別回路、４…試
験実行回路。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】PROM（２）と、 該PROMをプログラムするプログラム回路（１）と、 前記PROMの内容から試験実行モードか否かを判別する判
    別回路（３）と、 該試験実行モードのときに所定の試験を実行する試験実
    行回路（４）と、 を内蔵する半導体装置。
  2. 【請求項２】前記PROMは２ビット構成であり、前記判別
    回路は該２ビットのデータの不一致により前記試験実行
    モードを判別するようにした特許請求の範囲第１項に記
    載の半導体装置。
  3. 【請求項３】前記試験実行回路は複数種の試験を実行で
    きる特許請求の範囲第１項に記載の半導体装置。
JP61302811A 1986-12-20 1986-12-20 半導体装置 Expired - Fee Related JPH0752217B2 (ja)

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KR (1) KR910005033B1 (ja)
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