JPH07505990A - 直流成分を有する変調信号によって変調されるｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 直流成分を存する変調信号によって変調されるＰＬＬ回路本発明は、請求項１の 一般的条項に係る直流成分を有する変調信号によって変調されるＰＬＬ回路に関 する。

典壓的なＰＬＬ回路は、ＰＬＬ制御ループに対して変調か行われることによって 準備される。典型的なＰＬＬ回路は、それに入力側から複合信号か供給された電 圧制御の発振器を含み、前記複合信号は、一方に変調信号を、他方に出力信号す なわち位相検出器の誤り信号を含む。

電圧制御の発振器の出力は、同時にＰＬＬ回路の出力であり、除算型回路を経由 して、位相比較器に結合され、前記位相比較器には、固定基準信号か供給される 。位相差は、ループフィルタに供給される。この簡単なＰＬＬ回路では、変調信 号は、位相制御ループによって補償できない妨害として働く。そのため、最低変 調周波数は、ループフィルタのループ帯域より大きい必要がある。ＰＬＬ回路の 出力周波数は、除算器の除算型化および基準周波数の乗積に一致するので、この 標準のＰＬＬ回路は、簡単なチャネル調整に関する限り、有利であると考えられ る。同じ基準水晶は、すへての出力周波数に用いることができる。回路は、線形 周波数変調シフトか可能である。そのような回路は、適当な基準抑制か生じたと きに、ｌ０ｋＨｚの増加か可能である。既に述へたように、ＰＬＬ制御ループに 対して変調を有するそのようなＰＬＬ回路は、ループ帯域より大きい変調周波数 についてのみ適している。このことは、ディジタル変調に対するｄｃアフリ−− ドの排他的な使用を必要とする。なぜならば、そってなければ、変調信号の低周 波数成分かＰＬＬ制御ループによって取り除かれるからである。

したがって、送信機技術工学の分野では、ＰＬＬ制御ループに対して変調を有す るＰＬＬ回路の使用は、ｄｃアフリ−−ドの使用を必要とする。そのため、入力 側ＮＲＺデータ流をｄｃアフリ−−ドのいわゆる線コードに再符号化する必要が ある。これに関連して、非同期ディジタルソースは、送信機によって用いられる 符号化のクロックと同期化されなければならないという問題が生ずる。そのため 、ソースのデータフォーマットの予備情報が必要とされる。すなわち、特に休止 状態の性質（高低レベルでの休止期間）、ビット流の同期化の性質（始動ビット 、停止ビットなど）、データ速度、信号の立上り時間、テレグラム（ｔｅｌｅｇ ｒａｍｓ）の長さ等の予備情報か必要とされる。透過な伝送、すなわち、伝送さ れる信号の性質およびフォーマットの前もっての知識のない伝送が要求されると いう事実から見て、そのような制限は容認できない。

制御ループに対して変調を存するそのような回路の別の不利な点は、必要な低ル ープ帯域のために、マイクロホニック効果およびアンテナ帰還によって起こる周 波数変調妨害に関する感度である。さらに、位相雑音はｖＣＯ共振器の入力品質 によって決定されるので、高品質の共振器の使用が必要となる。マイクロホニッ ク効果に関する前記共振器の感度は低くなければならないし、発振器から出力へ の高い絶縁減衰か必要とされる。

ＤＥ　３５３３２２２　Ａ１号には、直流成分を有する変調信号によって変調さ れるのに適している一般的条項に係るＰＬ’Ｌ回路が開示されている。既知のＰ ＬＬ回路は、入力側から一方では、反結合コンデンサを経由して変調信号を、他 方では、ループフィルタから来る誤り信号を供給される電圧制御の発振器を含む 。発振器の出力側信号は、同時に回路の出力側信号であり、固定されたループ除 算器率を存するループ除算器に供給される。ループ除算器の出力信号は、その第 ２の入力に基準周波数信号が供給され、その出力がル−ブフィルタに接続される 位相比較器に供給される。基準周波数信号は、制御バスを経由して周波数発生器 を制御するアナログディンタルコンバータへ、低域ろ波後、前記変調信号を供給 することによって、シンセサイザー回路を経由して、変調信号から得られる。水 晶安定化周波数は、希望基準周波数を得るために、ミクサおよび続いて除算器を 経由して周波数発生器から来た周波数と結合される。

この既知の回路は、ＰＬＬ制御ループに対して変調を存する従来のＰＬＬ回路の 最初に説明した制限を必要としないが、アナログディジタルコンバータや周波数 シンセサイザーなとのような複雑な回路成分を必要とするために、その使用分野 は、コストや実現費用が問題とならない場合に制限される。

以上に評価した従来技術を基礎として、本発明の目的は、最初に述べたタイプの ＰＬＬ回路を提供することであり、それは、直流成分を有する変調信号によって 変調されるのに適用されるか、簡単な回路構造によって実現される。

この目的は、請求項１に係るＰＬＬ回路によって達成される。

本発明に係る回路の好ましい発展は、従属項に開示される。

本発明に係るＰＬＬ回路の好ましい実施例を添付図面を参照して以下に詳細に説 明するが、 唯一の図は本発明に係るＰＬＬ回路のブロック図を示す。

直流成分を有する変調信号によって変調される本発明に係るＰＬＬ回路は、図に おいて、参照番号ｌで全般に示される。それは、２つの電圧制御の発振器、すな わち、電圧制御のＨＦ発振器としても言及される電圧制御の主発振器ＶＣＯｌお よび電圧制御のＬＰ発振器としても言及される電圧制御の基準発振器ＶＣＯ２を 含む。電圧制御の主発振器ＶＣＯＩの出力は、同時に回路ｌの出力へである。

電圧制御の主発振器■Ｃ○１の出力信号は、積分回路Ｓに供給される。前記積分 回路Ｓは、ラプラス変換の意味で、理想的な積分器を表す。

積分回路Ｓの出力は、ループ除算器率Ｎ、を育するループ除算器ＳＴに供給され る。結果として生じる位相信号は、その他の入力には基準周波数信号か供給され る位相比較器ＰＤ（スロープＫＰを有する）の２つの入力の１つに供給される。

前記基準周波数信号の発生については、以下に説明する。

前記位相比較器ＰＤの出力は、主発振器ＶＣＯ１の制御入力にその出力か接続さ れる加算器ＡＤＤの入力に供給される誤り信号がその出力側に発生するループフ ィルタＳＦに供給される。

回路ｌの入力Ｅに加えられる変調信号は、第１の補償フィルタＦ１を経由して、 その出力側が順々に基準除算器ＲＴに接続される電圧制御の基準発振器ＶＣＯ２ に供給される。基準除算器ＲＴは、その出力側が位相比較器ＰＤの基準周波数入 力に接続される。

さらに、入力Ｅに加えられる変調信号Ｕアは、第２の補償フィルタＦ２およびデ ータ低域パスＤＴＰを経由して、加算器ＡＤＤの他の入力に供給され、前記加算 器ＡＤＤの第１の入力には、ループフィルタＳ、Ｆから来た誤り信号が供給され る。

第１の補償フィルタＦ１の伝達係数Ｆｉｔ（ｓｌは、基準発振器ＶＣＯ２の周波 数シフトデルタＦに比例し、さらに、基準除算器率Ｎ、に比例し、ループ除算器 率Ｎ、および基準発振器ＶＣＯ２の同調スロープＫｇに反比例する。

しかし、第２の補償フィルタＦ２の伝達係数Ｆｘｔ（Ｓｌは、主発振器ＶＣＯｌ の周波数シフトデルタＦに比例し、さらに、前記主発振器ＶＣＯ１の同調スロー プに０に反比例する。

本発明に係る回路では、電圧制御の水晶発振器ｖｃｘｏである基準発振器は、変 調信号ＵＥｆＳｌの低周波数成分によって変調される。

変調信号Ｕ！（Ｓｌの高周波数成分は、電圧制御の主発振器ｖＣＯ１の直接変調 に使用される。

除算器率および発振器スロープに関係する補償フィルタＦｌ、Ｆ２の値群は、発 振器の物理的値と一致しなければならない。そうならなければ、結果として生し る周波数変調シフトは、周波数に依存することとなる。

既に説明したように、周波数シフトの低周波数成分は、第１の補償フィルタＦ１ によって決定される。このフィルタのパラメータは、必要であれば、プロセッサ 制御の調整パラメータとすることができる。送信機の狭帯酸型ては、フィルタの プロセッサ制御の、もっと正しく言えば、ソフトウェア制御の調整可能性は必要 でない。なぜならば、唯一の可変パラメータ、すなわち、ループ除算器率Ｎ、は 、操作の間、帯域幅比に従って変化するからである。

送信機の広帯域型では、ループ除算器率Ｎ３の変化か起こるかもしれないので、 この場合、パラメータのプロセッサ制御の調整か必要となる。この場合には、選 択されるへき周波数シフトデルタＦのプロセッサ制御の調整は、低周波数範囲の 第１の補償フィルタＦ１て同時に行オっれる。

既に説明したように、周波数シフトの高周波数成分は、第２の補償フィルタＦ２ によってのみ決定され、その結果、前記主発振器ＶＣＯＩの同調スロープ■（。

のみに依存する。この値が大きく非線形であるという事実から見て、第２の補償 フィルタＦ２のこのパラメータＫ。のプロセッサ制御ての調整の可能性が出てく る。上側周波数範囲での周波数シフトデルタＦのプロセッサ制御の調整も同様に 可能である。

周波数範囲では、搬送周波数の側波帯周波数は、位相比較器ＰＤによって、ｎ・ 基準周波数の距離に発生する。これらの望ましくない分光成分は、問題となるポ ストオフィス（ｐｏｓｔ　ｏｆｆｉｃｅ）変動に依存し、隣接チャネルの特定の 出力（たとえば−３７ｄＢＭ）を超えてはならないが、基準発振器ＶＣＯ２およ び主発振器ＶＣＯｌの位相間の距離に比例して増加する。

本発明に係るＰＬＬ回路によって、位相とともにおよび位相に対して理想的な変 調か行われると、位相比較器ＰＤにおいて、補償を必要とする位相差が生じない ので、スペクトルは、変調により起こるいかなる基準線をも含まないだろう。こ のことは、隣接チャネルの許容出力を超える前に、ループフィルタＳＦの高ルー プ帯域幅を選択できるという利点を有する。このことは、マイクロホニック効果 およびアンテナ帰還によって起こる影響が減少するという利点を有する。

補正書の写しく翻訳文）提出書 （特許法第１８４条の８） 啄 平成６年１０月２７日

Claims (5)

【特許請求の範囲】
1. １．誤り信号のみならず変調信号から生じる制御信号をも入力側から供給され、 ＰＬＬ回路の位相角変調出力信号を出力側から供給する電圧制御の主発振器（Ｖ ＣＯ１）、主発振器（ＶＣＯ１）の下流に接続され、ループ除算器率（Ｎε）を 有するループ除算器（ＳＴ）、 ループ除算器（ＳＴ）の出力および変調信号から生じる基準周波数信号がその入 力から供給される位相比較器（ＰＤ）、および位相比較器（ＰＤ）の下流に接続 され、誤り信号を供給するループフィルタ（ＳＦ）を含む、直流成分を有する変 調信号によって変調可能なＰＬＬ回路において、 電圧制御の基準発振器（ＶＣＯ２） 基準発振器（ＶＣＯ２）の下流に接続され、位相比較器（ＰＤ）のための基準周 波数信号を供給する、基準除算器率（Ｎε）を有する基準除算器（ＲＴ）、 その入力側に変調信号が供給され、その出力側が基準発振器（ＶＣＯ２）の制御 入力に接続される第１の補償フィルタ（Ｆ１）、および その入力側に変調信号が供給され、その出力側が制御信号を供給する第２の補償 フィルタ（Ｆ２）を特徴とし、前記第１の補償フィルタ（Ｆ１）の伝達係数（Ｆ ｘ１（ｓ））は、基準除算器率（Ｎε）に比例し、ループ除算器率（Ｎε）およ び基準発振器（ＶＣＯ２）の同調スロープ（Ｋε）に反比例し、前記第２の補償 フィルタ（Ｆ２）の伝達係数（Ｆｘ２（ｓ））は、前記主発振器（ＶＣＯ１）の 同調スロープ（Ｋｏ）に反比例することを特徴とする、ＰＬＬ回路。
2. ２．第２の補償フィルタ（Ｆ２）の下流に接続されるデータ低域パス（ＤＴＰ） を特徴とする、請求項１のＰＬＬ回路。
3. ３．その入力側に制御信号および誤り信号が供給され、その出力側が主発振器（ ＶＣＯ１）の制御入力に接続される加算器（ＡＤＤ）を特徴とする、請求項１ま たは請求項２のＰＬＬ回路。
4. ４．第１の補償フィルタ（Ｆ１）の伝達係数（Ｆｘ１（ｓ））は、さらに、基準 発振器（ＶＣＯ２）の周波数シフト（デルタＦ）に比例することを特徴とする、 請求項１ないし請求項３のいずれかのＰＬＬ回路。
5. ５．第２の補償フィルタ（Ｆ２）の伝達係数（Ｆｘ２（ｓ））は、さらに、主発 振器（ＶＣＯ１）の周波数シフト（デルタＦ）に比例することを特徴とする、請 求項１ないし請求項４のいずれかのＰＬＬ回路。