JPH07505491A - 光ファイバメモリ接続システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 光フアイバメモリ接続システム 発明の分野 本発明は、処理ノードの特殊なメモリバスをリンクするための新規な光フアイバ メモリ相互接続に係り、大きな距離において動作するリアルタイムデータ処理シ ステムに特に適用される。

先行技術 接続されたノードのメモリを更新するシステムは、米国特許第４．　９９１．　 ０７９号：及び現在放棄された１９８６年６月３０日出願の米国特許出願０６／ ８８０．２２２号の継続である１９８９年９月８日出願の米国特許出願０７／４ ０３．７７９号から知られており、これらの特許及び特許出願の内容は参考とし てここに取り上げるもので、これらは全て本発明と共通に所有されたものである 。

このようなシステムは、２ポ一ト式メモリを使用するもので、あるノードのある メモリへ自動的に書き込みを転送しそして他のノードのメモリへはＣＰＵの介在 により高速度で書き込みを転送するのに使用される。しかしながら、このシステ ムは、約１２０フイートの距離及び８個のノードという制限がある。本発明は、 このようなシステムをある距離を経て接続できるようにする改良に係る。現状の 技術では、３キロメータの接続を行うことができ、そして高速データインターフ ェイスを用いると１０キロメータまで接続することができる。

発明の要旨 本発明は、長い距離を経てこのようなメモリ接続処理システムを接続するための 手段を提供すると共に、あるシステムのノードのメモリから別のシステムのノー ドのメモリへデータをコピーするようにシステム間で高速データ転送を行わせる ものである。

本発明の他のそして更に別の効果は、添付図面を参照した好ましい実施例の以下 の詳細な説明から容易に明らかとなろう。

図面の簡単な説明 図１は、本発明のシステムを示す図である。

図２は、ファイバーメモリ接続システムコントローラ（ＦＭＣ）を示す図であ図 ３は、ＦＭＣ−メモリ接続バスインターフェイスを示す図である。

図４は、ＦＭＣによるメモリ書き込み転送を取り扱う方法を示す図である。

図５は、本発明によって実行されるアドレス変換の例を示す図である。

図６は、データ路象限へ分離されたＦＭＣを示す図である。

図７は、ＦＭＣの象限０を示す図である。

図８は、ＦＭＣの象限ｌを示す図である。

図９は、ＦＭＣの象限２を示す図である。

図１０は、ＦＭＣの象限３を示す図である。

図１１は、本発明に使用されるパラレル／シリアルラッチを示す図である。

図１２は、基本的なパケットフォーマットを示す図である。

図１３は、データパケットのフォーマットを示す図である。

図１４は、汎用非同期データパケットのフォーマットを示す図である。

図１５は、ＭＣ３−１１マルチドロツプコンソールのデータ／＜ケラトのフォー マットを示す図である。

図１６は、割り込みパケットのフォーマットを示す図である。

図１７は、非同期シリアルデータを取り扱うためのＦＭＣの動作モードを示す図 である。

図１８は、特殊な非同期データの通過を取り扱う動作モードを示す図である。

図１９は、ＦＭＣによる割り込みの取り扱いを示す図である。

図２０は、ノードの集合をリンクするネットワークの例を示す図である。

図２１は、システムのための二次バックアップ高速リンクを示す図である。

図２２は、メモリ書き込み転送の内部ループバックを示す図である。

図２３は、メモリ書き込み転送の外部ループバックを示す図である。

図２４は、メモリ接続バスのループバックを示す図である。

図２５ａは、汎用非同期データの内部ループバックを示す図である。

図２５ｂは、汎用非同期データの外部ループバックを示す図である。

図２５ｃは、ボート対ボートのループバックを示す図である。

図２６は、集合ＦＭＣエラー取り扱いを示す図である。

図２７は、ハブＦＭＣエラー取り扱いを示す図である。

図２８は、本発明の典型的な構成を示す図である。

図２９は、本発明のスター構成を示す図である。

好ましい実施例の詳細な説明 本発明は、図１に示すような光フアイバメモリ相互接続を用いた高速データイン ターフェイスシステムに係る。このインターフェイスシステムは、メモリ接続さ れたシステムを１０キロメータまでの距離を経て接続する。各メモリ接続された システムは、データリンク即ちメモリ接続バス５を備え、このバスには８個まで のノード６が接続される。各ノードは、プロセッサ、Ｉｌｏ、２つ以上のボート が付いたメモリ、及びプロセッサーメモリバスを備えている。書き込み／読み取 り感知コントローラは、書き込みのみが感知されてＣＰＵの介在なしに他のノー ドのメモリへ反映されるようにバス及びメモリを接続する。これは、参考として ここに取り上げる上記特許及び特許出願に詳細に説明されている。各メモリ接続 システムのバス５は、ファイバ対メモリ接続システムコントローラ（ＦＭＣ）ｌ に接続される。各ＦＭＣは、別のＦＭＣに接続するための入力及び出力ポートの 両方を有している。入力ボート２は、別のメモリ接続システムからの送信データ を受け取るためのものであり、そして出力ポート３は、別のメモリ接続システム へデータを転送するためのものである。データの送信は、光フアイバケーブル４ を経て行われる。

光フアイバメモリ接続システム（ＦＯＭＣ３）は、個々のＭＣバス上にあるノー ドがファイバリンクを経て非同期シリアルデータを交換すると共に、あるＭＣバ ス上にあるノードが別のＭＣバス上にあるノードに割り込む機能も与える。各Ｆ ＭＣは、８個の汎用非同期ボート及び１６本の割り込みライン（８人力及び８出 力）をサポートする。ＭＣ８−ＩＩの第４ケーブルに組み込まれたマルチドロッ プコンソールリンクもサポートされる。これらの特徴は、ファイバを横切ってノ ードを遠隔ブートできるようにすると共に、ノードの動作を同期する手段を形成 するよう意図される。

この説明を通して、ｒＭＣ３集合（クラスタ）」（又は単に「集合」）という用 語は、ＭＣバス及びそれに取り付けられるノード及びＦＭＣを指すように使用さ れる。２つ又は３つの集合のみの構成では、ＦＭＣの対がＭＣバスを直結するの に使用される（図２８を参照されたい）。４つ以上の集合の構成では、全ての集 合をスター構成（図２９参照）に接続するように、ＦＯＭＣＳハブが使用される 。

図２８及び２９に示された構成プログラミングリンクは、各ＦＭＣの動作モード を確立するのに使用される。プログラミングリンクに直結されないＦＭＣは、フ ァイバリンクを経て送られるパケットによりプログラミング情報を受け取る。

ＦＭＣｌは、図２に詳細に示されている。ＦＭＣは、受信データ路７と、出力ラ ッチ９と、Ｒｘ（受信）ＦＩＦＯＩＩと、受信エラー検出回路１３と、２つの受 信ラッチ１５及び１７と、受信器１９と、、入力ラッチＩＯと、ヒツト及び変換 ＲＡＭ１２と、Ｔｘ（送信）ＦＩＦＯ１４と、送信エラー検出回路１６と、２つ の送信ラッチ１８及び２０と、送信器２２とを備えている。

ＦＭＣＩは、４つのメインセクション、即ちメモリ接続システム５のインターフ ェイス、データ路（Ｒｘ及びＴｘ）７及び８、高速シリアルデータリンクインタ ーフェイス４、及びマイクロプロセッサより成る。これらのエリアは、機能ブロ ック図（図２）において破線を用いて画成されている。ファイバ遷移モジュール （ＦＴＭ）は、ＦＭＣ高速シリアルリンクインターフェイスに接続される。ＦＴ Ｍは、公知の従来のハードウェア部分であり、電気信号をそれに対応する光信号 に接続しそしてその逆も行うように働く。

メモリ接続（ＭＣ）バスインターフェイスは、メモリ接続システム（ＭＣ３）及 びそのバス上のノードに対するＦＭＣのリンクである。ＦＭＣは、標準ＭＣバス （２４ビツトアドレス）を用いたＭＣＳネットワークのための３ケ一ブル９０信 号インターフェイスと、ＭＣ３−ＩＩに与えられる２８ビツトアドレスを用いた ＭＣＳネットワークのための４ケ一ブル１２０信号インターフェイスとを実施す るものである。最終的に３２ビツトアドレスをサポートする４ケーブルインター フエイスも設けられる。ＦＭＣは、４ケーブルインターフエイスで定められる全 てのアドレスラインをサポートするが、アドレスが全３２ビツトである環境にお いては、ＦＭＣは、メモリの最初の２５６メガバイトへの及びそこからの反映を 生じるだけである。

ＦＭＣは、ＭＣ３又はＭＣ３−ＩＩに使用できる９つのバスＩＤ（０−８）の１ つを用いて、バス上の典型的なＭＣＳノードとして現れる。ＦＭＣにより使用さ れるＭＣＳは、構成プログラミングリンクによる初期化中にセットされる。

ＭＣバスに対するＦＭＣインターフェイスの詳細が図３に示されている。ＦＭＣ のＭＣバスインターフェイスは、データ有効（ＤＡＴＡ　ＶＡＬＩＤ）の立上縁 でメモリアドレス、メモリデータ、フラグビット及びパリティをラッチすること によりバス転送を受け取る（ＤＡＴＡ　ＶＡＬＩＤがＦＭＣ自体によって駆動さ れないと仮定すれば）。アドレス、フラグ及びパリティラインに対する２つの異 なるビットカウントは、３ケーブルのＭＣＳバスと４ケーブルのＭＣ３−ＩＩパ スとの間の相違を反映する。小さなカウントは３ケーブルバスに適用される。

指示されることに注意されたい。前記のように、付加的な４つのアドレスビット をサポートするための信号は、将来の拡張のために第４ケーブルに指定される。

アドレス及びデータの各バイトごとに１ビツトの奇数パリティが与えられ、図３ に示す７つ又は８つのパリティビットが得られる。

フラグビットは受け取った転送を定性化する。メモリ書き込み転送の場合に、１ つのフラグビット（ｒＦビット」と称する）は、メモリのバイト位置へのメモリ 書き込みが半ワードに対するものかワードに対するものかを指示する。ＭＣ５− ＩＩババスのみ存在する他の２つのフラグビットは、メモリ書き込み転送と他の 形式の転送とを区別する。メモリ書き込み転送のみがＭＣ５−ＩＩババス集合状 態で現れる間に、ＦＯＭＣＳハブのＭＣ５−ＩＩババス、メモリ書き込みトラフ ィックに加えて、割り込み、非同期及び他の形式のデータを分配するのに使用さ れる。

図３に示すように、アドレス、フラグ及びパリティは、ＦＭＣによって受け取ら れたときに、各々３２．３及び８ビツト量として処理される。３ケ一ブルＭＣＳ バスがＦＭＣに接続された場合は、８個の最上位アドレスビット、２つの余分な フラグビット及び第８のパリティビットに対する受信器がディスエイプルされる 。欠落アドレス及びフラグビットについてはＭＣ入力ラッチに０が入れられ、そ して欠落パリティビットについてはｌが挿入される。４ケーブル環境においては 、３２ビツトアドレスが受け取られるが、ＦＭＣは、最上位４つのアドレスビッ トが０でない受信メモリ書き込み転送を破棄する。

転送の受信によりＦＭＣのＴｘ　ＦＩＦＯ１４が半分埋められる場合には、ＦＭ ＣがＭＣバスのグローバルビジー（ＧＬＯＢＡＬ　ＢＵＳＹ）を駆動してオーバ ーフローを防止する。このＧＬＯＢＡＬ　ＢＵＳＹは、Ｔｘ　ＦＩＦＯ１４が半 分埋められた状態未満になったときにデアサートされる。制御ビジー（ＣＯＮＴ ＲＯＬ　ＢＵＳＹ）信号は、ＭＣ３−ＩＩババスのみ存在し、ＦＯＭＣＳハブに のみ使用される。非メモリ書き込み型転送の受信により、このような転送を保持 するのに使用されるＦＭＣのＦＩＦＯが半分埋められた状態になった場合は、Ｆ ＭＣがＣ０ＮＴＲ０Ｌ　ＢＵＳＹを駆動し、オーバーフローを防止する。ＦＩＦ Ｏが半分埋められた状態未満になると、Ｃ０ＮＴＲ０Ｌ　ＢＵＳＹはデアサート される。

ＦＭＣは、ＭＣバスに転送を発生できるようになる前に、まず、バスのアクセス 権を得なければならない。これを行うために、ＦＭＣは、これが使用のためにプ ログラムしたＭＣ３ＩＤに対応するバスの要求（ＲＥＱＵＥＳＴ）ラインをアサ ートする。次いで、ＦＭＣは、それに対応する許可（ＧＲＡＮＴ）ラインを監視 する。バスアービタがＧＲＡＮＴラインをアサートすると、ＦＭＣは、バスのメ モリアドレス、メモリデータ、フラグビット及びパリティを駆動する。ＦＭＣの ＭＣ５ＩＤも、バスのノードＩＤラインにおいて駆動される。有効イネーブル（ ＶＡＬＩＤ　ＥＮＡＢＬＥ）信号の次の立上り縁において、ＦＭＣはデータ有効 （ＤＡＴＡ　ＶＡＬＩＤ）を駆動する。（ＶＡＬＩＤ　ＥＮＡＢＬＥ信号は、バ ス上のノードの動作を同期するためにバスアービタによって発生される自走クロ ックである。） 図３に示されたＭＣ出力ラッチは、３２ビツトではなくて２８ビツトのメモリア ドレスのみを供給することに注意されたい。残りの４つのアドレスビットに対す るドライバ人力は、接地接続される（即ち、ビットは強制的に０にされる）。

メモリ書き込み転送パケットの受信によりＦＭＣのＲｘ　ＦＩＦＯＩＩが半分埋 まった状態となりそしてＭＣバスバースト要求モードがイネーブルされた場合に 、ＦＭＣはバースト要求（ＢＵＲ３Ｔ　ＲＥＱＵＥＳＴ）を駆動する。ＭＣ８− ＩＩババスみに存在するＢＵＲ３Ｔ　ＲＥＱＵＥＳＴ信号をアサートすると、バ スアービタは、ＦＭＣのみにバスへのアクセスが許可されるモードに入る。ＢＵ Ｒ５Ｔ　ＲＥＱＵＥＳＴをアサートしそしてアービタへの信号の伝播を保証する に充分な時間だけ遅延した後に、ＦＭＣは、ＧＬＯＢＡＬ　ＢＵＳＹをデアサー トする。バス上の他のノードがＧＬＯＢＡＬ　ＢＵＳＹをアサートしない場合に は、アービタはＦＭＣへの許可の発生を開始する。１つ以上の他のノードがＧＬ ＯＢＡＬ　ＢＵＳＹをアサートする場合には、アービタは、ビジー状態がクリア されるのを待機し、そしてＦＭＣへの許可の発生を開始する。ＦＭＣは、たとえ バスからそれ以上の転送を受け入れることができなくても、ＧＬＯＢＡＬ　ＢＵ ＳＹを安全にデアサートすることができる。というのは、アービタは、ＦＭＣへ のバスアクセスのみを許可するからである。

ＦＭＣが、充満レベルを半分埋まった状態より低下させるに充分なパケットをそ のＲｘ　ＦＩＦＯｌｌの前方からアンロードしたときに、ＢＵＲ３Ｔ　ＲＥＱＵ ＥＳＴがデアサートされ、そしてアービタは、通常の「公平」な裁定構成に復帰 する。ＦＭＣは、バスからそれ以上の転送を受け入れることができない場合には 、ＢＵＲ８Ｔ　ＲＥＱＵＥＳＴをデアサートするまで、ＧＬＯＢＡＬ　ＢＵＳＹ をアサートする。

ＦＭＣｃ）Ｔｘ　ＦＩＦＯが半分埋まった状態未満である場合には、ＦＭＣは、 ＢＵＲ８Ｔ　ＲＥＱＵＥＳＴを８個のＭＣＣバスサイクルアサート状態に保ち、 次いで、１６サイクル中それをリリースし、モして８サイクル中アサートし、１ ６サイクル中リリースし、等々をして、Ｒｘ　ＦＩＦＯの充満レベルが半分埋ま った状態より低下するまで行う。Ｒｘ及びＴｘの両ＦＩＦＯが半分以上埋まった 場合には、ＦＭＣは、充満レベルを半分埋まった状態よりも低下させるに充分な パケットがＲｘ　ＦＩＦＯからアンロードされるまで、ＢＵＲ３Ｔ　ＲＥＱＵＥ ＳＴを連続的にアサートする。ＢＵＲ３Ｔ　ＲＥＱＵＥＳＴがデアサートされる と、アービタは、通常の「公平」な裁定構成に復帰する。ＦＭＣは、バスからそ れ以上の転送を受け入れることができない場合には、ＢＵＲ５Ｔ　ＲＥＱＵＥＳ Ｔをデアサートするまで、ＧＬＯＢＡＬ　ＢＵＳＹをアサートする。

ＦＭＣにバースト要求モードをサポートすることは、構成プログラミングコマン ドによってイネーブル又はディスエイプルされる。所与のＭＣバス上の１つのＦ ＭＣのみがバースト要求モードをイネーブルできるが、各ＦＭＣ対ＦＭＣリンク における少なくとも１つのＦＭＣは、確実な動作を確保するためにモードをイネ ーブルしなければならない。ＦＭＣにおいてバースト要求モードをイネーブルす ることは、ＦＭＣがバスのＢＵＲ３Ｔ　ＲＥＱＵＥＳＴを駆動できることしか意 味しない。バースト要求モードが有用であるためには、メモリ接続コントローラ （ＭＣＣ）をバスアービタ／ターミネータとしてもつ４ケ一ブルＭＣ３−ＩＩ環 境が必要とされる。ＭＣＣは、前記の特許及び特許出願から明らかな従来のやり 方でバスの終端及び裁定を与え、これらは、反映（ｒｅｆｌｅｃｔｉｖｅ）メモ リコントローラとも称する。

ＦＭＣのＲｘ及びＴｘデータ路７及び８は、ＭＣＳインターフェイスと高速シリ アルデータリンクとの間でデータを移動する。又、これらは、マイクロプロセッ サにもインターフェイスし、非同期データ、割り込み転送及び流れ制御情報を集 合間で移動できるようにする。

図４は、ＦＭＣがＭＣＳメモリ書き込み転送を処理する仕方を示している。図示 されたように、全ての転送が高速シリアルデータリンクを経てパケットとして送 信されるのではない。メモリの選択された領域へのメモリ書き込みに対応する転 送のみが高速リンクを経て送信される。これらの選択された領域に入らない転送 は、単に破棄される。

他の方向において、メモリ書き込み転送を含むパケットが高速リンクを経て受け 取られモしてＦＭＣによってデコードされる。Ｒｘ経路７には、ヒツト／変換Ｒ ＡＭがなく、従って、高速リンクを経て受け取られる全てのメモリ書き込みパケ ットは、ＭＣバスにメモリ書き込み転送を発生させる。メモリへの書き込みを表 すパケットが受け取られると、ＦＭＣは、ＭＣバスの使用を要求し、そしてその 要求が許可されたときに、バスにメモリ書き込み転送を発生する。

Ｔｘ経路８では、反映されるべきメモリの領域がＦＭＣの構成プログラミング中 に定められる。プログラミング中に、全メモリアドレススペースは、８にバイト （２にワード）ブロックのシーケンスとして見られる。８にバイト程度の多数の 領域を定めることができる。全アドレス範囲を通じて分離又は連結されたいかな る数の領域を確立することもできる。

図４に示すＦＭＣの別の特徴は、メモリアドレス変換である。メモリ書き込み転 送をパケット化してそれを高速リンクを経て送信する前に、メモリアドレスが変 更される。ＭＣ３物理アドレスは、２４ビット長さくＭＣ８−１）或いは２８ビ ット長さくＭＣ３−ＩＩ）である。ＭＣ３物理アドレスは、最上位１１ビツト（ ＭＣ３−１）又は１５ビツト（ＭＣＳ−ＩＩ）を用いることにより、ＦＭＣのヒ ツト／変換ＲＡＭをアドレスするように変換される。ＲＡＭから読み取った値は 、新たなアドレスの最上位１５ビツトである。

メモリアドレスの最下位１３ビツトは変換プロセスによって影響されないことを 注意されたい。従って、８にバイトブロックが、ソースＭＣ／（スのアドレスス ペースから行き先ＭＣバスのアドレススペースへそしてそれとは逆にマツプされ る。図５に示すように、この特徴は非常に有用である。というのは、各集合の物 理アドレススペース内の異なる位置に存在するメモリ領域を各集合が共有できる からである。

ヒツト／変換ＲＡＭの内容は、ＦＭＣの構成プログラミング中に確立される。

ソースＭＣバスにおけるメモリアドレスのサイズ（即ち、２４ビツト又は２８ビ ツト）も、構成プログラミング中に確立される。ヒツト／変換ＲＡＭの各位置は メモリの８にバイトブロックを表し、ヒツトビット及び１５ビツトの変換値を含 む。ヒツトピットがセットされた場合には、８にバイトメモリブロックへのメモ リ書き込みが高速リンクを経て反映される。このビットがリセットされた場合に は、このようなメモリ書き込みが無視される。

ＭＣＳスターネットワーク構成において、ＦＭＣ領域選択及びアドレス変換特徴 を使用して、ハブに接続されたＭＣ３集合をグループに分離し、メモリ書き込み トラフィックがグループ間ではなくてグループ内にのみ反映されるようにするこ とができる。管理システム（即ち、スターネットワーク内のノードの１つではな く）を用いてＦＭＣをプログラムする場合には、集合グループを共存できるが他 の各々のメモリに影響を及ぼさないような機密ネットワークを得ることができる 。グループの完全な分離が所望されない場合には、重畳する領域を使用すること ができる。

ＦＭＣマイクロプロセッサは、Ｔｘ及びＲｘの両データ路７及び８にデータを挿 入したりそこから除去したりする機能を有する。このようなデータは、これをメ モリ書き込み転送と区別するために制御データと称する。汎用の非同期データと 、ＭＣ３−ＩＩのマルチドロップコンソール非同期データと、割り込みパルスは 、全て、制御データとして処理される。

ＦＭＣは、汎用の非同期ボートを経てデータを受け取るときに、データをパケッ トへと形成し、そしてこれらパケットを、高速リンクを経て送られる送信データ 流へと注入する。非同期データのパケットがＦＭＣによって受け取られたときに は、パケットからバイトが分解され、そして適当な汎用非同期ボートを経て送ら れる。ＭＣ３−ＩＩマルチドロップコンソールデータは同様に取り扱われる。

イネーブルされた入力割り込みラインがパルス付勢されると、ＦＭＣはパケット を発生し、これは高速リンクを経て送られる。シリアルデータリンクから割り込 みパケットを受け取ると、ＦＭＣは適当な出力割り込みラインをパルス付勢する 。

他の制御転送は、構成プログラミング情報、高利用性メツセージ、エラー指示及 びリセット指示を含む。

ＭＣＳネットワークにおける流れ制御は、ＦＭＣからＦＭＣへと送られるパケッ トの流れ制御ビットと、ＭＣバスビジー信号とによって達成される。ＦＭＣの内 部では、メモリ書き込みデータ転送と他の形式のデータ転送（即ち、非同期、割 り込み、マルチドロップ、等）が個別に取り扱われ、流れ制御は、メモリ書き込 みトラフィックに影響することなく非メモリ書き込み転送に適用される。ＦＭＣ からＦＭＣへ送られる各パケットは、２つの流れ制御ビットを含み、その一方は 、受信側ＦＭＣがメモリ書き込み転送パケットの送信を停止又は再開するための ものであり、そして他方は、他の形式のパケットの送信を停止又は再開するため のものである。２つの個別のデータ流のこの表示は、一方がメモリ書き込み転送 に対するもので、他方が他の全ての形式の転送に対するものである個別のバスビ ジー信号が存在するハブのＭＣバスにも適用される。

付加的な形式の流れ制御は、バースト要求モードである。このバースト要求モー ドは、ＦＭＣ対ＦＭＣリンクにロックアツプが生じないように確保するために必 要である。リンクの利用度が両方向に高い場合には、両ＦＭＣがそれらの各々の ＭＣバスにビジーをアサートする状態にＦＭＣ対ＦＭＣリンクがロックアツプす るおそれが生じる。ＭＣバスのビジー状態はＦＭＣがバス転送を発生するのを防 止するので、ＦＭＣは、それらのＴｘ　ＦＩＦＯ１４の充満レベルを減少するこ とができず、それ故、バスビジーをデアサートしなくなる。

バースト要求モードは、ＦＭＣがそのＲｘ　ＦＩＦＯＩＩから転送をアンロード できるようにする一方、ＦＭＣがそのＴｘ　ＦＩＦＯ１４への付加的な転送を受 け入れなくてもよいよう確保することによってこの問題を軽減する。これは、Ｆ ＭＣがリモートＦＭＣから更にメモリ書き込み転送パケットを受け入れることが でき、次いで、リモートＦＭＣがそのＴｘ　ＦＩＦＯ１４をアンロードすること ができ、そして最終的に、リモートＭＣＳバスのビジー状態をクリアできること を意味する。ビジー状態をクリアすると、リモートＦＭＣはそのＲｘ　ＦＩＦｏ ｌｌをアンロードすることができる。次いで、リモートＦＭＣは、より多くのメ モリ書き込み転送パケットを受け入れることができ、これは、ローカルＦＭＣが そのＴｘ　ＦＩＦＯ１４をアンロードし、そしてローカルＭＣバスのビジー状態 をクリアできるようにする。

図６に示すように、ＦＭＣデータ路は、論理的に象限に細分化される。象限０に おいては、ＭＣバス転送が受け取られて、Ｔｘ　ＦＩＦＯ１４へ移動される。

このＴｘ　ＦＩＦＯ１４は、象限０と２との間の境界として働く。象限２におい ては、Ｔｘ　ＦＩＦＯ１４から取り出された転送がパケット化さ江高速シリアル リンク４を経て送信される。

パケットは、象限３において高速リンク４を経て受け取られ、パケットの内容は 、Ｒｘ　ＦＩＦＯＩＩへ移動される。Ｒｘ　ＦＩＦＯＩＩは、象限３と１との間 の境界として働く。象限ｌにおいて、Ｒｘ　ＦＩＦＯＩＩから取り出された情報 は、ＭＣバスに転送を発生するのに使用される。

ＦＭＣ設計の、特に診断という観点からの重要な特徴は、各象限のラッチをパラ レル及びシリアルの両方の形態でアクセスできることである。ＦＭＣの通常の動 作中には、パラレルインターフェイスを用いて、データがラッチを経て移動する 。別のシリアルインターフェイスは、ＦＭＣのマイクロプロセッサがデータをラ ッチへと及びラッチからシリアルにシフトできるようにする。

図７は、象限Ｏの詳細な図である。処理は、象限０では、ＭＣ入カラッチｌＯが ロードされたことを制御ロジック２５が検出したときに開始される。入力ラッチ はアンロードされ、そしてアドレス及びデータにおいて奇数パリティが計算され る。計算されたパリティは、次いで、受は取ったパリティと比較される。同時に 、最上位アドレスの４ビツトがチェックさね、それらのいずれかが非ゼロである かどうか調べられる。

パリティ及びアドレスチェックが行われる間に、アドレスの１５ビツトを用いて 、ヒツト／変換ＲＡＭ１２がアドレスされる。（３ケ一ブルＭＣＳバスからアド レスが到来する場合には、ＲＡＭをアドレスするのに用いる１５ビツトのうちの 上位４つがゼロである。）ＲＡＭから読み取られた１６ビツト値のうちの最下位 １５ビツトは、新たな即ち変換されたアドレスビットとなる。ＲＡＭから読み取 られた値の最上位ビットは、ウィンドウヒツトビットである。

ＭＣ転送の行き先は、パリティ及びアドレスチェックと、ヒツトビットと、転送 と共に受け取られたフラグビットとによって決定される。最上位４つのアドレス ビットのいずれかが非ゼロである場合には、転送が破棄される。受は取ったパリ ティが計算されたパリティに等しくない場合には、転送がマイクロプロセッサの インターフェイスＦＩＦＯ２１へ調時入力される。パリティは良好であるが、フ ラグビットが制御形式転送（ＭＣＳハブにおいてのみ生じる）を指示する場合に は、転送がマイクロＦＩＦＯにも入れられる。良好なパリティをもつメモリ書き 込み型転送の行き先は、ヒツトピットの設定に基づいている。ヒツトピットがリ セットされた場合には、転送が単に破棄される。ヒツトピットがセットされた場 合には、メモリデータ、変換されたメモリアドレス及びフラグビットがＴｘＦＩ ＦＯ１４へ調時入力される。

ヒツト／変換ＲＡＭ１２の内容は、ＦＭＣマイクロプロセッサによって初期化さ れる。ＲＡＭ１２内の位置を変更するために、マイクロプロセッサは、まず、ロ ードバッファ２４に新たな値を入れる。次いで、マイクロプロセッサは、ＭＣバ スにＧＬＯＢＡＬ　ＢＵＳＹをアサートさせ、そして進行中の転送がＭＣ入力ラ ッチｌＯを通過するに充分な時間待機する。次いで、マイクロプロセッサは、ヒ ツト／変換ＲＡＭ１２にロードバッファからの値を書き込ませる。その後に、Ｇ ＬＯＢＡＬ　ＢＵＳＹがデアサートされる。

図８は、象限ｌを詳細に示している。象限ｌの処理は、ＭＣ出力ラッチ９が空で あり且つＲｘ　ＦＩＦＯＩＩが空でないか又はマイクロインターフェイス２１が ラッチ９の使用を要求していることを制御ロジック２５が検出したときに開始す る。ＦＩＦＯＩＩに何かがありそしてマイクロインターフェイス２１が要求を発 していない場合には、ＦＩＦＯＩＩが読み取られ、メモリアドレス及びデータに 基づいてパリティが計算される。次いで、データ、アドレス、フラグ及び計算さ れたパリティがＭＣ出力ラッチにクロックされる。

マイクロインターフェイス２１は、ＦＯＭＣＳハブのＦＭＣが他の制御情報とは 非同期の割り込みをハブの他のＦＭＣへ分配する必要があるときだけ使用される 。制御ビジーがハブバスにアサートされない場合には、マイクロインターフェイ スロジック２１は、ＭＣ出力ラッチ９の使用を要求する。ラッチ９が使用できる 場合には、制御データがラッチ９にシリアルにシフトされる。転送のための奇数 パリティがマイクロプロセッサによって計算され、そしてデータに続いてラッチ ９ヘシフトされる。

図９は、象限２を詳細に示している。処理は、象限２においては、制御ロジック が、Ｔｘクラッチ８及び２０が空であることを検出し、そしてＴｘ　ＦＩＦＯ１ ４が空でないか又はマイクロプロセッサがマイクロインターフェイスラッチをロ ードしたことが分かったときに、開始する。マイクロラッチがロードした場合に は、ラッチの内容がＴｘクラッチ８及び２０に転送される。マイクロラッチから 転送される７２ビツトのうちの６４は、一対のＥＤＣ（エラー検出コード）発生 器１６ａ及び１６ｂへも調時入力される。発生された８ビツトＥＤＣ及びマイク ロラッチからの７２ビツトは、Ｔｘクラッチ８及び２０へ調時入力される。ＴＸ ラッチ１８及び２０の内容は、次いで、２つの４０ビツト転送において、高速リ ンクシリアル送信器２２へ通される。

マイクロラッチが空であるが、Ｔｘ　ＦＩＦＯ１４が空でない場合には、メモリ データ、アドレス及びフラグがＦＩｉ”Ｏ１４から読み取られる。付加的な９ビ ツトが制御ロジックによって発生され、全部で７２を形成する。この場合も、７ ２のうちの６４においてＥＤＣが発生さｔ’Ｌ、８０ビツトパケツトがＴｘクラ ッチ８及び２０へ調時入力される。Ｔｘクラッチ８及び２ｏの内容は、次いで、 送信器２２へ通される。

象限３のＲｘ　ＦＩＦＯＩＩ又はマイクロＦＩＦＯのいずれがが半分いっばいで あることを制御ロジックが検出した場合には、Ｔｘクラッチ８及び２ｏへ調時入 力される８０ビツトパケツトに流れ制御フラグビットがアサートされる。ラッチ へ調時入力されるパケットが得られない場合には、制御ロジック２５は、特殊な 流れ制御パケットをＴｘクラッチ８及び２０へ調時入力し、リモートＦＭＣへ送 信するようにする。Ｒｘ　ＦＩＦＯＩＩ及び象限３のマイクロＦＩＦＯに対して 個別の流れ制御ビットが定められ、メモリ書き込み及び非メモリ書き込みパケッ トの流れを個別に絞ることができるようにする。ＦＩＦＯが半分いっばいの状態 未満になると、リモートＦＭＣにこれが一方又は両方の形式のパケットの送信を 再開できることを知らせるためのパケットが送られる。

図１Ｏは、象限３を詳細に示している。象限３の処理は、パケットの最初の４０ ビツトが高速シリアルリンクを経て受け取られたときに開始する。制御ロジック ２５は、ステージングラッチ１５へ４０ビツトを調時入力させる。パケットの残 り部分が到着すると、全８０ビツトパケツトがＲｘラッチ１７へ調時入力される 。Ｒｘラッチ１７から、パケットの６４ビツトが一対のＥＤＣ発生器／チェッカ １３ａ及び１３ｂへ移動される。受は取ったＥＤＣは、発生されたものと比較さ れ、その結果の指示が制御ロジックへ与えられる。

パケットの内容の行き先は、制御ロジックによって検査されたパケット形式ビッ トと、ＥＤＣチェックの結果とに基づく。ＥＤＣチェックが不良であった場合に は、パケットの内容はマイクロインターフェイスＦＩＦＯ２３へ移動される。

又、パケットが非同期、割り込み又は他の制御情報を含むことをパケット形式フ ラグが指示する場合には、パケットの内容がマイクロＦ　Ｉ　ＦＯ２３へも移動 される。さもなくば、メモリアドレス、データ及びフラグがＲｘ　ＦＩＦＯＩＩ へ移動される。

制御ロジック２５によって検査される１２のパケットビットの中には、流れ制御 ビットがあり、その一方は、メモリ書き込みパケット転送を絞るためのものであ り、そして他方は、非メモリ書き込みパケット転送を絞るためのものである。

受信したパケットのセット流れ制御ビットは、その流れ制御ビットがリセットさ れた状態でパケットが受け取られるまで、ＦＭＣが対応形式のパケットの送信を 停止するようにさせる。

図１１は、ＦＭＣのＭＣ入力及び出力ラッチ９及び１０と、Ｒｘラッチ１５及び １７と、Ｔｘクラッチ８及び２０とを実施するのに使用されるＡＭＤ２９８１３ のブロック図である。ＦＭＣ設計においては、これらラッチを通る通常のデータ 路は、Ｄ入力からパイプラインレジスタ２９を経てＱ出力に至るパラレルなもの である。別のシリアルな経路は、ＦＭＣマイクロプロセッサによってアクセスで き、主として診断の目的で使用される。ＭＵＸ３０（モード（ＭＯＤＥ）信号に よって制御される）は、シャドーレジスタ３１又はＤ入力の内容がパイプライン レジスタ２９の内容として働き得るようにする。又、パイプラインレジスタ２９ の出力はシャドーレジスタ３１ヘフイードバツクされることも注意されたい。

従って、適当なハードウェア制御により、データはラッチにシリアルに入りそし てパラレルに出るか、又はパラレルに入りそしてシリアルに出ることができる。

これらの特徴がＦＭＣ設計によって利用され、マイクロプロセッサがある象限に おいてラッチをシリアルにロードし、そのラッチから別の象限のラッチへ通常パ ラレルの経路に沿ってデータを移動し、そして行き先ラッチの内容をシリアルに 読み取ることができるようにする。第１のラッチにロードされたデータを第２の ラッチから読み戻されたデータと比較することにより、マイクロプロセッサはデ ータ路が機能するかどうかを決定することができる。

ＦＯＭＣＳアーキテクチャにおいては、高速シリアルリンクがガゼレホットロッ ド（Ｇａｚｅｌｌｅ　Ｈｏｔ　Ｒｏｄ）チップの送信／受信対で実施される。ガ ゼレホットロッド送信チップは、４０ビツトのパラレルデータをシリアルデータ に変換し、これはファイバ又は同軸リンクを経て送信される。リンクのリモート 端では、データがホットロッド受信チップによって元のパラレルデータに再変換 される。このリンクを経て、ＦＭＣは、８０ビツトパケツトの形態で情報を交換 する。ガゼレの送信器は、各８０ビツトパケツトを２つの４０ビツトデータフレ ームとして送信する。送信するためのパケットが得られない場合には、送信器は 、リンクの同期を維持するために同期フレームを送信する。

シリアルデータリンクのデータは、４Ｂ１５Ｂ　ＮＲＺＩ　（非ゼロ復帰、■で 反転）エンコードされたものである。これは、受信器がデータ洸からデータ及び クロックの両信号を回復できるようにし、データと共に個別のクロック信号を送 信する必要性を排除する。１Ｇｂｐｓ　（１兆ビット／秒）というデータレート がサポートされる。

送信エラーの検出は、各パケットに含まれた８ビツトのエラー検出コード（ＥＤ Ｃ）を介して行われる。パケットに残っている７２ビツトのうちの６４のみがＥ ＤＣの計算に含まれる。８個の保護されないビットは、パケットの４０ビツト半 部分の各々の最初の４ビツトである。

基本的なパケットフォーマットが図１２に示されている。

ビットロないし４０は、パケットの２つの４０ビツト区分を区別するのに使用さ れる。パケットを受け取ると、ＦＭＣは、第１の４０ビツト区分の第１ビツトが ０でありそして第２の４０ビツト区分の第１ビツトが１であることを常に期待す る。

ＢＳＤ及びＢＳＣビット（各々ビットｌ及び４１）は、パケットを受信するＦＭ Ｃによる送信を絞るために送信側ＦＭＣにより使用される。ＢＳＤビットは、受 信側ＦＭＣに、メモリ書き込みデータパケットの送信を停止又は再開することを 知らせるために使用され、ＥＳＣビットは、受信側ＦＭＣに、制御パケットの送 信を停止又は再開するのを知らせるために使用される。これラビットは、セット されると、受信側ＦＭＣに関連形式の送信の停止を知らせ、そしてリセットされ ると、受信側ＦＭＣに送信の再開を知らせる。

タイプ（ＴＹＰ）ビット（ビット４）は、パケットの形式を指示する。このビッ トがリセットされた場合には、パケットはメモリ書き込み転送を含む。このビッ トがセットされた場合には、パケットは制御パケットとして指定される。制御パ ケットは、非同期データ、割り込みデータ、及びＦＭＣが交換しなければならな い他の形式のデータを転送するのに使用される。

ＶＡＬビット（ビット５）は、パケットの陰影付けされた部分（ビット６ないし ３９及び４４ないし７１）が実際に有効な情報を含むかどうかを指示する。ＶＡ Ｌビットがセットされた場合には、受信側ＦＭＣは、陰影付けされた部分の情報 を有効とみなす。ＶＡＬビットがリセットされた場合には、受信側ＦＭＣは、パ ケットにおいてエンコードされた流れ制御情報（即ち、ＢＳＤ及びＢＳＣビット ）のみに注意を払う。ＦＭＣは、送信すべきデータをもたないときには、ＶＡＬ ビットをリセットしそして流れ制御ビットを適宜セット又はリセットした状態で パケットを周期的に送信する。

前記したように、ビット０−３及びビット４０−４３は、ＥＤＣの計算に含まれ ない。これは、ＢＳＤビット及び／又はＢＳＣビットが受信パケットにおいてエ ラーとなり、モしてＥＤＣエラーが検出されないことを意味する。しかしながら 、無効の流れ制御指示が受け取られそして作用したとしても、次に受信されるパ ケットは、その問題をほぼ確実に訂正する。

パケットの陰影付けされた部分（ビット２−３及びビット４２−４３）は、指定 部である。本明細書全体を通じて、パケットの指定部分を陰影付けするという規 定に従うものとする。

ビット７２−７９は、ビット４−３９及びビット４４−７１について計算された ＥＤＣを含む。ＥＤＣは、変形ハミングコードに基づいて発生された８ビツトの チェックバイトであり、全ての単−及び二重ビットエラー及び幾つかの三重ビッ トエラーを検出できるようにする。ガゼレホットロッドチップによりＮＲＺＩエ ンコード機構が使用されるので、高速シリアルリンク媒体のノイズは、順次の二 重ビットエラーを生じるが、これは、受信側ＦＭＣがパケットのＥＤＣをパケッ トの受信中に計算されたＥＤＣと比較することにより検出できる。

メモリ書き込み転送パケットは、高速リンクを経てメモリアドレス及び関連デー タを送信するためにＦＭＣによって使用される。アドレス及びデータは、ＦＭＣ がＭＣバスから受け取ったメモリ書き込み転送を表す。パケットのフォーマット が図１３に示されている。

ＦＢＴビット（ビット７）は、メモリ書き込みに関連したＦビットである。Ｆビ ットは、メモリ書き込み転送がメモリの単一バイトへの書き込みを表す場合にセ ットされる。Ｆビットは、転送が半ワード又はワードへの書き込みを表す場合に リセットされる。

メモリアドレスが２４ビツトアドレスである場合に、パケットのビット４４−４ ７は、０を含む。

汎用の非同期データパケットのフォーマットが図１４に示されている。

パケットは、５バイトまでの非同期データを含むことができる。最初の４バイト は、第１バイトがビット８−１５に、第２バイトがビット１６−２３に、等々の ようにして、ビット８−３９に入れられる。第５バイトは、ビット６４−７１に 入れられる。受信側のＦＭＣは、バイトカウントフィールド（ビット４５−４７ ）をチェックすることにより、パケットにおけるデータバイトの実際の数を決定 する。

行き先集合フィールド（ビット４８−５５）は、パケットが最終的に意図された ＭＣ５集合のアドレスを含んでいる。行き先集合におけるＦＭＣは、行き先ポー トフィールド（ビット５６−６３）を用いて、パケットからデコードされた非同 期データを送信するときにどの汎用非同期ポートを使用するかを決定する。

ＢＲＫビット（ビット４４）は、発信側ＦＭＣが非同期ブレーク指示を受け取っ たことを指示する。ＢＲＫビットがセットされたときは、パケットが非同期デー タを含まない（即ち、バイトカウントフィールドは０を含む）。ＢＲＫがセット された汎用非同期パケットを受け取ると、行き先集合におけるＦＭＣは、行き先 ボートに対するその出力バッファをフラッシュし、そのポートにおけるブレーク を発生する。

ＭＣ５−ＩＩマルチドロップコンソールデータパケットフォーマットが図１５に 示されている。

パケットは、４バイトまでの非同期データを含むことができる。４バイトは、第 １バイトがビット８−１５に、第２バイトが１６−２３に、等々のようにしてビ ット８−３９に入れられる。受信側ＦＭＣは、バイトカウントフィールド（ビッ ト４５−４７）をチェックすることによりパケットにおけるデータバイトの実際 の数を決定する。

行き先集合フィールド（ビット４８−５５）は、パケットが最終的に意図された ＭＣ３集合のアドレスを含む。このフィールドの内容は、ＢＲＤビットがリセッ トされた場合だけ意味をもつ。

ソース集合フィールド（ビット５６−６３）は、発信側ＦＭＣが存在する集合の アドレスを含んでいる。マルチドロップメツセージを送信するには多数のパケッ トが必要であるから、集合におけるＦＭＣは、２つ以上の集合からのメツセージ の一部分を同時に受け取る。パケットにおけるソース集合フィールドは、受信′ 　側ＦＭＣがソース集合に基づいてメツセージの部片を分離できるようにし、従 って、メツセージを適切に再構成できるようにする。

８０Ｍビット（ビット６４）は、パケットにおける非同期データがマルチドロッ プメツセージのスタートを表すかどうかを指示する。８０Ｍビットがセットされ た場合には、パケットは、マルチドロップメツセージの最初の１−４バイトを含 む（バイトカウントに基づいて）。８０Ｍビットがリセットされた場合には、パ ケットは、メツセージの本体内からのデータを含む。

ＲＯＭビット（ビット６５）は、パケットにおける非同期データがマルチドロッ プメツセージの終了を表すかどうかを指示する。ＲＯＭビットがセットされた場 合には、パケットは、マルチドロップメツセージの最後の１−４バイトを含む（ バイトカウントに基づいて）。ＲＯＭビットがリセットされた場合には、メツセ ージからの少なくとももう１つのデータパケットが後に続く。

ＢＲＤビット（ビット６７）は、ＦＯＭＣＳネットワーク全体を通じて全ての集 合へパケットを同報通信すべき場合にセットされる。ＢＲＤビットがセットされ た場合には、ＦＯＭＣＳハブにおける全てのＦＭＣがパケットをそれらの各々の リモート集合へ進ませる。このようなパケットを受け取る全ての集合ＦＭＣはそ れを受け入れる（それらのマルチドロップサポートがイネーブルされていると仮 定すれば）。

割り込みパケットフォーマットが図１６に示されている。

行き先集合フィールド（ビット４８−５５）は、パケットが最終的に意図された ＭＣ３集合のアドレスを含んでいる。行き先集合におけるＦＭＣは、行き先ライ ンフィールド（ビット５６−６３）を用いて、どの出力割り込みラインをパルス 付勢すべきかを決定する。

ＦＭＣにおけるモトローラ６８０００マイクロプロセツサは、メモリ書き込みメ ントを与える。これは、全ての非同期データ、割り込み及びエラーログを含んで いる。又、構成プログラミングインターフェイスによって駆動される診断機能も 与える。

ＦＭＣにおける４つのシダネティックス６８６８１　ＤＵＡＲＴは、個別のＭＣ ８集合におけるノード及び／又は装置間の非同期シリアルデータの交換をサポー トする。非同期サポートは、非同期データが高速ファイバ又は接続部を通して実 際に送られていることに通信エンティティが気付く必要がないように設計される 。エンティティの観点から、通信は、ノード及び／又は装置がＲ３−２３２ケー ブルを経て直結された場合と機能的に異ならない。ＭＣＳネットワークを経てデ ータを移動できるようにするために通信エンティティによって非同期データ流に 特殊なプロトコル情報を挿入する必要はない。図１７は、集合におけるＦＭＣに よる非同期シリアルデータの取り扱いを示している。

非同期シリアルデータがノード又は装置から受け取られたときには、ＦＭＣはデ ータをパケット化し、高速シリアルリンクを経てパケットを送信する。非同期デ ータに加えて、各パケットは、ＭＣＳネットワークを経てパケットをルート指定 し易くするアドレスを含んでいる。他の方向において、ＦＭＣは、高速リンクか ら非同期データのパケットを受信しデコードする。パケットのアドレスは破棄さ れ、非同期データがノード又は装置へ通される。

非同期パケットのアドレスは、ＭＣＳハブを経てパケットをルート指定できるよ うに設計される。これを達成するために、アドレスは、行き先集合フィールド及 び行き先ボートフィールドの２つのフィールドで構成される。行き先集合フィー ルドは、パケットをルート指定すべき集合を指示する。行き先ポートフィールド は、データが意図されたのは行き先集合におけるＦＭＣのどの非同期リンクかを 指示する。行き先ＦＭＣは、パケットを受け取ったときにアドレスを有効化する 。行き先集合アドレスがローカル集合アドレスに一致しない場合には、パケット が破棄される。

ＦＭＣは、各汎用非同期ボートに対して１つづつ、８つの非同期アドレスのリス トを維持する。８つのポートの１つから非同期データが受け取られたときに、Ｆ ＭＣは、そのポートに対する非同期アドレスをルックアップし、これを、高速リ ンクを経て送られたパケット（１つ又は複数）に含む。従って、ＦＭＣの各汎用 非同期ポートと、他の集合におけるＦＭＣの非同期ポートとの間に静的な接続が 生じる。

非同期アドレス及びローカル集合アドレスのリストの内容は、ＦＭＣの構成プロ グラミング中に確立される。又、非同期リンクの物理的な特性（即ち、ボーレー ト、キャラクタ長さ、等）も、構成プログラミング中に確立される。

ＭＣＳハブにおいては、ＦＭＣは、特殊な非同期データバススルーモードで動作 するようにプログラムされる。この動作モードが図１８に示されている。高速リ ンクを経て受け取られた非同期パケットは、受信側ＦＭＣによってデコードされ 、ハブのＭＣバスを経てハブの他のＦＭＣへ送られる。発信集合においてＦＭバ バス経て通される。ＭＣバスからアドレス及び非同期データを受け取るハブの各 ＦＭＣは、行き先集合フィールドを、その高速リンクのリモート端における集合 のアドレスと比較する。一致が生じた場合には、ＦＭＣは、非同期パケットを形 成し、高速データリンクを経て送信する。

上記したルート機能を実行するためにハブのＦＭＣによって使用されるリモート 集合アドレスは、構成プログラミング中に確立される。ハブのＦＭＣの非同期リ ンクは接続されておらず、ＦＭＣによって無視されるので、非同期アドレスリス トも非同期リンク物理特性もプログラムできない。

１つのハブにおけるＦＭＣの高速リンクが別のハブにおけるＦＭＣに（ＭＣ３集 合ではなくて）直結されている場合を受け入れるために、非同期アドレスチェッ クがＦＭＣにおいて構成プログラミングを介してディスエイプルされる。従って 、１つのハブのバスを通る全ての非同期パケットトラフィックは、他のハブのバ スにも現れる。

ＦＭＣの汎用非同期ポートは、ＤＴＲ及びＣＴＳを用いてハードウェア流れ制御 をサポートする。ＦＭＣが汎用の非同期ポートを経て送信を希望しそしてハード ウェア流れ制御がそのポートに対してイネーブルされたときには、ＦＭＣは、Ｃ ＴＳがアサートされたのを見る限りにおいてのみ送信を行う。送信中にＣＴＳが 失われると、ポートは、ＣＴＳが再び現れるまで送信を停止する。従って、ＦＭ Ｃの非同期ポートに接続された装置は、ＣＴＳをアサートしそしてデアサートす ることによりそのポートに対するＦＭＣデータ送信を絞ることができる。

又、ＦＭＣは、適当なケーブルが使用されそして装置がＣＴＳ信号に注意を払っ ていると仮定すれば、汎用非同期ポートを経てデータを送信している装置を絞る こともできる。ＦＭＣは、ポートに対するその受信バッファがほぼいっばいであ ると決定すると、ＤＴＲをデアサートし、ポートに接続された装置に状態を知ら せる。ポートのＤＴＲ信号を装置のＣＴＳ信号に接続するケーブルを仮定すれば 、装置はＣＴＳが失われるのを見る。これは、ＦＭＣがＤＴＲをアサートしてよ り多くのデータを受け入れられることを指示するまで、装置が送信を停止するよ うにさせねばならない。

ＦＭＣの構成プログラミング中に、ＤＴＲ及びＣＴＳを用いた非同期流れ制御は 、ポートごとにイネーブル又はディスエイプルすることができる。ＤＴＲ／ＣＴ Ｓ流れ制御が所望されない場合には、ＦＭＣの汎用非同期ポートをＸＯＮ／Ｘ０ ＦＦ流れ制御に対して構成することもできるし、或いは流れ制御を一緒にディス エイプルすることもできる。

ＦＭＣが非同期データソースに接続され、このソースが、行き先ＦＭＣに接続さ れた装置が受け入れできる以上の相当の速度でデータを送信するという状態を取 り扱うために、ＦＭＣ間に非同期流れ制御機構も実施される。ＦＭＣは、非同期 データのソースに接続されたＦＭＣによる非同期データパケットの送信を絞るた めに流れ制御パケットを送信することができる。流れ制御は、非同期ポートごと にアサートすることができ、他の非同期ポートに対する非同期パケットの流れに 影響しないようにされる。

ＦＭＣは、８本の入力ラインと８本の出力ラインの１６本の割り込みラインをサ ポートする。これらのラインは、あるＭＣ３集合のノード又は装置により発生さ れた割り込みパルスを、実際に、ＭＣＳネットワークを経て別の集合のノード又 は装置へ通過できるようにする。このパルスは、入力割り込みラインを経て発信 側集合のＦＭＣに入り、ＭＣＳネットワークを経てパケットとして通され、そし て出力割り込みラインを経て行き先集合のＦＭＣを出る。非同期データの場合と 同様に、これは、割り込みパルスが高速シリアルリンクを経て送られていること にノードが気付く必要がないように設計さ也実際には直結されない。

ＦＯＭＣＳ構成に対する割り込み通過の概要が図１９に示されている。ＦＯＭＣ ８を横切って割り込みを通過させるのに伴うプロセスは、非同期データを通過さ せるのに用いたものに非常に良く似ている。ＦＭＣは、割り込み入力ラインのパ ルスを検出し、そして特殊な割り込みパケットを構成し、これは、高速リンクを 経て送信される。この割り込みパケットは、ＦＯＭＣＳネットワークを通るルー ト指定を容易にするアドレスを含んでいる。行き先ＦＭＣでは、パケットがデコ ードさワヘそしてアドレスを用いて、どの割り込みラインをパルス付勢すべきか が決定される。

非同期の場合と同様に、割り込みパケットのアドレスは、２つのフィールドで構 成される。行き先集合フィールドは、パケットをルート指定すべき集合を識別す る。行き先ラインフィールドは、どの出力割り込みラインをパルス付勢すべきか を指示する。非同期パケットの場合と同様に、行き先ＦＭＣは、受は取った割り 込みパケットの集合フィールドを有効化し、そして行き先集合がローカル集合の アドレスに一致しない場合にパケットを破棄する。

ＦＭＣは、各入力割り込みラインに対して１つづつ、８個の割り込みラインアド レスのリストを維持する。ＦＭＣは、入力割り込みラインの１つにおいてパルス を検出すると、ラインアドレスをルックアップし、高速リンクを経て送られたパ ケットにそれを含ませる。従って、ＦＭＣの各入力割り込みラインと、他の集合 におけるＦＭＣの出力ラインとの間に静的な接続が生じる。割り込みラインアド レスのリストの内容は、ＦＭＣの構成プログラミング中に確立される。ＦＯＭＣ Ｓハブにおいては、ＦＭＣは、非同期データに対して前記したものに非常に良く 似たバススルーモードで動作するようにプログラムされる。高速リンクを経て受 け取った割り込みパケットは、ＭＣバスを経てハブの他のＦＭＣへと分配される 。ハブの各ＦＭＣは、ＭＣバスから割り込みラインアドレスを受け取り、そして 集合フィールドを、その高速リンクのリモート端における集合のアドレスと比較 する。一致が生じた場合には、ＦＭＣは、割り込みパケットを構成し、そしてそ れを高速リンクを経て送信する。

上記のルート指定機能を実行するためにハブのＦＭＣによって使用されるリモー ト集合アドレスは、構成プログラミング中に確立される。又、割り込みアドレス チェックは、ハブカ埴結された状態を受け入れるためにＦＭＣにおいてディスエ イプルすることができる。ハブのＦＭＣの割り込みラインは接続されておらずそ してＦＭＣによって無視されるので、入力割り込みアドレスリストをプログラム することはできない。

ＦＭＣ上のシダネティックス６８６８１　ＤＵＡＲＴの１つのチャンネルは、Ｍ Ｃ３−ＩＩマルチドロップコンソールリンクをサポートする。（このＤＵＡＲＴ の他のチャンネルは、構成プログラミングリンクのために使用される。）ＦＭＣ は、基本的に、個別のＭＣ３−ＩＩ集合のノード間でコンソールトラフィックを 流せるようにするゲートウェイとして振る舞う。各集合において、ＦＭＣは、リ モートノードに意図されたメツセージをさえ切り、それらをパケットとして適当 な集合のＦＭＣへ送信する。パケットを受け取るＦＭＣは、それらをデコードし 、そして行き光ノードへメッセージを送信する。これが生じることは、ノードに 対して本質的に透過である。ＭＣ３−ＩＩノードの集合をリンクするＦ　０ＭＣ ５ネットワークの例が図２０に示されている。

ＭＣ３−ＩＩマルチドロップコンソール環境においては、ドロップの１つがマス ターとして作用し、そして他の全てがスレーブである。マスターのみがマルチド ロップリンクにおいてメツセージ交換を開始でき、スレーブは、マスターからポ ールメツセージを受け取った後にのみ送信することができる。集合におけるＦＭ Ｃは、その集合にローカルマスターがあると仮定する。ＦＭＣは、リモートノー ドにアドレスされたメツセージを受け取ると、メツセージを１つ以上のノくケラ トとしてその高速シリアルリンクを経て送信し、ＦＭＣは、リモートノードから のメツセージを含む１つ以上のパケットを高速リンクから受け取ると、マスター によってポーリングされるまでメツセージをバッファする。次いで、ＦＭＣは、 そのセーブされたメツセージをローカルマルチドロップリンクを経て送信する。

マルチドロップリンク上の集合ＦＭＣのスレーブアドレスは、そのＭＣバスノー ドＩＤであることに注意されたい。

ＦＯＭＣＳネットワークにおけるマルチドロップメツセージデータの取り扱いは 、基本的に、汎用非同期データ及び割り込みに対するものと同じである。マルチ ドロップデータは、特殊なパケットにおいてＦＯＭＣＳネットワークを経てルー ト指定される。各マルチドロップデータパケットは、行き先集合アドレス（これ は行き先ＦＭＣによって有効化される）と、メツセージの一部分とを含んでいる 。汎用非同期データの割り込みパケット又はパケットとは異なり、マルチドロッ プメツセージパケットは、ソース集合アドレスも含んでいる。受信側ＦＭＣはこ のソースアドレスを用いて、異なる集合からのメツセージの部片を異なるバッフ ァへと分離する。

ノードがメツセージへと挿入するソース集合アドレスは、集合のＦＭＣによって 供給される。マルチドロップマスターは、要求−集合−アドレスメツセージをＦ ＭＣへ周期的に送信し、ＦＭＣは集合アドレスを含む応答メツセージをその集合 の全てのノードに同報通信する。この集合アドレスは、集合アドレス形成（Ｄｅ ｆｉｎｅ　Ｃ１ｕｓｔｅｒ　Ａｄｄｒｅｓｓ）コマンドにより構成プログラミン グ中に確立されたアドレスである。ソース集合アドレスを供給するＦＭＣが存在 しないＭＣ５−ＩＩ集合においては、同じ集合のノードによって交換されるメツ セージにソース集合アドレスフィールドが含まれないので、ノード間の通信が影 響を受けない。

ハブが存在するＦＯＭＣ３構成においては、マルチドロップデータが受信側ＦＭ ＣからハブのＭＣバスを経てハブの他のＦＭＣヘルート指定される。次いで、パ ケットが形成されて、ハブのＦＭＣから行き先集合のＦＭＣへ送信される。汎用 非同期及び割り込みの場合と同様に、ハブのＦＭＣは、行き先集合アドレスを探 し、パケットを形成して高速リンクを経て送信しなければならないかどうかを決 定する。行き先集合がＦＭＣのシリアルデータリンクに接続された集合のアドレ スに一致する場合には、ＦＭＣはマルチドロップデータを進める。

ＭＣ３−ＩＩマルチドロップ同報通信機能も、Ｆ’０ＭＣ５によってサポートさ れる。集合におけるＦＭＣは、全てのノードへ同報通信されるべきメツセージを ローカルマルチドロップリンクを経て受け取ったときは、そのメツセージを同報 通信フラグがセットされたパケットにおいて高速リンクを経て送信する。ハブに おけるＦＭＣは、行き先集合フィールドの内容に係わりなくこのようなパケット を常に進ませる。同報通信メツセージを受信する全ての集合ＦＭＣは、ローカル マスターによってポーリングされたときに、それらのローカルマルチドロップリ ンクを経てそれを送信する。

構成プログラミング中に、集合ＦＭＣは、リモート集合アドレスのリストと共に プログラムされる。マルチドロップサポートがイネーブルされたときに、ＦＭＣ は、そのリスト内の１つの集合におけるノードヘアドレスされたマルチドロップ リンク上のメツセージをさえ切る。ローカルマルチドロップマスターは、ＦＭＣ に間合せメツセージを送信することによりＦＭＣからリストを得ることができる 。ＦＭＣは、それに応答して、リストをリモート−集合−リストメツセージへと エンコードし、マルチドロップリンクを経て送信する。

ＦＭＣは、−次リンクが停止した場合に二次の高速シリアルリンクへ自動的に欠 陥回避（ｆａｉｌｏｖｅｒ）することのできるオプションの構成をサポートする 。この高利用性特徴が図２１に示されている。

各集合における二次のＦＭＣは、−次のＦＭＣの健全さを監視する。各二次のＦ ＭＣは、これが監視する一次と同じＭＣバスノードＩＤに対し構成されるが、こ の二次は、−次が健全である限りＭＣバスにおいて作用しない。換言すれば、集 合間の全てのメモリ書き込みトラフィックは、欠陥が生じない限り、−次の高速 リンクを経て送られる。同様に、他の全ての形式のパケットトラフィック（即ち 、非同期、割り込み、等）は、欠陥が検出されるまで一次リンクを経て行われる 。

二次のＦＭＣが健全さについて通知されるように保つために、−次は、それらの 各々の二次に［自分は大丈夫である（Ｉ’ｌｌ　ｏｋａｙ）Ｊという指示を健全 性チェックラインを経て周期的に送信する。ＦＭＣにおけるモトローラ６８９０ １ＭＦＰのＵＡＲＴは、健全性チェックラインを実施するのに用いられる。又、 −次は、テストパケットを周期的に交換して、−次リンクが依然として機能して いるかどうかを決定する。

二次のＦＭＣが、［自分は大丈夫であるｊという指示をその最後の指示から特定 の時間内に受け取らないか、或いは一次からリンク欠陥指示を受け取る場合には 、二次は、ｌ）−次ＦＭＣの動作を強制的に停止させ、そして２）欠陥検出パケ ットをリモート集合の二次へ送信することにより、欠陥回避プロセスを開始する 。リモート二次ＦＭＣは、その−次ＦＭＣの動作を強制的に停止させる。リモー ト二次は、次いで、欠陥回避完了パケットを、その欠陥を検出した二次へ返送す る。集合間のその後の通信は、二次の高速リンクを経て行われる。

二次のＦＭＣは、−次と二次を接続する健全性チェックリンクケーブルに含まれ た特殊な追加信号をアサートすることにより、−次の動作を強制的に停止させる 。この信号は、アサートされると、−次ＦＭＣをハードウェア制御オフライン状 態に入れる。この状態において、ＦＭＣ上の全てのＩ１０インターフェイスはデ ィスエイプルされ、従って、ＦＭＣは、ＭＣバス上の信号をアサートすることも 、高速リンクを経て送信することも、その非同期リンクを経て送信することも或 いはその出力割り込みラインのいずれをパルス付勢することもできない。この作 用は、ＦＭＣオンライン／オフラインスイッチをオフライン位置に入れることに より得られるものと同じである。

（古い）−次ＦＭＣは、二次ＦＭＣ（新たな一次）が電源サイクル、ハードウェ アリセット又は受信したリセットコマンドによりリセットされるまで、このオフ ライン状態に保持される。

古い一次ＦＭＣは、このオフライン状態に保持されている間に、新たな一次から 「自分は大丈夫」というキャラクタの受信に対し健全性チェックラインを監視す る（これを行うに充分な動作をする場合は）。古い一次は、このようなキャラク タを受け取る場合に、二次の役割を果たすようにそれ自身を再構成する。従って 、古い一次のＦＭＣをオンライン状態に復帰させる試みがなされたときには、こ れが二次として振る舞い、（ファームウェア制御の）オフライン状態に保持され る。これは、古い一次がＭＣバス上の新たな一次と競合するのを防止する。

又、欠陥回避プロセスは、構成プログラミングリンクを介して手動で開始するこ ともできる。欠陥回避させるために、プログラミングリンクを経て二次ＦＭＣの １つへコマンドが送られる。欠陥回避は、上記したように進行し、それが完了す ると、それを指示する応答がプログラミングリンクを経て返送される。

以上の説明は、集合間の高速リンクの高い利用性に関するものであったが、この 高い利用性の特徴は、ＦＯＭＣＳスターネットワークにおけるハブへと拡張する ことかできる。ハブにおける高い利用性は、ハブにおける各−次ＦＭＣごとに二 次ＦＭＣをもたせることにより達成される。従って、各集合は、−次及び二次の ２つの高速リンクによってハブに接続される。二次リンクへの欠陥回避は、集合 対集合の場合と本質的に同じである。

集合において真に高い利用性を得るために、−次ＦＭＣへの非同期又は割り込み 接続を有するノードは、二次への冗長組の接続を有していなければならない。

二次のＦＭＣが引き継ぐときには、ノードは、二次同期及び割り込み接続へ切り 換わらねばならない。このプロセスを行うために、二次ＦＭＣの出力割り込みラ インの１つを用いて、欠陥回避が生じたことをノード（１つ又は複数）へ知らせ ることができる。二次ＦＭＣの構成プログラミング中に、出力割り込みラインを この目的のために指定することができる。

欠陥回避プロセスは、自動的に逆転できない。二次ＦＭＣが引き継いだときには 、それらが実際に一次となる。その前の一次ＦＭＣ及び／又は高速リンクが修理 されるときには、それらが二次として振る舞うようにプログラムされねばならな い（それら自体が二次として予め再構成されていない場合）。

ＦＭＣを一次又は二次として構成することは、構成プログラミング中に行われる 。−次からの「自分は大丈夫」の指示と指示の間に二次が許す最大の時間周期も 確立される。又、高い利用性の特徴は、−緒にディスエイプルすることもできる 。

マイクロプロセッサの別の使用は、ＭＣＳネットワーク全体をオフラインにもっ ていくことなく個々のＦＭＣ及び／又は高速シリアルリンクを診断できることで ある。この機能は、ハブと特定の集合との間の問題を診断するだけのためにハブ 全体を停止することが不所望であるようなスターネットワーク環境において特に 有用である。問題が高速リンク又は集合内のＦＭＣであると分かった場合に、ハ ブ全体を停止せずに修正することができる。もちろん、その影響を受ける集合と 、それと通信していた他の集合との間におそらくソフトウェアの再同期が必要と なるが、ハブに接続された他の集合は、中断なく通信を続けることができる。

ハブ診断及び集合診断モードと称する特殊な動作モードを使用して、ＦＭＣをテ スト目的のために高速同軸又はファイバリンクから分離することができる。これ らのモードにおいては、ＦＭＣの動作は、通常のハブ又は集合のモードと同じで あるが、ガゼレのホットロッドＴｘチップの出力はＲｘチップの入力に直結され る。ＦＭＣを集合診断モードでハブにおいて動作するよう構成するために、セッ トＦＭＣオンライン／オフラインコマンドを用いて、ＦＭＣがファームウェア制 御のオフライン状態に入れられる。次いで、セット動作モードコマンドにより所 望のモードが選択さ札そしてＦＭＣは、第２のセットＦＭＣオンライン／オフラ インコマンドによりオンライン状態に復帰される。

ＦＭＣの個々の機能領域は、指定診断ループバックデータ（Ｓｐｅｃｉｆｙ　Ｄ ｉａｇｎｏｓｔｉｃ　Ｌｏｏｐｂａｃｋ　Ｄａｔａ）コマンドをＦＭＣへ送るこ とによりテストすることができる。

種々の指定診断ループバックデータコマンドを用いて、メモリ書き込み転送ルー プバック、非同期データループバック及び割り込みループバックを呼び出すこと ができる。ＦＭＣは、ファームウェア制御のオフライン状態にあるときだけこの ようなコマンドを受け入れる。

ＦＭＣは、メモリ書き込み転送、即ち内部、外部、及びＭＣバスループバックの ための３つの診断ループバックモードをサポートする。内部ループバックは、Ｍ Ｃバス入力ラッチからＦＭＣを経てＭＣバス出力ラッチへデータをループさせる 。外部ループバックは、同じ経路をテストするが、データは実際には高速シリア ルリンクを経て送信されそして外部ループバックケーブル接続を経てループバッ クされる。内部ループバックモードは、図２２に示されている。外部ループバッ クモードは、図２３に示されている。ＭＣバスループバックは、ＭＣバス出力ラ ッチからＭＣバスを経てＭＣバス入力ラッチへデータをループする。このループ バックモードは、図２４に示されている。

内部又は外部ループバックが実行されるときには、ＦＭＣヒツト／変換ＲＡＭも 、所望の作用を達成するように適宜プログラムされねばならない。ループバック モードを用いて反映領域を特にテストすることもできるし、或いは全ての領域が 反映されそしてアドレス変換が実際に何も生じないように（即ち、元のアドレス と、変換したアドレスが同じである）アドレス変換ロジック又はヒツト／変換Ｒ ＡＭをプログラムすることもできる。

内部ループバックモードにおいては、ＦＭＣのＭＣバスインターフェイスがデイ スエイプルさｆｇ　モしてガゼレのホットロッドチップは、送信チップのシリア ル出力が受信チップのシリアル入力に直結されるように構成される。又、ループ バックを開始した指定診断ループバックデータコマンドは、ＦＭＣハードウェア を通してループされるべきアドレス及びデータパターンも含んでいる。ＦＭＣは アドレス及びデータパターンをＭＣバス入力ラッチに挿入する。Ｔｘ経路を通り そしてそのＴｘ経路の終了部に送られたアドレス及びデータは、パケットにおい てシリアルに送信される。パケットはＲｘ経路を経てループバックさね、そして アドレス及びデータはＭＣバス出力ラッチにおいて終了する。ＦＭＣは、このラ ッチからアドレス及びデータを取り出し、そしてそれらを、プログラミングリン クを経て返送される応答に含ませる。

外部ループバックモードにおいては、ＦＭＣのＭＣバスインターフェイスがディ スエイプルされる。この場合も、ループバックを開始した指定診断ループバック データコマンドは、ＦＭＣハードウェア及び外部ループバック接続を経てループ されるべきアドレス及びデータパターンを含んでいる。ＦＭＣは、アドレス及び データパターンをＭＣバス入力ラッチに挿入する。Ｔｘ経路に通されそしてその Ｔｘ経路の終了部に送られたアドレス及びデータは、パケットにおいてシリアル に送信される。パケットは、外部ループバック接続を経てループさＬここでもＦ ＭＣによって受信され、モしてＲｘ経路を経てＭＣバス出力ラッチへ移動される 。ラッチから読み取られたアドレス及びデータパターンを含む応答がプログラミ ングリンクを経て返送される。

ＭＣバスループバックモードにおいては、高速シリアルリンクインターフェイス がディスエイプルされ、そしてＦＭＣのＭＣバスインターフェイスがイネーブル されるが、通常とは若干具なるように機能する。ＭＣバスループバックを実行す るために、ＦＭＣは、指定診断ループバックデータコマンドからのアドレス及び データパターンをＭＣバス出力ラッチに挿入する。ＦＭＣのＭＣバスインターフ ェイスハードウェアは、次いで、バスに要求を出し、そして許可を受け取ったと きに、データ有効信号がデアサートされた状態でＭＣバスに転送を発生する。

これは、バス上のいかなるノードもその転送を無視するようにさせる。しかしな がら、ＦＭＣのＭＣバスインターフェイスハードウェアは、それ自身の転送を受 け取るように構成されている。ループされたデータは、ＭＣバス入力ラッチから 読み取ら札そしてプログラミングリンクを経て返送される応答において戻される 。

ＦＭＣは、汎用非同期データに対して３つの診断ループバックモード、即ち内部 、外部、及びポート対ポートをサポートする。３つの形態が図２５に示されてい る。ＦＭＣは、構成プログラミングリンクを経て受け取った指定診断ループバッ クデータコマンドの結果として要求された非同期ループバックを実行する。

指定診断ループバックデータコマンドは、どの非同期ボートがループバックテス トに参加するかについてＦＭＣに知らせそしてループされるべきデータを与える 。内部ループバックのための非同期ポートが選択された場合には、ＦＭＣは、送 信データをボートの受信側へ回し込んで戻すようにポートハードウェアを初期化 する。次いで、ＦＭＣは、ボートがデータを送信するようにさせる。ボートが正 しく機能する場合には、ＦＭＣは、データを再び直ちに受信する。受信したデー タは、コマンド応答においてプログラミングリンクを経て返送される。データが 受け取られない場合には、ＦＭＣは、これを指示する応答を返送する。

外部ループバックは、ループバックプラグをボートに接続し、該ボートが送信デ ータをボートの受信ピンへ回し込んで戻すことを必要とする。ＦＭＣは、ボート ハードウェアを通常の動作に対して初期化し、そして指定のボートを経てデータ を送信する。この場合も、データは、同じボートから直ちに受信されねばならな い。コマンドに対する応答は、受信データを含むか、或いはループバック動作の 欠陥を指示する。

ボート対ポートのループバックは、Ｒ５−２３２ケーブルが２つの選択されたボ ートを接続することを必要とする。ＦＭＣは、通常の動作に対してボートを初期 化し、そして指定診断ループバックデータコマンドで指定されたボートを経てデ ータを送信する。コマンドに対する応答は、他のボートから受信したデータを含 むか、或いはループバック動作の欠陥を指示する。

ＦＭＣは、割り込みラインに対して外部ループバックをサポートする。ＦＭＣに 対する指定診断ループバックデータコマンドは、ループバックに参加する一対の 割り込みライン、１つの入力及び１つの出力、を選択する。ループバックは、選 択された割り込みラインにワイヤが接続されることを必要とすることに注意され たい。ループバックを実行するために、ＦＭＣは、上記対の出力ラインにパルス を発生し、そしてそのコマンド応答において、入力ライン上でパルスが検出され たかどうかを報告する。

ＦＭＣは、ＭＣ３−ＩＩマルチドロップコンソールリンクに対し２つの診断ルー プバックモード、即ち内部及び外部、をサポートする。内部ループバックは、汎 用の非同期ポートと全く同様に実行される。外部ループバックは、汎用非同期ポ ートで使用された方法と機能的に同一であるが、マルチドロップリンクの独特の 性質により、外部ループバックケーブルは不要である。しかしながら、外部ルー プバックテストは、マルチドロップリンクを駆動する。それ故、マルチドロップ リンク全体をオフラインにもっていかずにテストを行うことが所望される場合に は、マルチドロップリンクを保持するＭＣＳケーブルは、診断テストを開始する 前にＦＭＣシャーシの背面から引き抜きそしてテストの完了時に元に戻さねばな らない。

ＦＭＣは、利用性の高い健全性チェックリンクに対し２つの診断ループバックモ ード、即ち内部及び外部をサポートする。これら両モードは、汎用非同期ボート と同様に実行される。

ＦＯＭＣ３構成において高速シリアルリンクを横切って転送される各パケットは 、エラー検出コード（ＥＤＣ）を含み、これは、受信側ＦＭＣが送信中にエラー が発生したかを判断できるようにする。ＥＤＣが良好な状態で受け取られたパケ ットは、不法又は非論理的なビット設定に対してもチェックされる。ＭＣバスを 経て受け取られた転送に対してパリティがチェックされ、そして良好なパリティ で受け取られた転送は、不法又は非論理的なビット設定に対してもチェックされ る。

受信側ＦＭＣによってパケットエラー及び転送エラーが検出された場合には、Ｆ ＯＭＣ３の哲学は、ネットワーク内の全てのノードにエラーを報告するのではな く、最も近い集合におけるノードにエラーを報告することである。メモリ書き込 み転送パケットのエラーを、他の形式のパケットで検出されたエラーとは異なる ように取り扱う試みはなされない。というのは、パケットにおいてエラーが検出 されると、パケット形式フィールドを含むパケットの全ての内容が疑わしいから である。

エラーを報告する方法が図２６及び図２７に示されている。ある集合のＦＭＣは 、高速リンクを経て受け取ったパケットのエラーを検出するか、又はＭＣバス転 送のエラーを検出すると、１）ＭＣバス上にパリティエラーを強制し、及び／又 は２）ノードに直接割り込むことにより、その集合におけるノードにエラーを報 告する。パリティエラーを強制するためには、ＦＭＣは、ＭＣバスを裁定し、そ してアクセスが許可されたときに、バスに駆動されたパリティがアドレス及びデ ータに一致しないような転送を発生する。これは、各ノードのＭＣポートが、バ リティ不良の転送を検出して、（望ましくは）それをパリティエラー割り込みに よってノードへ報告するようにさせる。直接割り込みの解決策は、ＦＭＣの８本 の出力割り込みラインの１つ以上を使用する。

ハブのＦＭＣは、ハブのＭＣバスを経て受け取った転送のエラーを検出するか又 はその高速リンクを経て受け取ったパケットのエラーを検出すると、エラーパケ ットを構成し、そしてそれを高速リンクの他端にあるＦＭＣへ送信する。エラー パケットを受信すると、集合のＦＭＣは、前記したようにエラーを報告する。

集合のＦＭＣがパケットを正しく受信するかどうかに係わりなく、エラーが報告 されることに注意されたい。

パケット送信又はＭＣバス転送エラーの診断を助成するために、ＦＭＣは、最後 の不良パケット（もしあれば）と、それが受け取られた最後の不良ＭＣバス転送 （もしあれば）のコピーを保持する。これらのコピーは、構成プログラミングリ ンクによりいつでもアクセスすることができる。

構成プログラミング中に、集合におけるＦＭＣのエラー報告の振る舞いが確立さ れる。ＦＭＣは、ＭＣバスパリティエラーを発生し及び／又は割り込みを発生す ることによりエラーを報告するようにプログラムすることができる。割り込みの 解決策が選択された場合には、ＦＭＣの１つ以上の出力割り込みラインをエラー 信号の出力としてプログラムすることができる。選択されたラインの各々は、更 に、いつラインがパルス付勢されるかについて、即ちｌ）いつ不良ＭＣバス転送 が検出されたか（又はリモートＦＭＣが不良転送を検出したことを指示する工ラ ーパケットがいつ受け取られたか）、２）いつ不良パケットが高速リンクを経て 受け取られたか（又はリモートＦＭＣが不良パケットを検出したことを指示する エラーパケットがいつ受け取られたか）、或いは３）不良転送又は不良パケット のいずれかがいつ検出されたかについて考慮することができる。

以上、本発明を好ましい実施例について図示して説明したが、ここに教示した本 発明の精神及び範囲から逸脱せずに種々の変更や修正が当業者に明らかであろう 。これらは、本発明の請求の範囲内に包含されるものとする。

ＦＩＧ、２ ＦＩＧ、４ 特表平７−５０５４９１　（１２） ＦＩＧ、６ ＦＩＧ、１７ ＦＩＧ、１８ ＦＩＧ、２２ ＦｆＧ、２３ ＦＩＧ、２５ｂ ＦＩＧ、２５ｃ フロントページの続き （５１）　Ｉｎｔ、　ｃｔ、　６　識別記号　庁内整理番号ＨＯ４Ｌ　１２／２ ８ （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＰＴ、ＳＥ） 、０Ａ（ＢＰ、ＢＪ、ＣＦ、ＣＧ、　ＣＩ、　ＣＭ、　ＧＡ、　ＧＮ、　ＭＬ、 　ＭＲ，ＮＥ、　ＳＮ。

ＴＤ、　ＴＧ）、　ＡＴ、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ。

ＣＨ，ＣＺ、　ＤＥ、　ＤＫ、　ＥＳ、　ＦＩ、　ＧＢ、　ＨＵ、ＪＰ、　ＫＰ 、　ＫＲ，ＬＫ、　ＬＵ、　ＭＧ、　ＭＮ、　ＭＷ、　ＮＬ、Ｎｏ、ＰＬ、ＲＯ ，ＲＵ、ＳＤ、ＳＥ、５Ｋ（７２）発明者　グランド　ローレンス　シーアメリ カ合衆国　フロリダ州　３３０７１　コーラル　スプリング　ノースウエストワ ンハントレッドアンドエイティーンス　テラス２９７ ＦＩ （７２）発明者　ハープイー　ジャック　エム　ジュニアアメリカ合衆国　フロ リダ州　３３３１７　プランテーション　ノースウェスト　シックステイフイフ ス　テラス　２８２ （７２）発明者　ケシト　スティーヴンアメリカ合衆国　フロリダ州　３３３２ ３　サンライズ　ノースウェスト　ワンハントレッドアンドサーティサード　テ ラス　１１７１（７２）発明者　シェロング　スティーヴンアメリカ合衆国　フ ロリダ州　３３３２４　プフノアーンヨン　ウェスト　プランテーション　サー クル　７８０

Claims (10)

【特許請求の範囲】
1. １．第１及び第２組の複数のノードと、上記第１組の複数のノードに関連されそ してそれらを接続する第１データバスと、 上記第２組の複数のノードに関連されそしてそれらを接続する第２データバスと を備え、 上記組の複数のノードの各ノードは、処理ユニットと、メモリと、これら処理ユ ニット及びメモリに接続されたバスと、メモリへの書き込みを感知しそしてその 感知された書き込みを上記関連したデータバスを経て送信するためのセンサ手段 とを備えており、更に、 上記第１データバスに接続され、上記第１データバス上のデータをそれに対応す る光学信号に変換すると共に、受け取った光学信号を、上記第１データバスに送 信するための対応するデータに変換するための第１コンバータ手段と、上記第２ データバスに接続され、上記第２データバス上のデータをそれに対応する光学信 号に変換すると共に、受け取った光学信号を、上記第２データバスに送信するた めの対応するデータに変換するための第２コンバータ手段と、一方のコンバータ 手段から他方のコンバータ手段へデータを光学的に送信するための光ファイバ手 段と、 を備えたことを特徴とするシステム。
2. ２．各々の上記コンバータ手段は、パラレルデータをシリアルの光学信号にそし てそれとは逆に変換するための変換手段を備えている請求項１に記載のシステム 。
3. ３．各々の上記コンバータ手段は、データを一時的に記憶するためのＦＩＦＯを 備えている請求項１に記載のシステム。
4. ４．各ノードは、更に、Ｉ／Ｏデータをメモリに導入するためのＩ／Ｏ手段を備 え、そして上記センサ手段は、Ｉ／Ｏデータのメモリへの書き込みに応答してこ れを上記関連したデータバスに送信する請求項１に記載のシステム。
5. ５．メモリ接続システムを接続するためのシステムにおいて、複数のノードと、 上記複数のノードの第１グループを接続する第１データバスと、上記複数のノー ドの第２グループを接続する第２データパスと、上記第１データバスに接続され た第１コンバータ手段と、上記第２データバスに接続された第２コンバータ手段 と、送信するデータを上記第１コンバータ手段から第２コンバータ手段へ搬送す るための第１光ファイバ手段と、 送信されたデータを上記第２コンバータ手段から第１コンバータ手段へ搬送する ための第２光ファイバ手段とを備え、上記第１及び第２のコンバータ手段の各々 は、各データバスからデータを受け取るための入力ラッチ手段と、上記入力ラッ チ手段に接続され、データバスから受け取ったデータの行き先を決定するための ヒット／変換ＲＡＭ手段と、上記入力ラッチ手段に接続され、上記ヒット／変換 ＲＡＭ手段を制御するための第１のマイクロインターフェイス手段と、上記入力 ラッチ手段に接続され、データバスから受け取ったデータをラッチするための送 信ＦＩＦＯ手段と、 上記送信ＦＩＦＯ手段のデータにエラーが存在するかどうかを決定するためのエ ラー検出手段と、 上記送信ＦＩＦＯ手段に接続された第１及び第２の送信ラッチと、上記第１及び 第２の送信ラッチに接続され、別のコンバータ手段にデータを送信するための送 信器手段と、 上記別のコンバータ手段から送信されたデータを受け取るための受信器手段と、 受信したデータをラッチするための第１及び第２の受信ラッチと、上記第１及び 第２のラッチ手段に接続され、受信したデータにエラーが存在するかどうかをチ ェックするためのエラー検出手段と、上記エラー検出手段によるチェックが不合 格であった場合に上記受信したデータをテストするための第２のマイクロインタ ーフェイス手段と、上記第１及び第２の受信ラッチ手段に接続され、上記エラー 検出手段によるチェックの後に上記受信したデータを保持するための受信ＦＩＦ Ｏ手段と、上記受信したデータを各データバスへ送信するための出力ラッチ手段 とを備えたことを特徴とするシステム。
6. ６．第１及び第２のコントローラが適切に動作しないと決定した際に上記メモリ 接続システム間にデータを送信する第１及び第２のバックアップコントローラを 更に備えた請求項５に記載のシステム。
7. ７．上記複数のコントローラ各々の上記入力、出力、送信及び受信ラッチは、パ ラレル及びシリアルの両方の形態でアクセスすることができる請求項６に記載の システム。
8. ８．データは、８０ビットデータフレームにおいて光ファイバ手段を経て送信さ れる請求項１に記載のシステム。
9. ９．第１及び第２のデータリンクを確立し、第１及び第２組のノードを確立し、 各ノードは、処理ユニットと、メモリと、これら処理ユニット及びメモリに接続 されたバスと、メモリへの書き込みを感知するための感知手段とを備え、 上記第１組の上記ノードの１つにおけるメモリへの書き込みを感知し、上記感知 された書き込みを上記第１データリンクに送信し、そして上記第１データリンク に送信される上記感知された書さ込みを感知してそれをリモート点へ光学的に送 信し、そこで、上記第２のデータリンクを経て上記第２組のノードの１つにおけ るメモリヘ、上記第２組の上記１つのノードの処理ユニットの介在なく送信する 、 という段階を備えたことを特徴とする方法。
10. １０．Ｉ／ＯソースからのＩ／Ｏデータを上記ノードの組の一方におけるノード のメモリへ書き込み、 書き込まれたＩ／Ｏデータを感知しそしてそれを上記ノードに関連したデータリ ンクに送信し、そして 上記書き込まれたＩ／Ｏデータを上記ノードの他方の組のノードのメモリへそれ に関連したデータリンクを経て光学的に送信する、という段階を更に備えた請求 項９に記載の方法。