JPH07504520A

JPH07504520A - 仮想アドレス能力が保持され、パイプライン命令ユニットと実効アドレス計算ユニットとを有するｃｐｕ

Info

Publication number: JPH07504520A
Application number: JP5514792A
Authority: JP
Inventors: サバ，ジョーン・エイ; シュワルツ，マーティン・ジェイ; タン−コン，リチャード
Original assignee: サムスンエレクトロニクスカンパニーリミテッド
Priority date: 1992-02-27
Filing date: 1993-08-13
Publication date: 1995-05-18
Anticipated expiration: 2018-07-07
Also published as: EP0628184B1; EP0628184A1; AU665368B2; AU2472392A; US5404467A; JP3423310B2; WO1993017384A1; CA2124333A1; DE69227465D1; DE69227465T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】仮想アドレス能力が保持され、パイプライン命令ユニットと実効アドレス計算ユニットとを有するＣＰＵ発明の分野本発明は、一般に、デジタル・データ・プロセッサに関し、更に詳しくは、パイプライン化された命令の実行と仮想アドレス指定能力とを有する高性能の中央演算処理装置（ＣＰＵ）とに関する。

発明の背景パイプライン化された命令実行ユニットは、それぞれが所与の命令サイクルの間に別の命令に応答する実行要素の階層を実現する回路を含む。命令は、命令実行ユニットを、当該命令実行ユニットの種々の要素が効率的な態様で使用されるように、シーケンスで通過する。すなわち、種々の要素は、命令の復号や、実効アドレス　（ｅｆｆｅｃｔｉｖｅ　ａｄｄｒｅｓｓ）の計算や、その他の要求される機能に最大限従事する。たとえば、パイプラインの第１段が命令Ａを復号している間は、パイプラインの第２段は先行する命令Ｂに対する実効アドレスを計算し、第３段は先行する命令Ｃに対して仮想アドレス翻訳とオペランドのブリフェッチを実行している。

このパイプライン化された命令実行ユニットの使用の間に生じる問題は、条件付の分岐命令　（ｃｏｎｄｉｔｉｏｎａｌ　Ｂｒａｎｃｈ　１ｎｓｔｒｕｃｔｉｏｎｓ）の生起の結果生じる・すなわち、パイプランを通って進む条件付の分岐命令は、現にパイプライン化されたシーケンス状の命令実行を変更するかもしれないし変更しないかもしれない。

条件付の分岐命令を与える多くの技術が当該技術分野では知られている。これらの技術には、条件付の分岐が決定されるまで命令実行の流れを停止すること、流れが想定される分岐経路を暫定的に取るようにすること、両方のあり得る分岐経路を暫定的に探索すること、入手可能な情報に基づいて条件付の分岐の結果を予想すること、などが含まれる。

この後者の技術を実現する１つのアプローチが、Ｄ、　Ｂ、　５ａｎｄによる［データ処理システムのための分岐予測装置及び方法」と題する１９８４年２月７日に発行された米国特許第４４３０７０６号に記載されている。この特許は、分岐予測メモリの使用と、条件付の分岐命令に遭遇した場合に予測メモリにアクセスするためのハツシュ・コード化された型の命令アドレスの使用とを開示している。

次の３つのＩＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎは、すべてが分岐ヒストリ・テーブル（ＢＨＴ）の使用に言及している。すなわち、Ｖｏｌ、２４．　Ｎｏ、７Ａ、（１２／８１）の「サブルーチン・ルーチン・アドレス・スタック」と、Ｖｏｌ、２８．Ｎｏ、１０．　（３／８６）の「高度に正確なサブルーチン・スタック予測機構」と、Ｖｏｌ、３０．Ｎｏ、１１．　（４／８８）の「サブルーチン・コール／リターン・スタック」である。

上記の最初の参考文献によれば、ＢＨＴは、復号される前の分岐を予測するのに用いられ、また、ｎ個の選択された分岐のターゲット・アドレスを連惣型（ａＳｓｏｃｉａｔｉｖｅ）又は組連想型（ｓｅｔ　ａｓｓｏｃｉａｔｉｖｅ）のテーブルに記憶することによって最後のｎ個の選択された分岐のレコードを保持する。このテーブルは、命令がブリフェッチされた際に命令アドレスによってアクセスされる。ＢＨＴのヒツトがある、すなわち、テーブルが当該命令アドレスに対するエントリを含む場合には、この命令が実行される最後の時にはそれは選択された分岐であると指示される。ＢＨＴのヒツトが生じると、ＢＨＴは対応するターゲット・アドレスを出方し、このターゲット・アドレスは命令ブリフェッチを再度命じるのに用いられる。ＢＨＴの使用における基礎となる仮定は、ある分岐が以前選択された場合にはそれが再度選択される高い蓋然性があり、また、ターゲット・アドレスは分岐命令の連続的な実行の間で変化しないというものである。

本発明の目的は、パイプライン化された命令ユニットと、ＢＨＴを用い命令ユニットの効率を更に最適化するための新規なエンハンスメントをも含む関連する実効アドレス発生ユニットとを提供することである。

発明の概要上述の及びそれ以外の問題は克服され、本発明の目的は、本発明によって構成され動作する命令ブリフェッチ・ユニットによって実現される。

このブリフェッチ・ユニットは、既に選択されたターゲット・アドレスを有する分岐命令の生起の指示を提供する分岐ヒストリ・テーブルを含む。複数の分岐マーク・ビットは、命令キャッシュからブリフェッチされる倍ワードの命令データと共に、半ワードを基礎にして命令待ち行列に記憶される。分岐ターゲット・アドレスは、同時にブリフェッチ及び用いられて、命令ブリフェッチを再度命じる。ターゲット・アドレスは、また、パイプライン化されていて、命令パイプラインを通って関連する分岐命令に従う。

命令待ち行列と命令パイプラインとのそれぞれのレジスタは、関連するレジスタの妥当性を指示する妥当ビットを含む。ブリフェッチ・ユニットは、想定された妥当ビットを有する命令がパイプラインのフェッチ段に置かれるまで、自動的に命令を自己で満たす（ｓｅｌｆ−ｆｉｌｌｉｎｇ）回路を含む。フェッチ段の間には、既に発生した仮想実効アドレスが翻訳バッファに与えられ、命令によって要求されるオペランドを有するデータ・キャッシュにアクセスするのに用いられる物理アドレスを発生する。本発明の１つの特徴によれば、翻訳バッファは第１及び第２の翻訳バッファを含み、第１の翻訳バッファは第２の翻訳バッファの削減された部分集合となっている。第１の翻訳バッファは、フェッチ段に先行する発生段の間に、プローブされ、可能であれば要求されるオペランドをブリフェッチする。その結果、このオペランドは、命令に対する動作コードと同時に実行ユニットにとって利用可能とされ、これよって、命令実行速度の増加を達成できる。

ブリフェッチ・ユニットの実効アドレス計算ユニットもまた、パイプライン化されており、予測された分岐が結局は誤りであることがわかった場合に用いられる仮想オペランド・アドレスを保持するためのレジスタを含む。実効アドレス計算ユニットは、また、実行ユニットによって用いられる汎用レジスタのコピーを含み、第１の命令に対する実効アドレスを計算するのに要求される汎用レジスタが先行する命令によって修正されるべきであると判断された場合に、この汎用レジスタのコピーをバイパスする機構を与える。先行する命令が汎用レジスタを修正するまでパイプラインの進行を停止するための条件付の機構が提供される。この機構は、制御ＲＡＭからの制御情報出力を各命令ごとに記憶するパイプライン化されたレジスタの組を含む。この制御情報は、よって、ブリフェッチされたパイプラインを通って、関連するパイプライン化された命令に従う。この制御情報は、また、各命令ごとに、実効アドレス計算ユニットによって発生される実効アドレスの幅を特定する。結果的に、２４ビツト又は３１ビツトの実効アドレスが、各命令ごとに発生される。

図面の簡単な説明本発明の上述した及びその他の特徴は、次に説明する添付した図面と共に以下の発明の詳細な説明において更に明らかにされる。

図１は、本発明に従って構成され動作するパイプライン命令ユニット（ｐｉｐｅｌｉｎｅｄ　１ｎｓｔｒｕｃｔｉｏｎ　ｕｎｉｔ）を用いるデータ処理システムの主な機能的要素を示すブロック図である。

図２は、図３Ａ、図３Ｂ、図３Ｃ，図３Ｄの相互関係を図解している。

図３Ａは、命令ユニットの簡略化された回路図である。

図３Ｂは、ＢＨＴと、命令キャッシュと、命令ユニット制御メモリとを図解する簡略化された回路図である。

図３０は、実効アドレス計算ユニットの簡略化された回路図である。

図３Ｄは、仮想アドレス変換ユニットのブロック図である。

図４は、複数の連続パイプライン・サイクルに対する命令ユニット・パイプラインの動作を図解するタイミング図である。

図５Ａ〜図５には、命令フォーマットを図解しており、実効アドレス計算ユニットの動作を理解するのに有用である。

発明の詳細な説明図１は、複数のバス・エイジェントを結合するシステム・バス（ＳＢ）１２を含むデータ処理システム２０を図解するブロック図である。システム・バス１２は、多重化されたシステム・アドレス／バス経路と、たとえば同期クロック信号と読み出し書き込みストローブ信号とシステム・バス１２の調停信号とを含む制御バス経路と、を含む。バス・エイジェントは、１つ又は複数の中央処理装置（ＣＰＵ）１４と、１つ又は複数のメモリ・ユニット（ＭＵ）１６とを含む。メモリ・ユニット１６は、バス・インターフェース・ユニット１６ａと、メモリ制御ユニット１６ｂと、マイクロ命令と関連するオペランド　（ａｓｓｏｃｉａｔｅｄ　ｏｐｅｒａｎｄｓ）とを記憶するメモリ・アレー１６ｃと、を含む。また、システム・バス１２には、関連する入出力（１１０）バスをシステム・バス１２に結合する少なくとも１つのシステム・バス・インターフェース（ＳＢＩ）１８が結合されている。Ｉ１０バス２０には、それぞれが直列又は並列通信コントローラ及び（又は）大容量記憶装置などの関連するＩ１０デバイスにインターフェースするための回路を含む、１つ又は複数のＩ１０プロセッサ（ＩＯＰ）２２が取り付けられている。

ここで特に重要なのは、ＣＰＵ１４である。図に見られるように、ＣＰＵ１４は、多数の相互に関連する機能的ブロックを含んでいる。これには、ＣＰＵ１４をシステム・バス１２に、従ってＭＵ１６に結合する記憶ユニット・インターフェース（ＳＵＩ）２６と、５Ｂ１１８とが含まれる。５ＵＩ２４に結合されているのは、命令ブリフェッチ・ユニット（ＩＰＵ）２６と、命令キャッシュ（ＩＣ）２８と、オペランド又はデータ・キャッシュ（ＤＣ）３０と、である。ＩＰＵ２６の構成と動作とは、特に重要であるから、以下で詳しく説明する。

ＣＰＵ１４は、また、ＩＰＵ２６からマイクロ命令動作フード（オブコード）を受け取って制御記憶（Ｃ３）３４に対して制御記憶アドレス（ＣＳ　Ａ）を発生する制御記憶ユニット（ＣＳＵ）３２を含んでいる。Ｃ８３４は、データ処理システム１０の動作に先立ってマイクロ命令がロードされるメモリ装置である。マイクロ命令の特定のシーケンスがＣ３Ａに従って選択され、特定のマイクロ命令を実行する動作を制御するＣＰＵ１４の他のユニットへの制御信号ラインの多数のフィールドとして提供される。このマイクロ命令の実行は、一般に、実行ユニット（ＥＵ）３６及び（又は）数学ユニット３８によって達成される。数学ユニット３８は、浮動小数点演算機能を提供し、ＥＵ３６に関連して、ＤＣ３０に双方向的に結合されてそこからオペランドを受け取りそこでの結果を記憶する。

次に、ＩＰＵ２６を、図２と、図３Ａ〜図３Ｄとを参照して説明する。図２かられかるように、ＩＰＵ２６は、命令ユニット（ＩＵ）４０　（図３Ａ）と、分岐ヒストリ・テーブル（ＢＨＴ）４２　（図３Ｂ）と、命令ユニットＲＡＭ（ＩＵＲＡＭ）４８　（図３Ｂ）と、実効アドレス・ユニット（ＥＡＵ）４６　（図３Ｃ）と、仮想アドレス変換ユニット（ＶＡＴＵ）５０　（図３Ｄ）と、を含んでいる。同様に、ＶＡＴＵ５０そのものの一部を形成しているわけではないが、データ・キャッシュ３０も図３Ｄに示されている。

図４に見られるように、命令ブリフェッチ・サイクルは、４つのサブサイクル又はマイクロサイクルに分割されている。これらのサブサイクルは、ＩＰＵ２６の４つのパイプライン段に対応し、ここでは、発生（Ｇ）サブサイクル、フェッチ（Ｆ）サブサイクル、実行（Ｅ）サブサイクル、そして、ＢＨＴ４２を用いる条件付の分岐タイプ命令に対して、保持（Ｒ）サブサイクル、と称される。このように、図３Ａ〜図３０のレジスタ指定は、どのパイプライン段にレジスタが属しているかを指定するために、また、どのサブサイクルの間にレジスタがアクティブかを指示するために、Ｇ、Ｆ、Ｅ、Ｒの添え字を含む。

一般に、ＩＰｔＪ２６の目的は、（ａ）ＩＣ２８から８バイトのＦＩＦＯバッファへのマイクロ命令、又は、命令待ち行列をいつでも可能なときにブリフェッチすること、（ｂ）マイクロ命令をバイブラインを通って進め、他方で、仮想オペランド、又はマイクロ命令に対する分岐アドレスを計算すること、（Ｃ）可能であれば、計算されたアドレスに基づいてＤＣ３０からのオペランド・データをブリフェッチし、そのオペランド・データをディスパッチ時に直ちに使用するためにＥＵ３６のバッファにロードすること、（ｄ）バイブラインの中の分岐命令の存在を検出し、分岐の最後の方向を（選択された分岐又は選択されなかった分岐について）リコールし、マイクロ命令のバイブラインをそれに従って転送すること、である。

ＩＰＵ２６は、特に、現にＥＵ３６において実行しているマイクロ命令に従うべき１つ又は複数のマイクロ命令に関係し、ＥＵ３６を、実行している命令によって極大的に占有されるようにする。

次に、ＩＰＵ２６の主な構成要素を説明する。

複数のレジスタが提供されて、パイプライン内のマイクロ命令のアドレスのレコードを保持する。これらのレジスタはＥＡＵ４４の一部を形成し、命令アドレス発生（ＩＡＧ）５２と、命令アドレス・フェッチ（ＩＡＦ）と、命令アドレス実行（ＩＡＥ）５６と、命令アドレス保持（ＩＡＲ）５８とを含む。

ＩＵ４０は、４つの１８ビツトの命令レジスタ（ＩＲＯ８０、ｌＲ１８２、ｌＲ２８４、ｌＲ３８６）を含む命令待ち行列（ＩＱ）を含む。各レジスタの１６のビットは１つマイクロ命令又は１つのマイクロ命令の一部を記憶し、１７番目のビットはＢＨＴ４２マーク（Ｍ）ビット（マイクロ命令が条件付分岐である場合）であり、１８番目のビットは有効な　（ｖａｌｉｄ）　（Ｖ）インジケータを記憶する。ｌＲ０８０だけが１８ビツトを有して図解されているが、ＩＲＩ〜ＩＲ３も同様に構成される。マルチプレクサ群８８は、物理命令アドレス・バス（ＰＩＡＢＵＳ）９０のビット２９．３０　（ＬＳＢ）の制御の下に、ＩＣ２８からＩＲＯ〜ＩＲ３をロードし整列させる　（ａｌｉｇｎ）役割を有している。ＩＵ４０は、ＰＩＡＢＵＳ９０に対するソースである。マイクロ命令のバイブラインは、直列結合された命令レジスタＩＲＧ９２、ＩＲＦ９４、ＩＲＥ９６である。これらのレジスタの動作は、以下で説明する。

ＥＡＵ４４は、また、３１ビツトのＲＡＭによる２ボート１６０ケーシヨンとして実現されている汎用レジスタ・ファイル・コピー（ＲＦ　Ｃ０ＰＹ）６０を含む。ＲＦ　Ｃ０ＰＹ６０は、ＥＵ３６に含まれている１６のユーザの管理下にある（ｕｓｅｒ−ｖｉｓｉｂｌｅ）汎用レジスタのコピーを含む。ＥＵ３６の汎用レジスタがマイクロコードによって書かれている場合には、対応するＲＦ　Ｃ０ＰＹ６０のレジスタも更新される。

ＲＦ　Ｃ０ＰＹ６０のＲＡＭは、３つのアドレス・ポートＷＡＤＤＲ，Ａ−ＡＤＤＲ，Ｂ　ＡＤＤＲから構成される。第１のものは、アドレス書き込みポートであり、後の２つは、アドレス読み取りポートである。これ以外の入力は、ＥＵ３６が発生する信号であるＲＦＷＲＴによって駆動される書き込みイネーブル（ＷＥ）と、ＥＵ３６から発する３２ビツトのＥＵＯＵＴバスからレジスタＥＯＵＴ６２によってラッチされる３１データ・ビット（Ｄｉ　ｎ）と、である。

ＲＦ　Ｃ０ＰＹ６０の出力は、２つのデータアウト・ポート（Ａ　０ＵＴＳＢＯＵＴ）として構成され、これらは、読み出しアドレス・ポートＡ　ＡＤＤＲｌＢＡＤＤＲの１つにそれぞれ対応する。

ＲＦ　Ｃ０ＰＹ６０は、現に命令待ち行列の最後の２つのレジスタ位置（ｌＲ０８０、ｌＲ１８２）にあるマイクロ命令のベース（Ｂｌ又はＢ２）及びインデックス（Ｘ２）のフィールド（図５Ａ〜図５Ｋ）によって、アドレス指定される。

ＲＦ　Ｃ０ＰＹ６０の２つの出力ポートは、アドレス指定されたデータを、マルチプレクサ６４．６６を介して、２つの出力レジスタであるインデックス・データ弓ノジスタ（ＩＤＲ）６８とベース・データ・レジスタ（ＢＤＲ）７０とにそれぞれ供給する。ＩＤＲ６８とＢＤＲ７０とは、パイプラインが進められる場合は常にロードされる。第３のデータ・レジスタである変位データ・レジスタ（ＤＤＲ）７２は、マイクロ命令においてコードされた変位フィールドがあるときは常に、マルチプレクサ９８（図３Ａ）を介して、ｌＲ１８２から直接にロードされる。

ＲＰ　Ｃ０ＰＹ６０は、また、マルチプレクサ９８を介して、ＩＲＧ９２か■ＲＦ９４かＩＲＥ９６におけるマイクロ命令によってもアドレス指定され得る。

マルチプレクサ９８は、３１ビツトの命令レジスタ・バス（ＩＲＢＵＳ）１００に対するソースである。

ＥＡＵ４４は、また、３１ビツト幅の３ボートの加算器７８を含む。Ａのポートは、マルチプレクサ７４を介してアドレス・インデックス・データを受け取るか、又は、現在のマイクロ命令にインデックスがコードされていない場合にはゼロを受け取る。Ｂのポートは、マルチプレクサ７６を介してアドレス・ベース・データを受け取るか、又は、現在のマイクロ命令に対してベースがコードされていない場合にはゼロを受け取る。Ｂのポートは、現在の命令が相対フォーマットを有している場合には、マルチプレクサ６６を介して、ＩＡＧ５２から命令アドレスを受け取ることもあり得る。Ｃのポートは、ＤＤＲ７２から変位データを受け取る。Ａ及びＢのポートには、以下で更に詳細に説明するように、ＲＦ　Ｃ０ＰＹ６０の書き込み動作がそれまでに読み出されＩＤＲ６８及び（又は）ＢＤＲ７０に記憶されていたデータを陳腐化する場合には、直接にＥＵＯＵＴデータが供給される。

加算器７８は、適切なインデックス、ベース、変位の値を加えることにより、実効アドレス（ＥＡ）を計算するように動作する。ＥＡは、パイプライン化されたマイクロ命令に関連するオペランドのアドレスであり、このオペランドは、そのマイクロ命令が次に実行される際にＥＵ３６又は数学ユニット３８によって要求される。

加算器７８の出力は、マルチプレクサ１０２を介して実効アドレス・フェッチ・レジスタ１０４に与えられ、更に、本発明の１つの特徴に従って、３１ビツトの実効アドレス（ＥＡ）バス１０６にも与えられる。ＥＡババス０６は、ＶＡＴＵ５０の中のオペランド・ブリフェッチ変換バッファ（ＯＰＴＢ）１０８に結合される。ＥＡババス０６は、発生サイクルの間、０ＰＴＢ１０８をプローブし、フェッチ・サイクルの間はデータ・キャッシュ３０から、可能であれば、同時にＩＲＦ９４に記憶されているマイクロ命令に対して要求されるオペランドをブリフエツヂする。０ＰＴＢ１０８からのプローブが成功すれば、このオペランドは実行サイクルの開始時においてＥＵ３６にとって利用可能になり、それにより、ＥｔＪ３６の速度と効率とが改善される。

ＥＡＦ１０４の出力は、マルチプレクサ１１０を介して、仮想アドレス２（ＶＡＲ２）レジスタ１１２に提供される。ＶＡＲ２レジスタ１１２の出力は、マルチプレクサ１１４を介して、仮想アドレス・バス（ＶＡＢＵＳ）１２４のソースであるマルチプレクサ１２２に与えられる。ＶＡＢＵＳ１２４は、ＶＡＴＵ５０内のＭＡＩＮ変換バッファ１２６に入力される。ＶＡＢＵＳ１２４は、また、仮想アドレス・レジスタ（ＶＡＲ）１１６にも与えられ、また、入力として、要求される際にＶＡを増加又は減少させる数学ブロック１１８にも与えられる。数学ブロック１１８の出力は、仮想アドレス・レジスタ１　（ｖＡＲｌ）１２０と、マルチプレクサ１１０の入力と、マルチプレクサ１２８の第１の入力とに提供される。マルチプレクサ１２８への第２の入力は、ＶＡＲ２（１１２）の出力から提供される。マルチプレクサ１２８の出力は、仮想アドレス２保持（ＶＡＲ２Ｒ）レジスタ１３０の入力に提供される。ＶＡＲ２Ｒ（１３０）は、本発明の更なる特徴に従って用いられ、分岐動作の予測された出力が誤りであることがわかることによってパイプラインがもう一度マルチブレクサ１３２を介し条件付の分岐命令の実行に先立って辿られる（フォローされる）命令経路に沿って転送されることが可能になる場合に、次に用いるためにＶＡを記憶する。本発明のこれらの特徴については、以下で更に詳細に説明する。

３つの仮想アドレス・レジスタｖＡＲ１１６、ＶＡＲＩ　（１２０）　、ＶＡＲ２（１１２）　、ＶＡＲ２（１１２）が、要求される際に、実行フェーズの間に、マイクロコードによって用いられる。これらの仮想アドレス・レジスタの使用についても以下で説明する。

ＩＰＵ２６の制御は、大部分は、ＩＰＵ２６の中にハードワイアされており、パイプラインはそれ自身が命令キャッシュ２８のデータで満たされているように試み、また、分岐が選択した予測ごとに命令ブリフェッチ・ストリームを自動的に転送する。パイプラインがドライになったり、又は例外的な条件が検出されたり、又は分岐予測が誤りであった場合には、パイプラインはマイクロコード制御されるようになる。ＩＵ４０とＥＡＵ４６とに供給される関係するＣ３３４のマイクロワード・フィールドとその作用を次に示す。

ＣＳ　フィールド　庄屋ＣＭＤ　１　特定のＩＰＵベースのレジスタのロード、命令待ち行列有効ビットのリセット、ＢＨＴ４２のロード及びクリアＣＭＤ　２　複数のＶＡＲの増加／減少制御ＰＲＢ　ＶＡＢＵＳ１２４アドレスＩこ対するプローブ制御御ビットＶＡＳ　ＶＡＢＵＳ１２４ソース制御、加算器７８の入力選択制御１Ｕ２６について簡単に説明したので、その動作の更に詳細な説明を次で行うことにする。

図４を参照すると、Ｓｌのクロックは、複数のパイプライン・サイクルを定義している。この例では、Ｓｌのクロックは、３０ナノ秒の周期を有している。空のパイプラインを想定すると（初期条件）、サイクル１の間に、ＩＡＧ５２は、ＶＡＢＵＳ１２４からロードされ、パイプラインはリセットされる。すなわち、すべての有効ビットはリセットされ、ＢＨＴ４２は、クリアされる。サイクル２の間には、物理命令アドレス・レジスタ（ＰＩＡＲ）１６０が物理アドレス・ｌくス（ＰＡＢＵＳ）１６８からロードされる。ＩＣ２８はＰＩＡＢＵＳ９０によ７てアクセスされ、命令がＩＣ２８の中に存在している場合（キャッシュの「ヒツト」）には、命令がＩＣＡＣＨＥバス１３４上に出力される。命令が存在していない場合（キャッシュの「ミス」）には、５ＵＩ２４が介入し、ＭＵ１６から命令を取得し、同じものをシステム・データ・バスからトランシーバ２８ａを介してＩＣ２８の中にロードする。結果として、サイクル２は、可変の周期を有するように示されていて、ＩＣ２８のミスの発生の可能性を説明している。

アドレス指定されたマイクロ命令は、最初に、ＩＲＱ　（８０）〜ＩＲ３（８６）において、パイプラインに入る。これらの４つのレジスタは、それぞれが半ワード（１６ビツト）の長さであり、マルチプレクサ８８ａを介して、ＩＣ２８のデータ・バス（ＩＣＡＣＨＥ１３４）上の任意の半ワードの点から個別にロードすることができる。また、ＩＲＱ（８０）、ＩＲＩ（８２）、ＩＲ２（８４）は、それぞれが、マルチプレクサ８８ｂを介して、１〜３の半ワードに基づいて、任意のより上位のＩＲレジスタからロード可能である。

サイクル３の間には、ＩＲＱ　（８０）、ＩＲＩ　（８２）内の命令は、Ａ及びＢのアドレスをＲＦ　Ｃ０ＰＹ６０に供給する。このＡ及びＢのアドレスは、実効アドレス計算のための関連するデータを検索するのに用いられる。このパイプライン段（サイクル３）の終わりにおいて、アクセスされたＲＦ　Ｃ０ＰＹ６０のデータは、ＩＤＲ６８とＢＤＲ７０とにロードされる。また、適切な場合には、ＤＤＲ７２がＩＲＩ　（８２）からロードされる。また、１つ又は複数のＩＲＯ〜ＩＲ３のレジスタが、マイクロ命令の長さに依存して、ＩＲＧ９２内にロードされる。

サイクル３の間には、現にＩＲＱ　（８０）内にあるマイクロ命令のオブコードが用いられ、ＩＲＢＵＳｌｏｏを介して命令ユニットＲＡＭ　（ＩＵＲＡＭ）４６をアドレス指定する。ＩＵＲＡＭ４６は、２５６Ｘ１３ビツトのＲＡＭとして構成されていて、各オプコードに対してＩＰＵ制御情報を含む。この制御情報は、ＩＵＲＡＭのバス４６ａ上に出力されて、レジスタＰＬＣＩＧ１３６の中とレジスタＩＧＩＮＣ１３８の中とにラッチされる。ＩＧＩＮＣ１３８は、命令の長さく２〜８バイト）に関する情報を含む。

ＩＵＲＡＭ４６のビットは、ビット組に分割される。第１のビット組（ビット＜００＋０２＞）は、ＲＦ　Ｃ０ＰＹ６０に対する実効アドレス・ソースに関連した情報を運ぶ。ビット＜０３　：　０５＞は、指定例外チェックを制御し、また、Ｒ１及びＲ２のテストを制御する。別の１ビツトが、アサートされた場合には（ｗｈｅｎ　ａｓｓｅｒｔｅｄ）　、マイクロ命令に対する単精度又は倍精度の浮動小数点フォーマットを指示する。更に別の１ビツトが、アサートされた場合には、対応する命令はオペランド・ブリフェッチ動作を要求するタイプであることを指示する。このビットは、マイクロコード化されたイネーブル・オペランド・ブリフェッチ（ＥＯＰ）サイクルと共に、ＥＡＦのアドレス変換と０ＰＢ１５６のブロービングをイネーブルする。このビットは、ＰＬＣＩＦ１４０とＰＬＣＩＥ１４２とを通ってパイプラインを進み、よって、対応する命令がＩＲＥ９６にある場合に、テストされ得る。

ｉＵＲＡＭ４６のビット８は、アサートされた場合には、対応する命令がＢＨＴ４２によって維持される命令タイプであることを指示する。分岐マーク・ビットのオンを有している命令がパイプラインを転送するためには、ＩＵＲＡＭ４６のビット８もまたオンでなければならない。このビットがオンでなく、関連する命令のＢＭＡＲＫビットがアサートされた場合には、エラー条件が指示される。

ビット９は、２つのＡＭＯＤＥ制御ラインのどちらが仮想アドレスのビット〈０１：０７＞を条件付ける際に、現在の命令によって用いられるべきかを指示する。このビットは、２４／３１ビツトのアドレス指定に関係し、これについては次に述べる。ビット１０．１１は、ＲＦ　Ｃ０ＰＹ６０の書き込みカテゴリを指示する。これらのカテゴリは、書き込みが行われない、命令がＲ１フィールドによってアドレス指定されたものとしてレジスタに書き込む、命令がＲ１フィールドによってアドレス指定されたものとしてレジスタ対に書き込む、又は、命令が（潜在的に）すべてのレジスタに書き込む、の場合を含む。

ＰＬＣＩレジスタの別のビットは、関連する命令がベース・フィールドを含むことを指示する。３つのビットが、ＰＬＣＩＦ及びＰＬＣＩＦ段における命令のＲ１アドレス・フィールドがＰＬＣＩＧ段における命令のインデックス及びベース・アドレス・フィールドと比較されることを指示する。合致（Ｉｌａｔｃｈ）　が検出された場合には、ＨＯＬＤＧ信号が発生され、Ｅ段から合致命令が出るまで６段が進むことが阻止される。ＰＬＣＩレジスタの３つの他のビットは、関連する命令のインデックス及びベース・フィールドがＦ及びＥ段、更にはＥＵ３６からのＲＦ　Ｃ０ＰＹ書き込みとの比較のために維持されるべきと指示する。

サイクル３の終わりにおけるＳｌのクロックの立ち上がりエツジが、サイクル４の実効アドレス発生（Ｇ）ステップを開始させる。このステップの間には、加算器７８は、ＥＡＢＵＳ１０６ｉ：与えられｏＰＴＢ１０８をプローブする仮想実効アドレス（ＶＥＡ）を発生する。このプローブが成功した場合には、０ＰＴＢが出力する物理アドレスは、ＤＣ３０にアクセスして、現在ＩＲＧ９２に記憶されている命令によって要求されるであろうオペランドをブリフェッチする。

ＰＬＣＩＧ１３６の出力は、命令が発生からフェッチ段（サイクル５）に通過する際にレジスタＰＬＣＩＦ１４０に移動され、命令がフェッチから実行段（サイクル６）に通過する際にＰＬＣＩＦ１４０からレジスタＰＬＣＩＥ１４２に移動される。結果として、命令に関連する制御情報もまたバイブライン化され、ＩＰＵ２６の種々の段を進む際に命令に従う。

サイクル２の説明に戻ると、命令が既に選択された分岐命令かどうかに関する判断がなされる。これは、ＰＩＡＢＵＳ９０上の命令の物理アドレスによってＢによって指示されているように、対応するエントリを有している場合には、前の分岐ターゲット・アドレスがＢＨＴ　ＴＡＧＥＴのＲＡＭ４２ａからＢＨＴＴＡＲバス１４６上に出力され、分岐ターゲット・アドレスがマルチプレクサ１５０を介してレジスタＴＡＲＩＲ０１４８に記憶され、ＴＡＲＩＲＯ１４８が一時的に占有されている場合には、ＴＡＲＩＲＱ１５２に記憶される。分岐ターゲット・アドレスは、次に、マルチプレクサ１５４とＰＩＡＢＵＳ９０とを介して供給されて、ＩＣ２８をアドレス指定し、次のマイクロ命令のためにバイブラインの転送を開始する。すなわち、分岐マイクロ命令に従う次のシーケンシャルなマイクロ命令の代わりに、分岐ターゲット・アドレスに存在する命令がブリフェッチ２タグビツト＜０５　：　１６＞を用いてプローブされる。プローブが成功した場合には、３つの合致ビットがＢＨＴ　ＭＡＴＣＨバス１４５に出力される。各合致ビットは、１２タグピツトの４つに対応する。これらの合致ビットは、ＡＮＤ演算され、マーク・ビットのロードをイネーブルし、ＢＨＴ　ＭＡＲＫのＲＡＭ４２ｂによって対応するＩＲＯ〜ＩＲ３の中に出力される。合致ビットは、また、ＢＨ，Ｔ　ＴＡＧＥＴのＲＡＭ４２ａが出力する関連する分岐ターゲット・アドレスによって、ＴＡＲＩＲ０１４８又はＴＡＲＩＲＱ１５２のロードをイネーブルする。

サイクル４の間、ＩＡＧ５２は、ＩＲＧ９２の中にあるマイクロ命令のアドレスを含む。このバイブライン段においては、オペランド・ブリフェッチは、計算されたＥＡに基づいて試みられる。また、ＩＵＲＡＭ４６の制御ビットに基づいて、ＡＤＤＥＲ７８の入力が選択される。このバイブライン段の最後において、ＡＤＤＥＲ７８の出力は、次の段での使用のために、ＥＡＦ　Ｉ　Ｑ　４のレジスタの中にロードされる。

サイクル５の間、ＩＡＦ５４はＩＲＦ９４内にあるマクロ命令のアドレスを含む。ＶＡＢＵＳ１２４、ＤＣ３０及びＣＰＵ１４内部データ・バス（ＤＢＵＳ２４）がフリーであり、また、ディスパッチ（Ｄ　Ｉ　Ｓ　Ｐ）又はアドバンス・パイプライン（ＡＰＬ）のマイクロ命令がコード化された何れのマイクロサイクルにおいても、マイクロコードはＥＯＰ　（イネーブル・オペランド・ブリフェッチ）コマンドをコード化する。Ｆステージにおける命令がＩＵＲＡＭ４６ａのビット〈０７〉をオンにし、ＥＯＰがマイクロ・ワードにコード化されたならば、ＥＯＰサイクルが発生する。

ＥＯＰサイクルの間、ＥＡＦ１０４の仮想アドレスはＶＡＢＵＳ１２４に与えられ、ＶＡＴＵ５０のＭＡＩＮＴＢ１２６によって物理アドレスに変換され、ＤＣ３０へのデータ・アクセスが行われ、ＥＵ３６による使用のためにＤＣ３０の出力がオペランド・ブリフェッチ・バッファ（ＯＰＢ）１５６　（図３Ｄ）にロードされる。物理アドレスはまた、ＶＡＴＵ５０内に含まれる物理アドレス・レジスタＰＡＲ２５０ｂにロードされる。

ＤＣ３０をプローブ（ｐｒｏｂｅ）するための物理アドレスの選択は、マルチプレクサ５０ｃによってなされ、このマルチプレクサはＰＡＲ２５０ｂ又はＰＡＲｌ　５０ａ　（図３０）の間で選択する。

ＥＯＰサイクルの間に、もし、アドレス変換フォールト又はプロテクション・バイオレーション又はＤＣ３０ミス又は他の何れかの５ＩＵ２４タイプ例外に遭遇したら、０ＰＢ１５６はロードされず、０Ｐ８１５６の読み取りがＥＵ３６によって試みられたとき及び試みられたならば、その状態は適当に処理される。ＤＩＳＰ又はＡＰＬサイクルにおいて、ＥＡＦ１０４はＶＡＲ２１１２にロードされ、かつ物理アドレスがＰＡＲ２５０ｂ　（図３Ｄ）にロードさるとともに、ＭＡＩＮＴＢ１２６におていプローブされる。

サイクル６の間、ＩＡＥ５６は、ＩＲＥ９６に記憶されたマクロ命令のアドレスを含む。このステージでは、マイクロコードはＥＵ３６及び／又は数学ユニット３８における命令の実行を完了する。

この点で、即ち、マクロ命令の実行の第１のサイクルで、マシンの状態は以下のようである。

ＩＡＥ５６　現在実行しているマクロ命令のアドレスＩＲＥ９６　現在実行しているマクロ命令ＶＡＲ２１１２オペランド２　（ＯＦ２）の仮想アドレス、又は記憶装置から記憶装置（Ｓ　Ｓ）マクロ命令の場合はＯＦＰＡＲ２５０ｂ　ＯＦ２の物理アドレス、又はＳＳマクロ命令の場はＯＰＩＯＰＢ　１５６　マクロ命令ＯＰ２のデータ、又はＳＳマクロ命令の場はＯＰＩ　（ＥＯＰサイクルが実行されていたと仮定する）パイプラインが、ＤＩＳＰ（ディスバッチ）マイクロ命令が遭遇したときはいつも、進めるために作られる。パイプラインはまた、以下の２つの他のイベントによって進められる。

１、　進行（ａｄｖａｎｃｅ）パイプライン（ＡＰＬ）マイクロ命令。このマイクロ命令は、Ｃ３Ｕ３２に記憶されたＭＩＡ　（マイクロ命令アドレス）を変更しないことを除き、ＤＩＳＰと同じように機能する。

２．　ＩＲＦ９４が有効でない。フェッチ・パイプライン・ステージが有効でないならば（ｖ＝０）、パイプラインはＩＲＦ９４を有効にすることを試みるように各ＳＩ　ＣＬＯＣＫサイクルに進む。パイプラインは、マイクロコードが５ＥＬＦ−ＦＩＬＬ　（自己充填）モードの動作をイネーブルにしていたならば、Ｆステージまでのみ進む。この自動進行は、ＤＩＳＰ又はＡＰＬコマンドによって呼ばれたときに、実行のための命令をレディにする試みにおいて行われる。

ＤＩＳＰ又はＡＰＬがマイクロコード化されたとき、パイプラインは無条件に進行する。

一般に、ブリフェッチは、マイクロ命令をそれらが実際に実行される前にＩＣ２８からＩＲＱ−ＩＲ３レジスタに持っていき、従って、それらは、必要とされるときに直ちに使用可能である。ブリフェッチはまた、ＢＨＴ４２のＢＨＴ　ＭＡＲＫ　ＲＡＭ　４２ｂから分岐マーク（Ｂｒａｎｃｈ　Ｍａｒｋ）　・ビットを持って（る。

分岐マーク・ビットは、関連するブリフェッチされたマクロ命令が、取られると予測された分岐であるかどうかを指示（ｉｎｄｉｃａｔｅ）する。

物理命令アドレス・バス（ＰＩＡＢＵＳ）９０は、ＩＣ２８とＢＨＴ４２ＲＡＭとの両方へのアドレス・ソースである。アドレスされた後、ＩＣ２８は、ダブルワード（６４ビツト）のデータをＩＣＡＣＨＥバス１３４　（ＩＣＡＣＨＥ＜ＱＯ：６３＞）に与え、ＢＨＴ４２、特定的にはＢＨＴ　ＭＡＲＫ　ＲＡＭ４２ｂは、ＢＭＡＲＫバス１５８を通じＩＱにＢＨＴヒツト／ミス指示（ｈｉｔ／＋＊ｉｓｓ　１ｎｄｉｃａｔｉｏｎ）を与える。このデータは使用可能なレジスタＩＲＱ、ＩＲＩ、ＩＲ２及びＩＲ３にロードされる。ＰＩＡＢＵＳ９０は、マルチプレクサ１５４によって選択される３つの可能なソースを有する。

ＰＩＡＢＵＳソース　イベントＰＩＡＲ１６０通常のブリフェッチ動作ＰＩＡＢＵＳ１６２経由のＰＡＲコード化されたＬＰ　ＩＡＲ／ＦＥＴＣＨ又はＢＨＴ制御コマンド、又はＴＡＲＩＲＯ１４８パイプライン転送（ｒｅｄｉｒｅｃｔｉｏｎ）を示す、ＩＲＯ８０（ＩＲＯＭＡＲＫ）における分岐マークビット要求されたデータがＩＣ２８において発見されない場合、又は要求されたデータがブリフェッチの間にページの境界をまたぐ場合、ＩＱはロードされず且つドライ（ｄｒｙ）で走ることを可能とされる。ＭＵ１６からデータを持ってくる試みはなされない。

ブリフェッチの間、ＩＱは、それが、２つの条件を基にＩＣ２８のデータを要求するかどうかを決定する。第１の条件は、待ち行列のハーフワード（ＩＲＱ−ＩＲ３）の各々の現在の状態である。第２の条件は、サイクルの完了で期待される各ハーフワードの状態は何か、である。サイクルの終わりに、バッファが少なくとも１つの空のハーフワード（ＩＲ）レジスタ（無効データ）を持つであろうことが決定されたならば、命令待ち行列（Ｉｎｓｔｒｕｃｔｉｏｎ　Ｑｕｅｕｅ）は、ＩＣ２８からＩＲＱ−ＩＲ３レジスタの１つ又はそれ以上のものを満たす。

命令待ち行列が、ＩＣ２８のデータの現在のダブルワードで終了されることを決定し、且つ次のダブルワードからデータを要求するとき、ＰＩＡＢＵＳ９０からＰＩＡＲ１６０のロードが、マルチプレクサ１５４、＋１ダブルワード・アップ（ａｄｄｅｒ）　１６２及びマルチプレクサ１６４を経由して達成される。

ハーフワード細分化（ｇｒａｎｕｌａｒｉｔいをもってＩＣＡＣＨＥバス１３４からデータが抽出される点において、ＩＣ２８のデータのダブルワードのどの部分がまだ使用のために利用可能であるかを識別するために１つの方法が要求される。例として、１０のレジスタからレジスタ（ｒｅｇｉｓｔｅｒ−ｔｏ−ｒｅｇｉｓｔｅｒ）　（ＲＲ）　（図５Ａ）のストリングのマクロ命令（１６ビツト命令）が、ダブルワードの境界から始まり、且つＩＱが空である、１つのケースが考えられる。この例のＣＹＯＬＥ（サイクル）指定機能（ｄｅｓｉｇ口ａｔｏｒ）は図４に示すサイクルに対応しない。

サイクル１：第１のブリフェッチは第１の４つのＲＲ命令をＩＲＱ−３に持って行き、ＰＩＡＲ１６０は次のダブルワードに進み、よってＩＣ２８内のＲＲナンバー５．６．７及び８を指す。

サイクル２：ＲＲナンバー１はＩＲＯ８０からＩＲＧ９２に進み、ＲＲナンバー２．３及び４はマルチプレクサ８８ｂを経由してＩＲＱ−ＩＲ２に進む。プリフェッチ装置は、ｌＲ３８６がこのサイクルの終わりで使用可能であることを検出し、関連のマルチプレクサ８８ａを経由してＲＲナンバー５をＩＲ３に供給する。

サイクル３：ＲＲｌは、ＩＲＧ９２からｔＲＦ９４に進み、ＲＲ２はＩＲＧ９２に移動し、ＲＲ３，４，５はＩＲＯ〜ＩＲ２に移動する。もう一度、ブリフェッチ装置が、ＩＲ３がこのサイクルの終点までに利用可能になり、ＲＲ６をＩＲ３に供給することを決定する。ＩＲ３のこのロードを達成するためには、プリフェッチ装置は、そのＩＣ２８の半ワードが現在要求されていて、その半ワードが既に用いられているレコードを有していなければならない。たとえば、ＲＲ５は、倍ワードのバウンダリであり、既に用いられているが、要求されるＲＲ６は次の半ワードの位置にある。

サイクルｎ：この一連の事象は、ブリフェッチ装置がＩＣ２８のデータを取り出す際に連続し、プリフェッチ装置が倍ワードで終わる場合にだけＰＩＡＲ１６０を更新する。

ＩＣ２８の倍ワードのレコードを維持するために、ＩＵ４０は、命令キャッシュ半ワード・ポインタ（ＩＣＡＣＨＷ　ＰＴＲ＜Ｏ：１＞）１６６を含む。この２ビツトのポインタは、その名称からも明らかなように、倍ワードのどの半ワードが次にＩＲＯ〜ＩＲ３レジスタにＩＣ２８から運ばれるかを示す。このポインタは、各サイクルごとに更新され、データがＩＣ２８から除去されない場合には、サイクルにおいて不変のままでそれ自身に戻される。

ＩＣＡＣＨＷ　ＰＲＴ１６６は、ＰＩＡＲをロード（ＬＰＩＡＲ）というコる）ことに起因してアクティブである場合には常に、ＰＩＡＢＵＳ＜２９・３０〉上の値を初期化する。この後者の条件は、パイプラインが転送され、ＩＣ２８のアクセスがＴＡＲＩＲＯ１４８を介してなされたことを示している。ＬＰＩＡＲのマイクロコード・コマンドは、ＰＡＢＵＳ１６８を介して、ＰＡＲ２（５０ｂ）からＰＩＡＲ１６０をロードし、ＩＣ２８がＩＰＵ２６プリフエツチをアドレス指定し再度イネーブルする際に。ＰＡＲ２（５０ｂ）をＰＩＡＢＵＳ９０へ、マルチプレクサ１５４を介して供給する。

更に、ＰＩＡＲ１６０に関連するのは、ＰＩＡＲＰＧＸ信号であり、これは、ＩＵ４０からＣ３Ｕ３２に供給され、アクティブな場合には、ＰＩＡＲ１６０が、ページ・バウンダリを越える際に増加することを示す。

もう１つの重要な信号は、ＢＨＴ　ＲＥＤＩＲＥＣＴである。この信号によって、パイプライン・ブリフェッチ装置が、新たな命令アドレス・ストリームに転送される。この信号は、分岐マークがＩＲＱに到着した際（ＩＲＯＭＡＲＫ）及び他方のＩＲレジスタ（たとえばＩＲＩ〜３）にすべての分岐命令が含まれる場合には、１サイクルに対してアサートされる。ＢＨＴ　ＲＥＤＩＲＥＣＴがアクティブな場合には、ＴＡＲＩＲＯ１４８は、マルチプレクサ１５４を介して、１サイクルについて、ＰＩＡＢＵＳ９０に駆動される。サイクルの終点において、ＰＩＡＲ１６０は、加算器１６２及びマルチプレクサ１６０を介して、ＰＩＡＢＵＳ９０プラス１倍ワードでロードされ、よって、分岐ターゲット・アドレスに従う次の命令に向かう。

それぞれのパイプライン段は、関連する有効ビットを有している。それぞれの有効ビットは、対応するパイプライン段の有効性（ｖａｌｉｄｉｔｙ）を指示する。有効ビットは、次のように指定される。

ビット　結合（ａｓｓｏｃｉａｔｉｏｎ）ＩＲ３ＱＶＡＬＩＤ　ＩＲ３８６ＩＲ２ＱＶＡＬＩＤ　ＩＲ２８４ＩＲＩ　ＱＶＡＬＩＤ　ＩＲＩ　８２ＩＲＯＱＶＡＬＩＤ　ＩＲＯ８０ＩＲＧ　ＱＶＡＬＩＤ　ＩＲＧ　９２ＩＲＦ　ＱＶＡＬＩＤ　ＩＲＦ　９４ＩＲＥ　ＱＶＡ、ＬＩＤ　ＩＲＥ　９６有効ビツトは、先行する段からの有効データが前方に伝わる場合には次の段の中に設定され、有効データがＩＣ２８から受け取られる場合には常にＩＲＯ〜３のケースに設定される。後者のケースでは、ＩＣ２８がデータを供給できない場合には、ＩＣ２８のミス又は同様の事象に起因して、これはＩＲＱ〜３において始まる。ＩＲＯ〜３は、無効としてマークされ、この無効はＩＲＧ９２、ＩＲＦ９４、ＩＲＥ９６を通って伝わる。

ＩＲＥ９６は、ＥＵＯＵＴバスから、２つの連続するワード・ロードによって、マルチプレクサ２０２を介して、論理２０４の制御の下に（ロードＩＲＥハイ及びロードＩＲＥロー）、直接にもロードされ得ることに注意したい。

命令不可能（ｉｎｓｔｒｕｃｔｉｏｎ　ｎｏｔ　ｒｅａｄｙ　＝　Ｉ　ＮＲ）は、パイプラインが、最小において、Ｆ段に有効命令を有しておらず、ＤＩＳＰがマイクロコードでコード化されている条件である。

ＩＮＲ条件が発生する理由は以下のとおりである。

１、ＩＣ２８にミスが生じ、命令データがＭＵ１６からフェッチされなければならない。

２、ＤＩＳＰのストリングが実行されていて、パイプラインがすべてのサイクルを進めることを要求し、しかし、命令がＩＣ２８エントリ（倍ワード）をクロスする。結果的に、これは、ＩＲＱ−ＩＲ３に対する２つのサイクルが命令を受け取ることを要求する。これは、「バブル」をパイプライン内に置く、すなわち、１つのパイプライン段は無効であるが、しかし、周囲の段は有効である。

３、　Ｆ又はＥ段は実効アドレス計算のためにＧによって用いられるレジスタに書き込みをしていたので、Ｇ段は保持される。この条件は、コンパレータ１７０（図３Ｃ）によるＨＯＬＤＧ信号の発生によって指示される。この条件によっても、「バブル」をパイプライン内に置くという効果が生じる。

ＩＮＲを与えるために、３つの異なるディスパッチ例外事項　（ｅｘｃｅｐｔｉｏｎ）が用いられて、マイクロコードが、各タイプの例外事項を一意的に識別して扱うことを可能にさせる。これらのディスパッチ例外事項は、以下のとおりである。

ＩＮＲＰＸ−ＩＮＲベージ・クロス：マイクロコードが新たなページ・アドレスを変換し、この新たに変換されたページ・アドレスによって、ＰＩＡＲ１６０を再度ロードする。

ＩＮＲＰＩＰＥ−ＩＮＲバイブライン：パイプラインの中に有効命令が存在しない場合について、フェッチ・メモリ動作（ＭＯＰ）がコード化されＭＵ１６からデータを検索する。

ＩＮＲＦＴＣＨ−ＩＮＲフェッチ：Ｆ段は無効であるが、Ｇ及び（又は）ＩＲＯ〜ＩＲ３は有効である（「バブル」ケース）。非動作（ｎｏ　ｏｐｅｒａｔｉｏｎ＝　Ｎ　ＯＰ）がコード化され、パイプラインがＦ段を自己で満たす（セルフ・フィル）ことを可能にする。次に、ＥＯＰ又はＤＩＳＰが実行され、ＦをＥに移動させる。

ＩＮＲディスパッチ例外事項は、作動不可能な　（ｎｏｔ　ｒｅａｄｙ）命令がまさに実行される、すなわちＤＩＳＰ（又はＪＯＰ）コマンドが実行されるまで生じない。すなわち、ＩＡＥ５６は、作動不可能な命令の命令アドレスを含み、ＰＩＡＲ１６０は、ＩＮＲがＩＣ２８のミスに起因する場合には、作動不可能なマイクロ命令の倍ワードを向いている。ＩＮＡＲＰＸについては、ＩＲＯ〜ＩＲ２は何も含まないか、又は、作動不可能なマイクロ命令の一部を含み得る。

仮想実行オペランド・アドレスを発生する際のＥＡＵ４４の動作を更に説明するために、図５Ａ〜図５Ｋを参照して、多数の半ワード（図５Ａ）、ワード（図５Ｂ〜図５Ｉ）、１と２分の１ワード（図５１）、倍ワード（図５Ｋ）のマイクロ命令を示す。図５Ａ〜図５Ｋに示されたマイクロ命令フォーマットにおいては、Ｘ及びＢフィールドは、それぞれがアドレス・インデックスとベース情報とを含むＲＦ　Ｃ０ＰＹ６０アドレスである。Ｄフィールドはアドレス変位であり、又は、プログラム・カウンタ（ＰＣ５０ｂ）の相対命令に対するアドレス変位である１６ビツト又は２０ビツトのしフィールドである。ＳＳ及びＳＳＩフォーマットにおけるより短い４ビツト及び８ビツトのしフィールドは、オペランド長のフィールドであり、実効アドレス計算には用いられない。

レジスタからレジスタ（ＲＲ）：図５Ａ命令が、分岐ヒストリ・テーブル４２を用いる分岐タイプである場合には、Ｒ２が加算器７８の出力において供給され、それ以外の場合にはＥＡ計算は行われない。

レジスタからレジスタ（相対）（ＲＬ）：図５ＢＲＬタイプの命令は、ＰＣ５０ｂ相対命令である。すなわち、オペランド・アドレスは、現に実行されているマイクロ命令のアドレスを含むプログラム・カウンタに関連して位置している。アドレスが加算器７８において発生される場合には、マイクロ命令は現には実行しておらず、しかし、発生パイプライン段の中にある。従って、ＰＣ５０ｂ相対アドレスはＩＡＧ５２に対して発生される。ＲＬタイプの命令については、加算器７８が、Ｂ２をＩＡＧ５２の内容に加えることによってオペランド２アドレスを発生する。

レジスタ及びインデックス付記憶装置（ＲＸ）：図５Ｃ，図５ＤＲＸタイプの命令に対しては、加算器７８はオペランド２アドレスを、Ｘ２を８２、Ｂ２に加えることによって発生する。

図５Ｄに示した修正されたフォーマットを使用するＲＸ命令もある。ＲＸ修正タイプの命令に対しては、加算器７８は、Ｘ３をＢ３に加えることによって、オペランド３アドレスを発生する。

レジスタ及び記憶装置（Ｒ３）：図５Ｅ、図５ＦＲＳタイプの命令に対しては、加算器７８は、Ｂ２をＢ２に加えることによって、オペランド２アドレスを発生する。図５Ｆに示した修正されたフォーマットを使用するＲ３命令もある。修正されたＲＳフォーマットに対しては、ＥＡ計算は行われない。

レジスタから記憶装置（相対）（ＲＲＬ）：図５ＧＲＲＬ命令は、また、ＰＣ５０ｂに相対的である。１つのＲＲＬ命令は、実効アドレス発生において用いられるインデックス・フィールドを含む。別のタイプは、第３のオペランド・レジスタに対して、Ｘ２フイールドを用いる。両方の場合において、相対変位フィールド（Ｂ２）は、ビット１６から３１に含まれている。ＲＲＬタイプの命令に対しては、加算器７８が、Ｂ２をＩＡＧ５２に加えることによって、オペランド２アドレスを発生する。

記憶装置及び即値オペランド（ＳＩ）：図５Ｈ８Ｉタイプの命令に対しては、加算器７８は、ＢｌをＤｌに加えることによって、オペランド１アドレスを発生する。

記憶装置から記憶装置（ＳＳ）：図５ＪＳＳタイプの命令に対しては、ＥＡＵ４４は、オペランド１及びオペランド２の２つのオペランド・アドレスを発生しなければならない。発生パイプライン段の間には、オペランドＬＥＡが自動的に発生される。オペランド２ＥＡは、マイクロ命令がＩＲＥ９６に含まれる場合には、マイクロコード制御の下に発生される。

ＳＳタイプの命令に対しては、加算器７８は、Ｂ１をＤｌに加えることによってＯＰＩアドレスを発生する。ＳＳフォーマット命令の最初の２サイクルの間に、０Ｐ２ＥＡが、以下の手順に従って、マイクロコード制御の下に発生される。

ルの終わりでＢＤＲ７０及びＤＤＲ７２をロードする（ＩＤＲ６８にはゼロがロードされている）２、マルチプレクサ９８を介して、ＩＲＥ９６ビツト（１２：３１）をＲＦ−ＣＯＰＹ６０に与え、この段に対するデータにアクセスし、サイクルの終わりでＩＤＲ７０、ＢＤＲ７０、ＤＤＲ７２をロードする（よって、ＩＲＧ９２段を復元する）、■ＡＢＵＳ１２４＝加算器７８の出力とし、（ＶＡＲＢＵＳ１２４からの）ＶＡＲＩ　（１２０）をサイクルの終わりで（ＩＲＥ９６段の０Ｐ２ＥＡ）ロートシ、ＶＡＢＵＳ１２４をプローブする（ＰＡＲ２５０ｂはサイクルの終わりでＥＡを受け取る）。

記憶装置及び即値オペランド（ＳＳＩ）：図５ＫＳＳＩ命令は、長さが、４半ワードである。マイクロコードがＳＳＩ命令にディスパッチする場合には、実効アドレス成分が自動的に発生されることはない。

マイクロコードは、加算器７８を用いて、それがこの直前に述べたように加算器７８を用いてＳＳフォーマット命令に対する０Ｐ２ＥＡを発生するのと同じ態様で、ＯＰＩのＥＡを発生する。また、ＩＲＥ９６が読み出されて、Ｂ２フィールドを獲得し、ＥＡＵ４４加算器７８が用いられて０Ｐ２ＥＡを発生する。

まとめると、ブリフェッチされた命令のオペランドに対する実効アドレス（ＥＡ）は、当該命令の適切な成分を加えて１つのＥＡを形成することによって発生段において生じる。ＥＡは、メモリ内のオペランド・データに向いた仮想アドレスである。たとえば、ＲＸフォーマット命令では、ＥＡは、Ｘ２、Ｂ２、Ｂ２のフィールドを加えることから生じる。

しかし、パイプラインがブリフェッチされた命令と共に動作し、また実効アドレスを予め計算する点において、ＥＵ３６が、ＩＰＵ２６によってブリフェッチされるプロセスにある後続のマイクロ命令に対してＥＡを計算するのに用いられている又は用いられ得る汎用レジスタに書き込みをする可能性が存在する。これは、実行されている命令（Ｅ段）がパイプライン内の（Ｆ、Ｇ又はＩＲＯ〜ＩＲ３段）任意の命令の汎用レジスタに書き込みをしており、更にレジスタがＥＡ計算に要求されている場合には、重要である。この条件が生じる場合には、パイプラインは、無効実効アドレス（ＩＥＡ）を有すると考えられる。

ＩＥＡは、任意のパイプライン段において生じることがあり、２つの明瞭な方法によって、どの段が実行されているかに依存して、扱われる。この方法について、以下に述べる。

ＥＡＵ４４においては、Ｅ及びＦ段において、命令制御ビットが、Ｇ段における命令制御ビットに対してコンパレータ１７０を用いてチェックされる。Ｅ又はＦの命令が、Ｇによって用いられＥＡを形成するレジスタに書き込みをしていると判定された場合には、ＩＵ４０及びＥＡＵ４４のＧ段の全体が、書き込みをしている命令がＥ段を離れるすなわち書き込みが完了するまでＦには進むことができない（ＨＯＬＤＧ）。

この第１の方法に関しては、ＨＯＬＤＧが、ＰＬＣレジスタ（１３６，１４０，１４２）を検査し、（ａ）関連する命令がＲＦ　Ｃ０ＰＹ６０に書き込みをするかどうか、（ｂ）この命令がＯ以外の汎用レジスタに書き込みをするかどうか、（Ｃ）比較されているこの段も有効ビット組を有しているかどうか、を判定することによって発生される。

これらの条件のすべてが満たされれば、Ｇ段は、Ｅ及びＦの命令が実行されるまで（すなわち、ＩＲＥ／Ｆ有効がオフ）、保持される。Ｒ１に書き込む命令がＥ段で実行される場合には、ＥＡＵ４４内の回路は、ＲＦ　Ｃ０ＰＹ６０への書き込みを検出し、ＲＰ　Ｃ０ＰＹ６０を更新する。

上述の第２の方法に関しては、■ＲＯにおける命令が、インデックス又はベース・ルックアップのために用いているＲＦ　Ｃ０ＰＹ６０アドレスへの書き込み０ＰＹ６０はバイパスされ、ＥＯＵＴデータはＩＤＲ６８及び（又は）ＢＤＲ７０の中へ、ＥＯＵＴ６２及びマルチプレクサ６４及び（又は）６６を介して、直接にロードされる。ＲＰ　Ｃ０ＰＹ６０は、また、通常化じるように書き込まれる。

次の連続するサイクルがパイプラインを進めるものである場合には、更なるバイパスが行われる。これは、ＩＤＲ６８又はＢＤＲ７０が更新され得る前に、そして、ＥＵ３６のパイプライン特徴に起因して、ＩＤＲ６８及びＢＤＲ７０に含まれるデータがＧ段のＥＡ計算に要求される点において実行される。この条件が真である場合には、ＩＤＲ６８及び（又は）ＢＤＲ７０もまたバイパスされて、ＥＯＵＴ６２のデータが、マルチプレクサ７４．７６を介して、加算器７８の入力に直接に提供される。従前のように、ＲＦ　Ｃ０ＰＹ６０もまた、ＥＯＵＴ６２からの適切なデータを用いて、更新（書き込み）される。

次に、命令待ち行列書き込み障害について説明する。キャッシュ／メモリ書き込みが、現に命令待ち行列内にある物理アドレスに対して行われ、次のマイクロ命令が実行される前に、ＩＱは無効化され、リフィルされなければならない。これによって、この書き込みがすぐに実行されるマイクロ命令を修正し得る点で、ＩＱは最新のデータだけを含むことが保証される。この発生は、「自己修正モード」と称されるプログラミング技術の結果である。

ＥＵ４０は、コンパレータ１７４を用いて物理アドレス比較を実行し、ＰＡＢＵＳ１６８の内容を、ＰＩＡＲ１６０の内容と、保持された物理命令アドレス・レジスタ（ＰＩＡＲＲ）１８０と、ターゲット命令レジスタＴＡＲＩＲＧ１７６、ＴＡＲＩＲＦ１７８のＧ及びＦバイブライン段の内容と、それぞれ比較する。

Ｅ段のターゲット命令レジスタ（ＴＡＲＩＲＥ）１８２は、ＩＲＥ９６における関連するマイクロ命令は現に実行されている命令であるから、この比較の一部を形成しない。等しい条件が発見されれば、信号ＷＲＴ　ＩＱ　ＦＡＵＬＴがアサートされる。この信号ラインはＣ３Ｕ３２に提供され、そこでは、信号はＭＯＰマイクロ命令フィールドとＡＮＤ演算される。ＭＯＰフィールドが書き込みをコードする場合には、次のＤＩＳＰの際に、ＷＩＱＦディスパッチ例外事項が生じる。

マイクロコードがＩＡレジスタをロードするときは常に、すべての有効パイプライン及び分岐マーク・ビットがリセットされる。ブリフェッチ・モードもまたオフされる。マイクロコードがこれらのレジスタをロードする場合には、ＩＡＧ５２、ＩＡＦ５４、ＩＡＥ５６がマルチプレクサ１８４．１８６．１８８それぞれを介してＶＡＲＵＳ１２４からロードされる。よって、すべてのＩＡレジスタは、ＩＡＲ５８だけを例外として、同じＶＡアドレスによって、空のパイプライン状態（サイクル１、図４）において、初期化される。

パイプラインがＡＰＬ又はＤＩＳＰマイクロ命令によって進む際には常に、ＩＡＦ５４データが、マルチプレクサ１８８を介してＩＡＥ５６の中ヘクロツクされる。パイプラインがＡＰＬ、ＤＩＳＰ又はセルフ・フィルを介して進むと、ＩＡＦ５４は、ＩＡＧ５２のデータの中にマルチプレクサ１８６を介してクロックし、ＩＡＧ５２は、加算器１４４及びマルチプレクサ１８４を通ってＩＡＧ５２の出力から発生される増加したアドレスによってロードされる。加算器１４４は、ＩＧＩＮＣ１３８の制御の下に＋２、＋４、＋６、又は＋８を加えて、ＧからＦ段に転送されているマイクロ命令の長さを反映する。

ＩＡＧ５２をロードし得る１つの付加的なソースは、マルチプレクサ１０２．１８４を通って印加される加算器７８のＥＡ小出力ある。このソースは、選択されると予測された分岐命令に対してだけ用いられることにより、オペランド・ブリフェッチを、予想される分岐ターゲット仮想アドレスに転送するのに用いられる。

ＩＡＲ５８は、ＡＰＬ又はＤＩＳＰがコード化されＥ段が有効（ＩＲＥ　ＶＡＬＩＤ＝１）（サイクル７、図４）である場合は常に、ＩＡＥ５６からロードされる。この保持されたアドレス・レジスタは、マイクロコードによりて用いられて、必要な場合には、ＤＩＳＰ／ＡＰＬによってパイプラインのＥ段から外へ進み、条件付分岐テスト条件が偽となる命令の仮想アドレスを回復（リカノ＜−）する。この回復機構の第１の利用は、用いられているテスト条件が真であるかどうかの判断がなされる前に、パイプラインを進めるＲＸタイプの命令に対するものである。テスト条件が後に偽であると判定された場合には、マイクロコードがイネーブルされて、ＩＡＲ５８からの次のシーケンシャルな命令のオペランド・アドレスを検索する。このケースについては、出力ＩＡＲ５８が、マルチプレクサ１３２を介シテ、マルチプレクサ１１４．１２２更１：ＶＡＢＵＳ１２４に印加される。

上述の仮想アドレス・レジスタの中で、ＶＡＲ１１６、ＶＡＲＩ　（１２０）、ＶＡＲ２（１１２）は、パイプラインのＥ段にすべて存在している。ＶＡＲ２（１３０）は、パイプラインの保持された段に存在する。

これらのＶＡＲと、その使用と、ロードに関して、次に更に詳細に説明する。

レジスタ　説明ＶＡＲ１１６汎用であり、マイクロコードによって用いられ、ＶＡＢＵＳ１２４から、ＤＩＳＰＳＡＰＬ、プローブ、ＯＰＥサイクル上にロードされる。

ＶＡＲＩ　（１２０）　汎用であり、マイクロコードによって用いられ、ＶＡＲｌ（１２０）がｖＡＢＵＳ１２４へのソースであり、マイクロコードが任意の増加又は減少コマンドである場合にＶＡＢＵＳ１２４からロードされる。この条件に対して、ｖＡＲｌ　（１２０）は、適切な増加又は減少が生じる数学ブロック１１８を介してＶＡＢＵＳ１２４からロードされる。

ＶＡＲ２（１１２）　汎用であり、マイクロコードによって用いられ、ＶＡＲ２（１１２）　がＶＡＢＵＳ１２４へのソースであり、マイクロコードが任意の増加又は減少コマンドである場合にＶＡＢＵＳ１２４からロードされる。この条件に対して、ＶＡＲ２（１１２）は、適切な増加した又は減少した仮想アドレスを有する数学ブロック１１８及びマルチプレクサ１１０を介してＶＡＢＵＳ１２４からロードされる。

ＶＡＲ２Ｒ（１３０）保持されたレジスタであり、マイクロコードによって用いられ、必要な場合には、ＤＩＳＰ／ＡＰＬによってパイプラインのＥ段から外へ進み、偽であるとあとで判断されるテスト条件を有する命令によって用いられる仮想オペランドを回復する。

図３Ｄかられかるように、ＶＡＴＵ５０は、変換ルックアサイド・バッファとして構成され、ＥＡＵ４４によって発生された仮想アドレスを、データ・キャッシュ３０及びメモリ・ユニット１６内のデータにアクセスするのに用いられる物理アドレスに変換するための機構を提供する。ＶＡＴＵ５０には２つの主な要素があり、それらは、メイン変換バッファ１２６と、本発明の１つの特徴に従ったオペランド・ブリフェッチ変換バッファ（ＯＴＰＢ）１０８である。

メイン変換バッファ１２６は、４にのエントリを含み、各エントリは、ヒツトを指示するのに必要なタグビットと、ページ・フレーム・ナンバと、有効ビットと、読み取り書き込み保護レベルと、変更及びプレフィックス・ビットと、複数の関連したパリティ・ビットである。メイン変換バッファ１２６は、命令実行パイプラインのフェッチ段でプローブされ、物理アドレスが得られる。更に、複数の状態条件が発生される。これらの状態条件は、システム・トラップが、物理アドレスを使用する動作が次に試みられる場合に、生じるようにさせる。

メイン変換バッファ１２６のロードは、マイクロコード制御の下にある。単一のエントリ、全ユーザのエントリ（モニタされている）、又は、バッファ全体の無効化が、１つのサイクルで実行される。

オペランド・ブリフェッチ変換バッファ１０８は、メイン変換バッファ１２６の部分集合であり、２５６°のエントリを含む。各エントリは、ヒツトを指示する際に必要なタグピットと、物理アドレスを発生するページ・フレーム・ナンバと、関連するパリティ・ビットとだけを含む。０ＰＴＢ１０８は、命令実行パイプラインの発生段の後の部分においてプローブされ、フェッチ段の間にデータ・キャッシュ３０にアクセスするのに用いられる物理アドレスを発生する。０ＰＴＢ１０８におけるヒツト又はミスは、フェッチ段の最後で判断される。これは、メイン変換バッファ１２６のプローブと並列に、同じ仮想アドレスを用いて行われる。

変換バッファに関連する上述したトラップは、次のものを含む。

長アドレス変換（ＬＡＴ）：メイン変換バッファ１２６内の選択されたエントリは有効ではない、又は、仮想アドレスに対する要求されるページ・フレーム・ナンバがメイン変換バッファ１２６内に存在しない（ミス）。

短アドレス変換（ＳＡＴ）：オペランド・ブリフェッチ変換バッファ１０８内の選択されたエントリは、ソースされる仮想アドレスに対するページ・フレーム・ナンバを含まない（ミス）が、しかし、ページ・フレーム・ナンバはメイン変換バッファ１２６内にあり、有効である。オペランド・ブリフェッチ変換バッファ１０８は、メイン変換バッファ１２６に含まれるページ・フレーム・ナンバでロードされる。

本発明の更なる特徴は、各命令ごとに、２４ビツト又は３１ビツトのアドレス・サポートを提供する。２つのアドレス・モード（ＡＭＯＤＥ）制御ビットは、ＥＡＵ４４すなわちＡＭＯＤＥＩ及びＡＭＯＤＥ２に入力される。これらのビットは、Ｃ３Ｕ３２から供給され、当初はオペレーティング・システムによって設定されてアドレス指定のタイプを特定する。ＡＭＯＤＥＩ及びＡＭＯＤＥ２の両方がオフ（ゼロ）であれば、２４ビツトのアドレス指定が強制される。ＡＭＯＤＥｌ及びＡＭＯＤＥ２の両方がオン（１）であれば、３１ビツトのアドレス指定が強制される。ＡＭＯＤＥのビットが異なる場合には、２４ビツト又は３１ビツトのアドレス指定が各命令ごとに選択可能である。ＩＵオルタネート・アドレス・モード（’ＩＵＡＬＴＡＭ）と称されるＩＵＲＡＭの４６ビツトは、２つのＡＭＯＤＥビットのどちらがＡＭＯＤＥ発生器（ＡＭＯＤＥ　ＧＥＮ）１９０によって検査されてアドレス制御を決定するかを決定する。ＩＵＡＬＴＡＭが１であれば、ＡＭＯＤＥＩの状態に従って、関連する命令に対して、ＥＡＵ４４がアドレス指定を特定する。ＩＵＡＬＴＡＭが０であれば、ＡＭＯＤＥ２の状態に従って、関連する命令に対して、ＥＡＵ４４がアドレス指定を特定する。ＡＭＯＤＥＧＥＮ１９０の出力は、バッファ論理１９２．１９４．１９６に印加され、ＥＡババス０６に、更に、必要ならばＩＡＧ５２、また、ＥＡＦｌｏｌびＶＡＢＵＳ１２６に駆動されるオペランド仮想アドレスを形成するのに用いられるビットの数を（２４又は３１）を選択する。

結果的に、ＥＡＦ１０４にロードされるデータは、既にＡＭＯＤＥ条件付けされている。よって、オペランド・ブリフェッチ動作の間には、これ以上のアドレス条件付は要求されない。異なるパイプライン段からのＩＵＡＬＴＡＭビットは、この条件付けに用いられ、たとえば、アドレス発生に対しては、Ｇ段（ＰＬＣＩＧ１３６）からのＩＵＡＬＴＡＭが用いられ、他方で、ＶＡＲ１１６，１２０，１２２のマイクロコード・プローブに対しては、Ｅ段（ＰＬＣＩＥ１４２）からのＩＵＡＬＴＡＭが用いられる。

ＢＨＴ４２の動作の詳細な説明を以下に述べる。

ＢＨＴ４２は、４にエントリの、直接マツプ・キャッジｘ　（ｄｉｒｅｃｔ　ｍａｐｐｅｄ　ｃａｃｈｅ）　として実現されている。ＢＨＴ４２の主な成分は、ＰＩＡＢＵＳ９０＜０５：１６＞によって提供されたタグと共にＰＩＡＢＵＳ９０＜１７：２８＞によってインデックスされた４ＫＸ１２ビツトのＢＨＴＴＡＧＲＡＭ４２ｃを含む。

出力は、イネーブルするＢＨＴ合致信号を形成する合致（ＭＡＴＣＨ）ラインである。ＢＨＴ４２は、また、ＰＩＡＢＵＳ９０＜１７＋２８＞によってインデックスされた４Ｋｘ３０ビツトのＢＨＴＴＡＧＥＴＲＡＭ４２ａを含む。出力は、３０ビツトの分岐ターゲット・アドレスであり、分岐目標（ターゲット）アドレスのビット＜１　：　３０＞に対応する。ＢＨＴ４２は、また、ＰＩＡＢＵＳ９０＜１７＋２８＞によってインデックスされた４に×４ビットのＢＲＡＮＣＨＭＡＲＫＲＡＭ４２ｂを含む。出力は、４マーク・ビットであり、それぞれは、ＩＣ２８からアクセスされている現在の命令倍ワードの１つの半ワードに関連する。各マーク・ビットは、Ｉ　Ｃ２８の半ワードに対応する。

マーク・ビットがオンである、あるいはアサートされている場合は、ＩＣ２８によって出力されている倍ワードが、マークされた半ワードの位置で、選択されることが予測されている分岐命令を含む。デコーダ４２ｄがＰＩＡＢＵＳ９０＜２９　：　３０＞をデコードして、分岐命令によってプログラムの実行が分岐ターゲット・アドレスに送られる場合には、ＢＲＡＮＣＨＭＡＲＫＲＡＭ４２ｂ内に記憶されたマーク・ビットを発生する。

ＢＨＴ４２に関連するのは、上述しｔ二３０ビットのＴＡＲＩＲＱレジスタ１５２である。′丁ＡＲＩＲＱ１５２は、ＢＨＴＴＡＧＥＴＲＡＭ４２ａから供給され、ＩＲＥ、（８２）　、ＴＲ２（８４）　、又は、ＴＲ３（８６）のいずれかにお番プる分岐命令のためのターゲット・アドレスを含む。このレジスタは、ＩＲＱ　（８０）が選択されると予測されている分岐命令を含む場合だけ用いられ得る（ＴＡＲＩＲＯ１４８は、既に、ＢＨＴＴＡＲＧＥＴアドレスを含む）。

ＴＡＲＩＲＯ１４８は、ＢＨＴＴＡＧＥＴＲＡＭ４２ａから供給され、ＩＲＱ、ＩＲｌ、ＴＲ２、又は、ＴＲ３のいずれかにおける分岐命令のためのターゲット・アドレスを含む。上述のように、ＴＡＲＩＲＯ１４８の内容は、ＰＩＡＲＩ６０の代わりにＰＩＡＢＵＳ９０に、マルチプレクサ１５４を介して出力されて、命令ブリフェッチを、含まれている分岐ターゲット・アドレスに転送する。

ＴＡＲＩＲＧ１７６はＴＡＲＩＲＯ１４８から供給され、ＩＲＧ９２の分岐命令に対するターゲット・アドレスを含む。ＴＡＲＩＲＦ１７８は、ＴＡＲＩＲＧ１７６から供給され、ＩＲＦ９４内の分岐命令に対するターゲット・アドレスを含む。ＴＡＲＩＲＥ１８２は、ＴＡＲＩＲＦ１７８から供給され、ＩＲＥ９４内の分岐命令に対するターゲット・アドレスを含む。ＴＡＲＩＲＥ１８２の内容は、予測された分岐がＩＲＥ９６に到達する際に、コンパレータ１９８を用いて、ＰＡＢＵＳ１６８と比較され、信号ＢＨＴ　ＰＡ　ＯＫを発生し、ターゲット・アドレスが正確であることを示す。すなわち、ＴＡＲＩＲＥ１８２の出力が用いられて、既に選択された分岐ターゲット・アドレスがＥＡＵ４４が計算して現にＩＲＥ９６にある分岐命令に対応する分岐ターゲット・アドレスに等しいことを確認する。

分岐テーブル・レジスタ（ＢＴＲ）２００は、ＰＡＲＢＵＳ１６８から供給される３０ビツトのレジスタである。ＢＴＲ２００は、ＢＨＴＴＡＧＥＴＲＡＭ４２ａに、ＢＨＴＴＡＲバス１４６を介して入力される。ＢＴＲ２００は、ＩＲＥ９６に到達したよって結果として分岐のターゲット・アドレス（分岐命令がＦからＥ段に移動する際に、自動的にプローブされＰＡＲ２（５０ｂ）にロードされる分岐命令のＯＦ２アドレス）を含む分岐命令の第１のマイクロサイクルにおいてロードされる。

以上で、ＢＨＴ４２に関連する種々の要素を説明したが、次には、ＢＨＴ４２の動作について述べる。

ＩＰＵ２６のブリフェッチ装置がＩＱを満たそうどしてＰＩＡＢＵＳ９０を介してＩＣ２８をインデックスするので、同じアドレスが、ＢＨＴ４２をインデックスする。倍ワードのデータがＩＣ２８から出力されるので、ＭＡＲＫＳＭＡＴＣＨ，ＴＡＲＧＥＴもまた、ＢＨＴ４２から出力され得る。

既に述べたように、ＩＣ２８データは倍ワードの幅であり、それぞれが長さが半ワードである、４つまでの命令を含み得る。ＢＨＴ４２は、同じＰ　Ｉ　ＡＢＵＳ９０のビットによってアドレス指定されていて、任意の１つの倍ワードの命令に対する１つのターゲット・アドレスを含む。よって、倍ワードの中に複数の分岐命令が含まれていても、倍ワードあたりに１分岐命令が予測される。倍ワードが複数の分岐命令を含む場合には、マークされた分岐命令が最も近い時点で遭遇したものであり、これもまた選択される。

分岐命令は、任意の他の命令と同じように、パイプラインを一度に１段だけ進む。分岐命令が対応するＢＨＴ４２エントリを有していない場合には、それは選択されないと予測され、分岐命令がＩＡＧ５２からＩＡＦ５４に移動する場合には、ＩＡＧ５２は、次のシーケンシャルなアドレスでロードされる。

分岐命令が対応するＢＨＴ４２エントリを有している場合には、２つのデータ・アイテムが、パイプラインを通って分岐命令に随伴しなければならない。一方のアイテムは、ＭＡＲＫビットである。上述したように、ＩＲＱ〜ＩＲ３はそれぞれが、各ＩＲが有効ビットに対する記憶装置を含むのと同じ態様でＭＡＲＫビットに対する記憶装置を含む。他方のアイテムは、ＢＨＴＴＡＲＧＥＴアドレスである。上述したように、ターゲット・アドレスは、ＴＡＲＩＲＯ−ＴＡＲＩＲＥのレジスタを移動し、対応するＩＲレジスタに関連させる。既に述べたように、ターゲット・アドレスがＴＡＲＩＲＥ１８２に到達する際には、コンパレータ１９８が、計算されたターゲット・アドレスはＰＡＢＵＳ１６８上に指示されるように予測されるターゲット・アドレスに等しいことを保証する。

システム１０が最初にリセットされる際には、ＢＨＴ４２はクリアされる。これは、単一のマイクロコード・コマンドＣＬＢＨＴによって達成される。結果的に、ＢＨＴ　ＭＡＲＫＲＡＭ４２ｂ内のすべてのＭＡＲＫビットは、ゼロにされ、よって、選択される分岐としてマークされる命令はないことを指示する。すべての命令は、よって、同じ予測状態に初期化される、すなわち、選択されないものと予測される。分岐命令は、最初に遭遇された際には、それが選択されないならば、３０ナノ秒で実行され、次のシーケンシャルな命令がディスバッチされる。

分岐命令が選択される場合には、ＩＰＵ２６が次のシーケンシャルな命令に向いているのでディスパッチは選択され得ない。よつて、先に進む前に、マイクロコードは、ＢＨＴＴＡＧＥＴＲＡＭ４２ａに、ＢＴＲ２００に記憶された分岐ターゲット・アドレスをロードし、次に、分岐ターゲット・アドレスにおいてパイプラインを再スタートする。マイクロコードは、また、対応するＭＡＲＫビットをＢＨＴ　ＭＡＲＫＲＡＭ４２ｂにセットし、１２ＰＩＡＢＵＳ９０タグビツト＜０５　：　１６＞をＢＨＴ　ＴＡＧＲＡＭ４２ｃに記憶する。

これは、以下のコマンドによって達成される。すなわち、ＬＢＴＲ，ＰＩＡＲｌＬＡＢＨＴ、ＰＶＡＲ２Ｒ，ＬＩＡＧ、ＬＰＩＡＲ／ＦＥＴＣＨである。ＬＢＴＲ（ＢＴＲ２００をロード）のコマンドは、マイクロ命令の第１のマイクロサイクルにおいて実行される。ＢＴＲ２００は、分岐ターゲット・アドレスを含むＰＡＢＵＳ１６８からロードされる。ＰＩＡＲ（ＩＡＲをプローブ）のコマンドは、次のマイクロサイクルにおいて実行されて、分岐命令のアドレスをＰＡＲ２（５０ｂ）に記憶する。これは、分岐命令の物理アドレスそのものであり、既にＢＴＲ２００に記憶されているターゲット・アドレスではないことに注意されたい。ＬＡＢＨＴ　（アドレスＢＩＴをロード）のコマンドは、ＢＨＴ４２をロードする。ＢＨＴ４２へのアドレス及びタグは、ＰＩＡＢＵＳ９０から提供され、ＬＡＢＨＴコマンドの間に、マルチプレクサ１５４を介してＰＡＢＵＳ１６８から供給される。ＢＨＴＴＡＲＧＥＴＲＡＭは、ＢＴＲ２００から供給される。ＬＡＢＨＴコマンドは、よって、ＢＨＴＴＡＲＧＥＴＲＡＭ４２ａ、ＢＨＴＭＡＲＫＲＡＭ４２ｂ、ＢＨＴＴＡＧＲＡＭ４２ｃのロードを引き起こす。

ＰＶＡＲ２Ｒ（ＶＡＲ２Ｒをプローブ）０）コーｑンＦ　（ＶＡＲ２Ｒ（１３０）　は分岐ターゲット・アドレスを含む）は、仮想分岐ターゲット・アドレスをＶＡＢＵＳ１２４に供給する。次にこれは、ＬＩＡＧ　（ＩＡＧをロード）のコマンドによって用いられて、分岐ターゲット・アドレスにおけるＩＰＵ２６を再スタートする。ＶＡＢＵＳ１２４の値は、また、ＰＡＲ２（５０）にロードされる物理アドレスを出力するメイン変換バッファ１２６に供給される。ＬＰＩＡＲ（ＰＩＡＲをロード）のコマンドは、次に、分岐ターゲット・アドレスでのＩＰＵ２６の再スタートを、ＰＡＢＵＳ１６８及びマルチプレクサ１５４を介してＰＡＲ２（５０ｂ）をＰＩＡＢＵＳ９０に供給し、分岐ターゲット・マイクロ命令をアドレス指定し、加算器１６２及びマルチプレクサ１６４を介してターゲット・アドレス＋１の倍ワードをＰＩＡＲｉ６０にロードする。ＦＥＴ’ＣＨコマンドは、命令キャッシュ２８がヒツトする場合には、効果をもたない。命令キャッシュ２８がミスする場合には、フェッチ・コマンドによって、５ＵＩ２４はメイン・メモリ１６からのデータを検索する。

結果的に、分岐命令が再度遭遇した場合には、選択されると予測される分岐命令として識別され、パイプライン命令ブリフェッチの転送が生じる。

以上で、好適実施例に即して本発明を説明したが、当業者であれば、形式及び詳細における変更が本発明の範囲と精神から離れることなくなされ得ることを理解されよう。

ＦＩＧ、　２：７フ；１１ｅＦＲＯＭ　Ｅｌｌ　’ＪｌＦＩＧ、　３Ｄｈ補正書の翻訳文提出書（特許法第１８４条の８）平成　６年　８月２９１

Claims

【特許請求の範囲】

１．デジタル・データ・プロセッサにおいて用いる装置であって、複数の命令の中の個別の命令を該命令の実行に先立ってプリフェッチする装置において、複数の命令物理アドレスの中のシーケンシャルなアドレスを発生する手段と、前記命令物理アドレスに応答する入力と、対応する命令を提供する出力とを有する命令キャッシュ手段と、前記命令キャッシュ手段の前記出力に結合された入力と、それぞれが１つの命令又は１つの命令の一部分を記憶するのに十分な幅を有する複数のレジスタ手段とを有する命令待ち行列手段と、を備えており、前記命令のいくつかは、関連するターゲット・アドレスを有する分岐命令であり、前記装置は、更に、前記命令物理アドレスに応答する入力と、前記命令キャッシュ手段によって出力される対応する分岐命令が先行して実行される間に前記対応する分岐命令の実行が結果として次のプログラムの実行が前記対応する分岐命令に関連する前記ターゲット・アドレスに再度向けられるかどうかに関する指示を提供する出力と、を有するブランチ・ヒストリ・テーブル手段を含み、前記命令待ち行列手段の前記レジスタ手段のそれぞれが、更に、前記指示を記憶する手段を含むことを特徴とする装置。
２．請求の範囲１記載の装置において、直列に結合されそれぞれが可能な最大幅の命令を記憶するのに十分な幅を有する複数のレジスタ手段から成り、前記命令待ち行列手段の出力に結合された入力と命令実行手段に結合する出力とを有する命令パイプライン手段を更に含むことを特徴とする装置。
３．請求の範囲２記載の装置において、前記命令の中のあるものに関連した１つ又は複数のオペランドの実効アドレスを発生する手段を更に含み、前記複数の直列に結合されたレジスタ手段が、前記命令待ち行列手段の前記出力に結合された入力を有し、前記命令に対する実効アドレス発生動作の間に前記命令を記憶する第１のレジスタ手段（ＩＲＧ）と、前記ＩＲＧレジスタ手段の出力に結合された入力を有し、前記命令に対するオペランド・プリフェッチ動作の間に前記命令を記憶する第２のレジスタ手段（ＩＲＦ）と、前記ＩＲＦレジスタ手段の出力に結合された入力と前記命令実行手段に結合された出力とを有し、前記命令の前記実行の間に前記命令を記憶する第３のレジスタ手段（ＩＲＥ）と、を含むことを特徴とする装置。
４．請求の範囲３記載の装置において、前記実効アドレス発生手段が、前記命令に対する前記実効アドレス発生動作の間に仮想命令アドレスを記憶する第１のレジスタ手段（ＩＡＧ）と、前記ＩＡＧレジスタ手段の出力に結合された入力を有し、前記命令に対するオペランド・プリフェッチ動作の間に前記仮想命令アドレスを記憶する第２のレジスタ手段（ＩＡＦ）と、前記ＩＡＦレジスタ手段の出力に結合された入力を有し、前記命令の前記実行の間に前記仮想命令アドレスを記憶する第３のレジスタ手段（ＩＡＥ）と、を含み、前記実効アドレス発生手段が、更に、前記ＩＡＥレジスタ手段の出力に結合された入力を有し、前記命令が該命令の前記実行の間に分岐条件を欠く分岐命令であるイベントにおいて使用するために前記仮想命令アドレスを保持する第４のレジスタ手段（ＩＡＲ）を含むことを特徴とする装置。
５．請求の範囲３記載の装置において、前記分岐ヒストリ・テーブル手段は、更に、前記命令キャッシュ手段によって出力された前記対応する分岐命令に関連する予測されたターゲット・アドレスを出力するターゲット・アドレス記憶手段を含み、更に、前記ターゲット・アドレス記憶手段の出力に結合された入力と、前記ターゲット・アドレスを提供する前記実効アドレス発生手段に結合された出力とを有し、前記命令待ち行列手段と共に記憶された分岐命令の前記ターゲット・アドレスを記憶する第１のレジスタ手段（ＴＡＲＩＲＯ）と、前記ＴＡＲＩＲＯレジスタ手段の前記出力に結合された入力を有し、前記分岐命令に関連する前記ターゲット・アドレスに対する前記実効アドレス発生動作の間に前記ターゲット・アドレスを記憶する第２のレジスタ手段（ＴＡＲＩＲＧ）と、前記ＴＡＲＩＲＧレジスタ手段の出力に結合された入力を有し、前記分岐命令に関連する前記ターゲット・アドレスに対する前記オペランド・プリフェッチ動作の間に前記ターゲット・アドレスを記憶する第３のレジスタ手段（ＴＡＲＩＲＦ）と、前記ＴＡＲＩＲＦレジスタ手段の出力に結合された入力を有し、前記分岐命令の前記実行の間に前記ターゲット・アドレスを記憶する第４のレジスタ手段（ＴＡＲＩＦＥ）と、を含んでおり、当該装置が、更に、前記ＴＡＲＩＦＥレジスタ手段の出力に結合された第１の入力と、ターゲットアドレス計算手段の出力に結合された第２の入力とを有し、前記計算されたターゲット・アドレスを前記予測されたターゲット・アドレスと比較するコンパレータ手段を含むことを特徴とする装置。
６．請求の範囲３記載の装置において、前記命令のあるものが複数の一般レジスタ手段の特定のものをリファレンスし、前記実効アドレス発生手段が、前記複数の一般レジスタ手段のコピーを記憶する手段と、プリフェッチされた命令に応答して、あるプリフェッチされた命令に関連して、前記記憶手段の内容の関数として、オペランドの前記実効アドレスを計算する手段と、を含むことを特徴とする装置。
７．請求の範囲６記載の装置において、前記記憶手段は前記実行手段の出力に結合された入力を有し前記一般レジスタ手段への情報の記憶に同期して前記一般レジスタ手段の前記コピーに情報を記憶し、更に、その実行の間に前記一般レジスタ手段の前記内容を修正する既にプリフェッチされた命令の生起に応答して前記ＩＲＧレジスタ手段内に含まれる前記命令に対する前記実効アドレス計算の生起を前記既にプリフェッチされた命令の前記実行が前記一般レジスタ手段の前記内容を修正するまで停止する手段を含むことを特徴とする装置。
８．請求の範囲６記載の装置において、前記記憶手段は前記実行手段の出力に結合された入力を有し前記一般レジスタ手段への情報の記憶に同期して前記一般レジスタ手段の前記コピーに情報を記憶し、更に、その実行の間に前記記憶手段の前記内容を修正する既にプリフェッチされた命令の生起に応答して前記記憶手段をバイパスし前記一般レジスタ手段を修正する前記命令に続いてプリフェッチされる命令に関連するオペランドの前記実効アドレスを計算する際に用いるために前記実行手段から前記情報を受け取る手段を含むことを特徴とする装置。
９．デジタル・データ・プロセッサにおいて用いる装置であって、複数の命令の中の個別の命令を該命令の実行に先立ってプリフェッチする装置において、複数の命令物理アドレスの中のシーケンシャルなアドレスを発生する手段と、前記命令物理アドレスに応答する入力と、対応する命令を提供する出力とを有する命令キャッシュ手段と、前記命令キャッシェ手段の前記出力に結合された入力と、それぞれが１つの命令又は１つの命令の一部分を記憶するのに十分な幅を有する複数のレジスタ手段とを有する命令待ち行列手段と、直列に結合されそれぞれが可能な量大幅の命令を記憶するのに十分な幅を有する複数のレジスタ手段から成り、前記命令待ち行列手段の出力に結合された入力と命令実行手段に結合する出力とを有する命令パイプライン手段と、前記命令待ち行列手段の前記出力に結合された入力を有し、命令に応答して該命令に関連する複数の制御信号を出力する命令制御メモリ手段と、直列に結合された複数のレジスタ手段から成り、前記制御信号を記憶し、前記対応する命令の進歩に同期し前記命令パイプライン手段を通って前記制御信号を進める制御信号パイプライン手段と、を備えていることを特徴とする装置。
１０．請求の範囲９記載の装置において、前記命令のあるものに関連する１つ又は複数のオペランドの実効アドレスを発生し、前記記憶された制御ビットの少なくとも１つに応答して各命令に対し第１の数のビットを有する実効アドレス又は第２の数のビットを有する実効アドレスを発生する手段を更に含むことを特徴とする装置。
１１．請求の範囲１０記載の装置において、前記第１の数は２４であり、前記第２の数は３１であることを特徴とする装置。
１２．請求の範囲９記載の装置において、前記命令のあるものが複数の一般レジスタ手段の特定のものをリファレンスし、前記実効アドレス発生手段が、前記複数の一般レジスタ手段のコピーを記憶する手段と、プリフェッチされた命令に応答して、前記記憶手段の内容の関数として、また、１つ又は複数の前記記憶された制御ビットの関数として、プリフェッチされた命令に関連するオペランドの前記実効アドレスを計算する手段と、を含むことを特徴とする装置。
１３．デジタル・データ・プロセッサにおいて用いる装置であって、複数の命令の中の個別の命令を該命令の実行に先立ってプリフェッチする装置において、複数の命令物理アドレスの中のシーケンシャルなアドレスを発生する手段と、前記命令物理アドレスに応答する入力と、対応する命令を提供する出力とを有する命令キャッシュ手段と、前記命令キャッシュ手段の前記出力に結合された入力と、それぞれが１つの命令又は１つの命令の一部分を記憶するのに十分な幅を有する複数のレジスタ手段とを有する命令待ち行列手段と、直列に結合されそれぞれが可能な最大幅の命令を記憶するのに十分な幅を有する複数のレジスタ手段から成り、前記命令待ち行列手段の出力に結合された入力と命令実行手段に結合する出力とを有する命令パイプライン手段と、を含み、前記複数の直列に結合されたレジスタ手段が、前記命令待ち行列手段の前記出力に結合された入力を有し、前記命令に対する実効アドレス発生動作の間に前記命令を記憶する第１のレジスタ手段（ＩＲＧ）と、前記ＩＲＧレジスタ手段の出力に結合された入力を有し、前記命令に対するオペランド・プリフェッチ動作の間に前記命令を記憶する第２のレジスタ手段（ＩＲＦ）と、前記ＩＲＦレジスタ手段の出力に結合された入力と前記命令実行手段に結合された出力とを有し、前記命令の前記実行の間に前記命令を記憶する第３のレジスタ手段（ＩＲＥ）と、を含んでおり、前記命令待ち行列手段の前記レジスタ手段と前記命令パイプライン手段とのそれぞれが、前記レジスタ手段の妥当性を指示する手段を含み、当該装置は、更に、前記命令キャッシュ手段から複数の命令を自動的にプリフェッチして前記ＩＲＦレジスタ手段の内部で妥当な命令を提供する手段を含む装置。
１４．デジタル・データ・プロセッサにおいて用いる装置であって、複数の命令の中の個別の命令を該命令の実行に先立ってプリフェッチする装置において、複数の命令物理アドレスの中のシーケンシャルなアドレスを発生する手段と、前記命令物理アドレスに応答する入力と、対応する命令を提供する出力とを有する命令キャッシュ手段と、前記命令キャッシュ手段の前記出力に結合された入力と、それぞれが１つの命令又は１つの命令の一部分を記憶するのに十分な幅を有する複数のレジスタ手段とを有する命令待ち行列手段と、直列に結合されそれぞれが可能な最大幅の命令を記憶するのに十分な幅を有する複数のレジスタ手段から成り、前記命令待ち行列手段の出力に結合された入力と命令実行手段に結合する出力とを有する命令パイプライン手段と、前記命令パイプライン手段内に記憶された命令に関連する１つ又は複数のオペランドの第１の仮想実効アドレスを発生し、次に、前記命令に対する第２の仮想実効アドレスを発生する手段と、前記仮想実効アドレスに応答して、前記仮想実効アドレスを対応する物理アドレスに変換する仮想アドレス変換バッファ手段と、前記物理アドレスに応答する入力と、前記実行手段による使用のために対応するオペランドを提供する出力とを有するデータ・キャッシュ手段と、を備えており、前記仮想アドレス変換バッファ手段が、前記第１の仮想実効アドレスに応答する第１の数のページ・フレーム・エントリを有する第１の変換バッファ手段と、前記第２の仮想実効アドレスに応答する第２の数のページ・フレーム・エントリを有する第２の変換バッファ手段とを含むことを特徴とする装置。
１５．請求の範囲１４記載の装置において、前記第１の数が前記第２の数よりも小さいことを特徴とする装置。
１６．デジタル・データ・プロセッサにおいて用いる装置であって、複数の命令の中の個別の命令を該命令の実行に先立ってプリフェッチする装置において、複数の命令物理アドレスの中のシーケンシャルなアドレスを発生する手段と、前記命令物理アドレスに応答する入力と、対応する命令を提供する出力とを有する命令キャッシュ手段と、前記命令キャッシュ手段の前記出力に結合された入力と、それぞれが１つの命令又は１つの命令の一部分を記憶するのに十分な幅を有する複数のレジスタ手段とを有する命令待ち行列手段と、前記命令待ち行列手段の前記出力に結合された入力を有し、命令に応答して該命令に関連する複数の制御信号を出力する命令制御メモリ手段と、前記命令のあるものに関連する１つ又は複数のオペランドの実効アドレスを発生し、アドレス指定モードを特定する複数の入力信号と前記記憶された制御ビットの少なくとも１つとに応答して、各命令に対し第１の数のビットを有する実効アドレス又は第２の数のビットを有する実効アドレスを発生する手段と、を更に含むことを特徴とする装置。
１７．請求項１６記載の装置において、２つの入力信号があり、少なくとも１つの記憶された制御ビットが、前記実効アドレス発生手段が前記第１の入力信号の状態と前記第２の入力信号の状態とのどちらに従って動作するかを特定することを特徴とする装置。
１８．請求項１７記載の装置において、両方の入力信号が同じ論理状態を有する場合には２４ビット又は３１ビットどちらかの実効アドレスが常に発生され、前記２つの入力信号が異なる状態を有する場合には２４ビット又は３１ビットどちらかの実効アドレスが少なくとも１つの記憶された制御ビットの状態の関数として発生されることを特徴とする装置。
１９．請求項１６記載の装置において、更に、直列に結合されそれぞれが可能な量大幅の命令を記憶するのに十分な幅を有する複数のレジスタ手段から成り、前記命令待ち行列手段の出力に結合された入力と命令実行手段に結合する出力とを有する命令パイプライン手段と、直列に結合された複数のレジスタ手段から成り、前記制御信号を記憶し、前記対応する命令の進歩に同期し前記命令パイプライン手段を通って前記制御信号を進める制御信号パイプライン手段と、を含むことを特徴とする装置。