JPH0737992A - Manufacture of semiconductor device - Google Patents
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Landscapes
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- Electrodes Of Semiconductors (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device.
【０００２】[0002]
【従来の技術】近年、半導体装置の微細化につれて、Ｍ
ＯＳＦＥＴのゲート長も縮小されてきており、量産レベ
ルでも０．５μｍのゲート長が実用化されている。しか
しながらゲート長の縮小に伴い短チャネル効果が無視で
きなくなり、特に従来の構造では０．３μｍ以下のゲー
ト長のＰチャネルＭＯＳＦＥＴを実現することは困難で
ある。これは従来構造のＰチャネルＭＯＳＦＥＴがＮ+
多結晶シリコンをゲート電極として用いた、埋み込みチ
ャネル型ＭＯＳＦＥＴとなっていて、短チャネル効果が
起り易いためである。したがって、短チャネル効果が起
りにくい、０．３μｍ以下のゲート長のＰチャネルＭＯ
ＳＦＥＴを実現するためには、Ｐ+ 多結晶シリコンをゲ
ート電極として用いた表面チャネル型ＭＯＳＦＥＴにす
る必要がある。2. Description of the Related Art In recent years, with the miniaturization of semiconductor devices, M
The gate length of the OSFET has been reduced, and a gate length of 0.5 μm has been put to practical use even at the mass production level. However, as the gate length is reduced, the short channel effect cannot be ignored, and it is particularly difficult to realize a P-channel MOSFET having a gate length of 0.3 μm or less with the conventional structure. This is because the conventional P-channel MOSFET is N +
This is because it is a buried channel type MOSFET using polycrystalline silicon as a gate electrode, and a short channel effect easily occurs. Therefore, a P-channel MO having a gate length of 0.3 μm or less, in which the short-channel effect is unlikely to occur
In order to realize an SFET, it is necessary to make a surface channel MOSFET using P + polycrystalline silicon as a gate electrode.
【０００３】一方ＣＭＯＳのＬＳＩでは、ＮチャネルＭ
ＯＳＦＥＴとＰチャネルＭＯＳＦＥＴが同一平面上に混
在するため、Ｎ+ 多結晶シリコンをＮチャネルＭＯＳＦ
ＥＴのゲート電極に、Ｐ+ 多結晶シリコンをＰチャネル
ＭＯＳＦＥＴのゲート電極に使用した場合はこれらのゲ
ート電極を電気的に接続する必要がある。更に配線の低
抵抗化に対応するため、上記多結晶シリコン上にＷＳｉ
やＭｏＳｉやＴｉＳｉ等の金属シリサイド層の積層構造
（ポリサイド構造）にする方法が行われている。そして
この場合、Ｎ+ 多結晶シリコンとＰ+ 多結晶シリコンを
金属シリサイド層で電気的に接続することが微細化上好
ましい。On the other hand, in CMOS LSI, N channel M
Since OSFET and P-channel MOSFET are mixed on the same plane, N + polycrystalline silicon is used as N-channel MOSF.
When P + polycrystalline silicon is used for the gate electrode of the ET and the gate electrode of the P-channel MOSFET, these gate electrodes must be electrically connected. Furthermore, in order to cope with the lower resistance of the wiring, WSi is formed on the polycrystalline silicon.
A method of forming a laminated structure (polycide structure) of metal silicide layers of MoSi, TiSi, or the like is used. In this case, it is preferable in terms of miniaturization to electrically connect N + polycrystal silicon and P + polycrystal silicon with a metal silicide layer.
【０００４】このような、金属シリサイドとＮ+ 又はＰ
+ 多結晶シリコンとの積層配線をＭＯＳＦＥＴのゲート
電極として使用する場合を例にとって従来の半導体装置
の製造方法を説明する。Such metal silicide and N + or P
A conventional method of manufacturing a semiconductor device will be described by taking the case of using a laminated wiring with + polycrystalline silicon as a gate electrode of a MOSFET.
【０００５】図５（ａ）に示すように半導体基板２１上
の所定領域、例えばＮチャネルＭＯＳＦＥＴが形成され
る領域にＰウェル２２を、ＰチャネルＭＯＳＦＥＴが形
成される領域にＮウェル２３を形成し、その後、ＳｉＯ
２からなる素子分離領域２４を例えばＬＯＣＯＳ法によ
って形成する。続いて例えば厚さが１０ｎｍのゲート酸
化膜２５を熱酸化法で形成する（図５（ａ）参照）。As shown in FIG. 5A, a P well 22 is formed in a predetermined region on the semiconductor substrate 21, for example, a region where an N channel MOSFET is formed, and an N well 23 is formed in a region where a P channel MOSFET is formed. , Then SiO
The element isolation region 24 of 2 is formed by, for example, the LOCOS method. Then, a gate oxide film 25 having a thickness of 10 nm, for example, is formed by a thermal oxidation method (see FIG. 5A).
【０００６】次に、例えば化学気相成長法を用いて多結
晶シリコンを全面に２００ｎｍ程度堆積した後、Ｎチャ
ネルＭＯＳＦＥＴが形成される領域に、例えばリンを３
０ＫｅＶ、５×１０15ｃｍ-2の条件でイオン注入し、Ｎ
チャネルＭＯＳＦＥＴが形成される領域上の上記多結晶
シリコンをＮ+ 多結晶シリコン２７にする（図５（ｂ）
参照）。続いて、ＰチャネルＭＯＳＦＥＴが形成される
領域に例えばボロンを１５ＫｅＶ、５×１０15ｃｍ-2の
条件でイオン注入し、Ｐ+ 多結晶シリコン２８にする
（図５（ｂ）参照）。更に、不純物活性化のために８０
０℃、３０分程度のアニールを行う。その後、例えばＷ
Ｓｉｘからなる層２９をスパッタ法によって１００ｎｍ
程度堆積する。（図５（ｂ）参照）。Next, after depositing polycrystalline silicon to a thickness of about 200 nm by, for example, a chemical vapor deposition method, for example, phosphorus is added to the region where the N-channel MOSFET is to be formed by 3
Ion implantation was performed under the conditions of 0 KeV and 5 × 10 15 cm -2 , and N
The polycrystalline silicon on the region where the channel MOSFET is formed is changed to N + polycrystalline silicon 27 (FIG. 5B).
reference). Then, for example, boron is ion-implanted into the region where the P-channel MOSFET is formed under the conditions of 15 KeV and 5 × 10 15 cm −2 to form P + polycrystalline silicon 28 (see FIG. 5B). Furthermore, to activate impurities, 80
Annealing is performed at 0 ° C. for about 30 minutes. Then, for example, W
The layer 29 made of Si x is 100 nm thick by the sputtering method.
Deposit to a degree. (See FIG. 5 (b)).
【０００７】その後、図５（ｃ）に示すように、写真食
刻法と異方性エッチングを用いて、多結晶シリコン層２
７、２８とＷＳｉｘ層２９をパターニングし、ＭＯＳＦ
ＥＴのゲート電極および配線とする。続いて、Ｎチャネ
ルＭＯＳＦＥＴの形成領域にＮ型の不純物を、Ｐチャネ
ルＭＯＳＦＥＴの形成領域にＰ型不純物を注入して各々
ソース・ドレイン領域を形成する。そして、層間絶縁膜
３０を堆積して熱リフローすることにより、ほぼ平坦化
した後、ＷＳｉｘ層２９および半導体基板２１とのコン
タクトを取るための開孔部を層間絶縁膜３０内に形成す
る。その後配線３１を形成し、パッシベーション膜３２
を形成することによって半導体装置を完成させる。Thereafter, as shown in FIG. 5 (c), the polycrystalline silicon layer 2 is formed by photolithography and anisotropic etching.
7, 28 and WSi x layer 29 are patterned to form a MOSF
The gate electrode and wiring of ET. Subsequently, N-type impurities are implanted into the N-channel MOSFET formation region and P-type impurities are implanted into the P-channel MOSFET formation region to form source / drain regions, respectively. Then, after the interlayer insulating film 30 is deposited and thermally reflowed so as to be substantially flattened, an opening for making contact with the WSi x layer 29 and the semiconductor substrate 21 is formed in the interlayer insulating film 30. After that, the wiring 31 is formed, and the passivation film 32 is formed.
The semiconductor device is completed by forming.
【０００８】[0008]
【発明が解決しようとする課題】このような従来の製造
方法においては、多結晶シリコン２７、２８と、ＷＳｉ
ｘ層２９との積層配線（以下、ポリサイド配線ともい
う）を形成した後の熱処理（熱リフローなどの熱処理）
によって、Ｎ+ 多結晶シリコン２７中の不純物（例えば
リン）がＷＳｉｘ層２９を介してＰ+ 多結晶シリコン２
８側へ、Ｐ+ 多結晶シリコン２８中の不純物（例えばボ
ロン）がＷＳｉｘ層２９を介してＮ+ 多結晶シリコン２
７側へ拡散する現象が起きる。この現象は相互拡散とし
て知られており、この相互拡散が生じると、多結晶シリ
コン中のフェルミ準位が移動してＭＯＳＦＥＴのしきい
値が変動するという問題を引き起こす。これは、ＷＳｉ
ｘ等の金属シリサイドは一般に熱処理によって、それと
接しているシリコン層中の不純物を吸い出し易いこと、
および多結晶シリコン中の不純物は粒界を介して拡散さ
れるためにその拡散速度が単結晶に比べて非常に大きい
ことによる。In such a conventional manufacturing method, polycrystalline silicon 27, 28 and WSi are used.
Heat treatment (heat treatment such as thermal reflow) after forming a laminated wiring with the x layer 29 (hereinafter, also referred to as polycide wiring)
Thus, impurities (for example, phosphorus) in the N + polycrystalline silicon 27 pass through the WSi x layer 29 and the P + polycrystalline silicon 2
To the 8 side, impurities (for example, boron) in the P + polycrystalline silicon 28 pass through the WSi x layer 29 and the N + polycrystalline silicon 2
The phenomenon of diffusion to the 7 side occurs. This phenomenon is known as mutual diffusion, and when this mutual diffusion occurs, the Fermi level in polycrystalline silicon moves, causing a problem that the threshold value of the MOSFET fluctuates. This is WSi
Generally, a metal silicide such as x easily absorbs impurities in a silicon layer in contact with it by heat treatment,
The impurities in polycrystalline silicon are diffused through grain boundaries, so that the diffusion rate thereof is much higher than that of single crystals.
【０００９】本発明は上記事情を考慮してなされたもの
であって、金属シリサイドとＮ+ およびＰ+ 多結晶シリ
コンの積層配線をＭＯＳＦＥＴのゲート電極として使用
した場合でも、相互拡散によるＭＯＳＦＥＴのしきい値
の変動が生じない半導体装置の製造方法を提供すること
を目的とする。The present invention has been made in consideration of the above circumstances. Even when a laminated wiring of metal silicide and N + and P + polycrystalline silicon is used as the gate electrode of the MOSFET, the MOSFET is not formed by mutual diffusion. An object of the present invention is to provide a method for manufacturing a semiconductor device in which a threshold value does not change.
【００１０】[0010]
【課題を解決するための手段】第１の発明による半導体
装置の製造方法は、素子分離領域およびゲート絶縁膜が
形成された半導体基板上にアモルファスシリコン層を形
成する工程と、第１のＭＯＳＦＥＴが形成される領域上
のアモルファスシリコン層に第１導電型の不純物を注入
し、第２のＭＯＳＦＥＴが形成される領域上のアモルフ
ァスシリコン層に第２導電型の不純物を注入する工程
と、熱処理することによってアモルファスシリコン層を
多結晶シリコン層にする工程と、この多結晶シリコン層
上に金属シリサイド層を形成した後、この金属シリサイ
ド層および多結晶シリコン層をパターニングしてゲート
電極を形成する工程と、を備えていることを特徴とす
る。A method of manufacturing a semiconductor device according to a first aspect of the present invention comprises a step of forming an amorphous silicon layer on a semiconductor substrate having an element isolation region and a gate insulating film, and a first MOSFET Implanting a first conductivity type impurity into the amorphous silicon layer on the region to be formed, and implanting a second conductivity type impurity into the amorphous silicon layer on the region to form the second MOSFET, and performing heat treatment. A step of forming the amorphous silicon layer into a polycrystalline silicon layer by the method, a step of forming a metal silicide layer on the polycrystalline silicon layer, and then patterning the metal silicide layer and the polycrystalline silicon layer to form a gate electrode, It is characterized by having.
【００１１】又、第２の発明による半導体装置の製造方
法は、素子分離領域およびゲート絶縁膜が形成された半
導体基板上に第１導電型の不純物が添加されたアモルフ
ァスシリコン層を形成する工程と、第１のＭＯＳＦＥＴ
が形成される領域上のアモルファスシリコン層に第２の
導電型の不純物を添加する工程と、熱処理することによ
ってアモルファスシリコン層を多結晶シリコン層にする
工程と、この多結晶シリコン層上に金属シリサイド層を
形成した後、この金属シリサイド層および多結晶シリコ
ン層をパターニングしてゲート電極を形成する工程と、
を備えていることを特徴とする。A method of manufacturing a semiconductor device according to a second aspect of the present invention includes a step of forming an amorphous silicon layer doped with a first conductivity type impurity on a semiconductor substrate having an element isolation region and a gate insulating film formed thereon. , First MOSFET
A step of adding an impurity of the second conductivity type to the amorphous silicon layer on the region where the amorphous silicon layer is formed, a step of converting the amorphous silicon layer into a polycrystalline silicon layer by heat treatment, and a metal silicide on the polycrystalline silicon layer. Forming a layer and then patterning the metal silicide layer and the polycrystalline silicon layer to form a gate electrode;
It is characterized by having.
【００１２】又、第３の発明による半導体装置の製造方
法は、素子分離領域およびゲート絶縁膜が形成された半
導体基板上に第１導電型の不純物が添加されたアモルフ
ァスシリコン層を形成する工程と、熱処理することによ
ってアモルファスシリコン層を多結晶シリコン層にする
工程と、第１のＭＯＳＦＥＴが形成される領域上の多結
晶シリコン層に第２の導電型の不純物を熱拡散法を用い
て導入する工程と、この多結晶シリコン層上に金属シリ
サイド層を形成した後、この金属シリサイド層および多
結晶シリコン層をパターニングしてゲート電極を形成す
る工程と、を備えていることを特徴とする。The method of manufacturing a semiconductor device according to the third aspect of the present invention comprises a step of forming an amorphous silicon layer doped with an impurity of the first conductivity type on a semiconductor substrate having an element isolation region and a gate insulating film formed thereon. , A step of converting the amorphous silicon layer into a polycrystalline silicon layer by heat treatment, and introducing a second conductivity type impurity into the polycrystalline silicon layer on the region where the first MOSFET is formed by using a thermal diffusion method. And a step of forming a metal silicide layer on the polycrystalline silicon layer and then patterning the metal silicide layer and the polycrystalline silicon layer to form a gate electrode.
【００１３】又、第４の発明による半導体装置の製造方
法は、素子分離領域およびゲート絶縁膜が形成された半
導体基板上にアモルファスシリコン層を形成した後、熱
処理することによってアモルファスシリコン層を多結晶
シリコン層にする工程と、第１のＭＯＳＦＥＴが形成さ
れる領域上の多結晶シリコン層に熱拡散法を用いて第１
の導電型の不純物を導入する工程と、第２のＭＯＳＦＥ
Ｔが形成される領域上の多結晶シリコン層に熱拡散法を
用いて第２の導電型の不純物を導入する工程と、多結晶
シリコン層上に金属シリサイド層を形成した後、この金
属シリサイド層および多結晶シリコン層をパターニング
してゲート電極を形成する工程と、を備えていることを
特徴とする。In the method for manufacturing a semiconductor device according to the fourth aspect of the present invention, an amorphous silicon layer is formed on a semiconductor substrate having an element isolation region and a gate insulating film formed thereon, and then heat treatment is performed to polycrystallize the amorphous silicon layer. A step of forming a silicon layer and a first silicon layer on the region where the first MOSFET is formed are formed by a thermal diffusion method.
Of the second conductivity type impurities, and the second MOSFE
A step of introducing a second conductivity type impurity into the polycrystalline silicon layer on the region where T is formed by using a thermal diffusion method, and a metal silicide layer is formed on the polycrystalline silicon layer, and then the metal silicide layer is formed. And a step of patterning the polycrystalline silicon layer to form a gate electrode.
【００１４】[0014]
【作用】上述のように、構成された第１乃至第４の発明
の製造方法によれば、金属シリサイド層が形成される前
に熱処理することによってアモルファスシリコン層が多
結晶シリコン層に変えられる。As described above, according to the manufacturing method of the first to fourth aspects of the invention, the amorphous silicon layer is converted into the polycrystalline silicon layer by heat treatment before the metal silicide layer is formed.
【００１５】したがって、金属シリサイド層が形成され
る以前に多結晶シリコン層の粒径が従来の場合に比べて
大きくなるために粒界が少なくなって多結晶シリコンか
ら金属シリサイド層への不純物の拡散を抑制することが
可能となる。これにより、相互拡散も抑えることがで
き、ＭＯＳＦＥＴのしきい値の変動を抑えることができ
る。Therefore, since the grain size of the polycrystalline silicon layer before the formation of the metal silicide layer is larger than that in the conventional case, the grain boundaries are reduced and the impurities are diffused from the polycrystalline silicon into the metal silicide layer. Can be suppressed. As a result, mutual diffusion can also be suppressed, and fluctuations in the threshold value of the MOSFET can be suppressed.
【００１６】[0016]
【実施例】本発明による半導体装置の製造方法の一実施
例を図１を参照して説明する。まず、図１（ａ）に示す
ように半導体基板１上の所定領域例えばＮチャネルＭＯ
ＳＦＥＴが形成される領域にＰウェル２を、Ｐチャネル
ＭＯＳＦＥＴが形成される領域にＮウェル３を形成す
る。その後、ＳｉＯ２からなる素子分離領域４を例えば
ＬＯＣＯＳ法によって形成し、続いて例えば厚さが１０
ｎｍのゲート酸化膜５を熱酸化法を用いて形成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG. First, as shown in FIG. 1A, a predetermined region on the semiconductor substrate 1, for example, an N channel MO is formed.
The P well 2 is formed in the region where the SFET is formed, and the N well 3 is formed in the region where the P channel MOSFET is formed. After that, the element isolation region 4 made of SiO 2 is formed by, for example, the LOCOS method, and then, for example, the thickness is 10
A gate oxide film 5 having a thickness of nm is formed by using a thermal oxidation method.
【００１７】その後、アモルファスシリコンを例えば化
学気相成長法を用いて基板全面に２００ｎｍ程度堆積
し、ＮチャネルＭＯＳＦＥＴが形成される領域上の上記
アモルファスシリコンにＮ型の不純物、例えばリンを３
０ＫｅＶ、５×１０15ｃｍ-2の条件でイオン注入しＮ+
アモルファスシリコン６ａにする（図１（ｂ）参照）。
続いて、ＰチャネルＭＯＳＦＥＴＰが形成される領域上
の上記アモルファスシリコンにＰ型の不純物、例えばボ
ロンを１５ＫｅＶ、５×１０15ｃｍ-2の条件でイオン注
入して、Ｐ+ アモルファスシリコン６ｂにする（図１
（ｂ）参照）。Thereafter, amorphous silicon is deposited to a thickness of about 200 nm on the entire surface of the substrate by using, for example, a chemical vapor deposition method, and N-type impurities such as phosphorus (3) are added to the amorphous silicon on the region where the N-channel MOSFET is formed.
Ion implantation was performed under the conditions of 0 KeV and 5 × 10 15 cm -2 , and N +
Amorphous silicon 6a is used (see FIG. 1B).
Subsequently, P-type impurities such as boron are ion-implanted into the amorphous silicon on the region where the P-channel MOSFET P is formed under the conditions of 15 KeV and 5 × 10 15 cm −2 to form P + amorphous silicon 6b ( Figure 1
(See (b)).
【００１８】その後、アモルファスシリコンを多結晶シ
リコンにするための熱処理（アニール）を行うが、多結
晶シリコンの粒径をできるだけ大きくするために例えば
６００℃で、約２時間のアニールとする。このアニール
を行うと、化学気相成長法を用いて堆積する多結晶シリ
コンの粒径（５０ｎｍ程度）より約１０倍大きな５００
ｎｍ程度の粒径のＮ+ 多結晶シリコン７、Ｐ+ 多結晶シ
リコン８を得ることができる（図１（ｃ）参照）。更に
不純物活性化のために例えば８００℃、３０分程度のア
ニールを行った後、金属シリサイド、例えば厚さが１０
０ｎｍ程度のＷＳｉｘからなる層９をスパッタ法を用い
て積層する（図１（ｃ）参照）。そして金属シリサイド
層９と、Ｎ+ 多結晶シリコン７およびＰ+ 多結晶シリコ
ン８との積層構造を、写真食刻法と異方性エッチングを
用いて所定形状にパターニングし、ＭＯＳＦＥＴのゲー
ト電極および配線とする（図１（ｃ）参照）。続いて、
ＮチャネルＭＯＳＦＥＴの形成領域にＮ型不純物を、Ｐ
チャネルＭＯＳＦＥＴの形成領域にＰ型不純物を注入し
てソース・ドレイン領域を形成する。そして、層間絶縁
膜１０を基板１の全面に堆積して熱リフローすることに
よりほぼ平坦化した後、金属シリサイド層９とのコンタ
クトを取るための開孔部を層間絶縁膜１０内に形成す
る。その後、上記開孔部に接続する配線１１を形成した
後、全面をパッシベーション膜１２で覆って半導体装置
を完成させる。After that, a heat treatment (annealing) is performed to convert the amorphous silicon into polycrystalline silicon, but in order to maximize the grain size of the polycrystalline silicon, annealing is performed at 600 ° C. for about 2 hours. When this annealing is performed, the grain size is about 10 times larger than the grain size (about 50 nm) of the polycrystalline silicon deposited by the chemical vapor deposition method.
N + polycrystalline silicon 7 and P + polycrystalline silicon 8 having a grain size of about nm can be obtained (see FIG. 1C). After annealing at 800 ° C. for about 30 minutes to activate impurities, a metal silicide, for example, having a thickness of 10 is formed.
A layer 9 of WSi x having a thickness of about 0 nm is laminated by using a sputtering method (see FIG. 1C). Then, the laminated structure of the metal silicide layer 9 and the N + polycrystal silicon 7 and the P + polycrystal silicon 8 is patterned into a predetermined shape by photolithography and anisotropic etching, and the gate electrode and wiring of the MOSFET are formed. (See FIG. 1C). continue,
N-type impurities are added to the formation region of the N-channel MOSFET, P
A source / drain region is formed by implanting P-type impurities into the formation region of the channel MOSFET. Then, the interlayer insulating film 10 is deposited on the entire surface of the substrate 1 and is subjected to thermal reflow to be substantially flattened, and then an opening for making contact with the metal silicide layer 9 is formed in the interlayer insulating film 10. Then, after forming the wiring 11 connected to the opening, the entire surface is covered with the passivation film 12 to complete the semiconductor device.
【００１９】以上説明したように本実施例においては、
アモルファスシリコン層６ａ、６ｂに不純物を注入した
後に、低温アニールを行って多結晶シリコン７、８にし
ているため、従来の場合に比べて約１０倍大きな粒径の
多結晶シリコンとなっている。これにより、従来の製造
方法によって製造された多結晶シリコンに比べて粒径が
大きく、したがって粒界が少ない多結晶シリコンとなっ
ているため、その後に金属シリサイドを堆積してポリサ
イド配線を形成し、熱工程を行っても、多結晶シリコン
中の不純物が金属シリサイドへ吸い出されることを抑制
できる。したがって、Ｎ+ 多結晶シリコン７中の不純物
が金属シリサイド９を介してＰ+ 多結晶シリコン８へ、
Ｐ+ 多結晶シリコン８中の不純物が金属シリサイド層９
を介してＮ+ 多結晶シリコン７へ拡散する、相互拡散を
制御することができ、ＭＯＳＦＥＴのしきい値の変動が
生じるのを可及的に防止することができる。As described above, in this embodiment,
After the impurities are implanted into the amorphous silicon layers 6a and 6b, low temperature annealing is performed to form the polycrystalline silicon layers 7 and 8, so that the polycrystalline silicon particles have a grain size about 10 times larger than that of the conventional case. As a result, since the polycrystalline silicon has a larger grain size than the polycrystalline silicon produced by the conventional production method and therefore has few grain boundaries, metal silicide is subsequently deposited to form polycide wiring, Even if the heat treatment is performed, it is possible to prevent impurities in the polycrystalline silicon from being sucked out by the metal silicide. Therefore, the impurities in the N + polycrystalline silicon 7 are transferred to the P + polycrystalline silicon 8 via the metal silicide 9,
Impurities in P + polycrystalline silicon 8 are metal silicide layers 9
It is possible to control the interdiffusion that diffuses into the N + polycrystalline silicon 7 via the vias, and it is possible to prevent fluctuations in the threshold value of the MOSFET as much as possible.
【００２０】又、上述の効果は実験によっても検証する
ことができる。例えば図２に示すように、ソース１５
ａ、ドレイン１５ｂをＮ型不純物領域とし、Ｎ+ ポリゲ
ート１６を延長した先にＰ+ ポリ１７を形成し、Ｎ+ ポ
リゲート１６とＰ+ ポリ１７との距離をｄとする。この
距離ｄを変えて、ソース・ドレイン１５ａ、１５ｂおよ
びＮ+ ポリゲート１６からなるＮチャネルＭＯＳトラン
ジスタを本発明の製造方法で製造した場合の、このトラ
ンジスタのしきい値を測定した結果を図３の○に示し、
従来の製造方法で製造した場合のしきい値を△で示す。
なおトランジスタ形成後の熱リフローを８５０℃、６０
分間行った。この図３の実験結果からも分かるように、
従来の方法で製造した場合は距離ｄが短くなるにつれて
相互拡散によるしきい値変動が起っているのに対し、本
発明の製造方法で製造した場合は相互拡散によるしきい
値は変動が起っていない。The above-mentioned effects can be verified by experiments. For example, as shown in FIG.
a, a drain 15b and N-type impurity region, forming a P + poly 17 previously formed by extending the N + poly gate 16, the distance between the N + poly gate 16 and the P + poly 17 as d. When the distance d is changed and an N-channel MOS transistor composed of the source / drain 15a, 15b and the N + poly gate 16 is manufactured by the manufacturing method of the present invention, the result of measuring the threshold value of this transistor is shown in FIG. Shown in ○,
The threshold value when manufactured by the conventional manufacturing method is indicated by Δ.
The thermal reflow after forming the transistor is 850 ° C., 60
I went for a minute. As can be seen from the experimental result of FIG. 3,
Whereas when manufactured by the conventional method, the threshold value variation due to mutual diffusion occurs as the distance d becomes shorter, whereas when manufactured by the manufacturing method of the present invention, the threshold value due to mutual diffusion varies. Not.
【００２１】又、ソース・ドレイン１５ａ、１５ｂをＰ
型不純物領域とし、ゲート１６をＰ+ ポリゲートとし、
１７をＮ+ ポリとした場合に、距離ｄを変えて本発明に
よる製造方法で製造されたトランジスタのしきい値と、
従来の製造方法によって製造されたトランジスタのしき
い値を図４に示す。なおトランジスタ形成後の熱リフロ
ーは８５０℃、６０分であった。この図４に示す実験結
果からも本発明による製造方法で製造した場合は相互拡
散によるしきい値変動を抑制することが可能なことが分
かる。Further, the source / drain 15a and 15b are set to P
Type impurity region, the gate 16 is a P + poly gate,
When 17 is N + poly, the threshold value of the transistor manufactured by the manufacturing method according to the present invention by changing the distance d,
FIG. 4 shows the threshold value of the transistor manufactured by the conventional manufacturing method. The thermal reflow after forming the transistor was 850 ° C. and 60 minutes. From the experimental results shown in FIG. 4, it can be seen that the threshold fluctuation due to mutual diffusion can be suppressed when the manufacturing method according to the present invention is used.
【００２２】なお、上記実施例では、アモルファスシリ
コンにリンを注入することによりＮ+ アモルファスシリ
コン６ａにし、ボロンをイオン注入することによってＰ
+ アモルファスシリコンにしたが、リンの代わりにＮ型
不純物であるヒ素あるいはアンチモンを用いても良く、
ボロンの代わりにフッ価ボロンを用いても良い。In the above embodiment, phosphorus is implanted into amorphous silicon to form N + amorphous silicon 6a, and boron is ion-implanted into P +.
+ Although amorphous silicon is used, N-type impurities such as arsenic or antimony may be used instead of phosphorus.
Fluorine boron may be used instead of boron.
【００２３】又、上記実施例では、不純物を含まないア
モルファスシリコンを堆積した後、不純物を注入した
が、Ｎ型アモルファスシリコンを堆積した後にＰＭＯＳ
ＦＥＴの形成領域にボロンをイオン注入するか、又はＰ
型アモルファスシリコンを堆積した後にＮＭＯＳＦＥＴ
の形成領域にリンをイオン注入しても良い。Further, in the above embodiment, the impurities are implanted after the amorphous silicon containing no impurities is deposited, but the PMOS is deposited after the N-type amorphous silicon is deposited.
Boron is ion-implanted into the FET formation region, or P
Type NMOSFET after deposition of amorphous silicon
Phosphorus may be ion-implanted into the formation region of.
【００２４】又、Ｎ型アモルファスシリコン堆積して低
温アニール後にＰＭＯＳＦＥＴの形成領域にボロンを熱
拡散するか、又はＰ型アモルファスシリコンを堆積して
低温アニール後にＮＭＯＳＦＥＴの形成領域にリンを熱
拡散しても良い。Further, after depositing N-type amorphous silicon and annealing at low temperature, boron is thermally diffused in the PMOSFET forming region, or after depositing P-type amorphous silicon and annealing at low temperature, phosphorus is thermally diffused in the NMOSFET forming region. Is also good.
【００２５】又、アモルファスシリコンを堆積して低温
アニール後に、ＰＭＯＳＦＥＴの形成領域にボロンを熱
拡散し、ＮＭＯＳＦＥＴの形成領域にリンを熱拡散させ
ても良い。After depositing amorphous silicon and annealing at a low temperature, boron may be thermally diffused in the PMOSFET formation region and phosphorus may be thermally diffused in the NMOSFET formation region.
【００２６】なお、ここで注意すべきことは、低温アニ
ールした後にイオン注入してはならないことである。こ
の理由はイオン注入すると、低温アニールで大きく成長
した多結晶シリコンの粒径が破壊されてしまうからであ
る。It should be noted here that the ion implantation should not be performed after the low temperature annealing. The reason for this is that the ion implantation destroys the grain size of the polycrystalline silicon grown largely by low temperature annealing.
【００２７】又、上記実施例では、金属シリサイドとし
てＷＳｉｘを用いたが、これに限らず、ＭｏＳｉｘ、Ｔ
ｉＳｉｘなどを用いることも可能である。In the above embodiment, WSi x is used as the metal silicide, but the present invention is not limited to this. MoSi x , T
It is also possible to use iSi x or the like.
【００２８】[0028]
【発明の効果】以上述べたように本発明によれば、金属
シリサイドとＮ+ およびＰ+ 多結晶シリコンとの積層配
線をＭＯＳＦＥＴのゲート電極として使用した場合でも
相互拡散によるＭＯＳＦＥＴのしきい値の変動を可及的
に防止することができる。As described above, according to the present invention, even when the laminated wiring of the metal silicide and N + and P + polycrystalline silicon is used as the gate electrode of the MOSFET, the threshold voltage of the MOSFET due to the interdiffusion is increased. The fluctuation can be prevented as much as possible.
【図１】本発明による製造方法の一実施例の製造工程を
示す断面図。FIG. 1 is a sectional view showing a manufacturing process of an embodiment of a manufacturing method according to the present invention.
【図２】本発明の効果を説明する実験に使用したトラン
ジスタの平面図。FIG. 2 is a plan view of a transistor used in an experiment for explaining the effect of the present invention.
【図３】本発明の効果を説明するグラフ。FIG. 3 is a graph illustrating the effect of the present invention.
【図４】本発明の効果を説明するグラフ。FIG. 4 is a graph illustrating the effect of the present invention.
【図５】従来の製造方法の製造工程を示す断面図。FIG. 5 is a cross-sectional view showing a manufacturing process of a conventional manufacturing method.
１ 半導体基板 ２ Ｐウェル ３ Ｎウェル ４ 素子分離領域 ５ ゲート酸化膜 ６ａ Ｎ+ アモルファスシリコン ６ｂ Ｐ+ アモルファスシリコン ７ Ｎ+ ポリゲート ８ Ｐ+ ポリゲート ９ 金属シリサイド層 １０ 層間絶縁膜 １１ 配線 １２ ペッシベーション膜1 Semiconductor Substrate 2 P Well 3 N Well 4 Element Isolation Region 5 Gate Oxide Film 6a N + Amorphous Silicon 6b P + Amorphous Silicon 7 N + Poly Gate 8 P + Poly Gate 9 Metal Silicide Layer 10 Interlayer Insulation Film 11 Wiring 12 Pescipation Film
Claims (4)
れた半導体基板上にアモルファスシリコン層を形成する
工程と、第１のＭＯＳＦＥＴが形成される領域上の前記
アモルファスシリコン層に第１導電型の不純物を注入
し、第２のＭＯＳＦＥＴが形成される領域上の前記アモ
ルファスシリコン層に第２導電型の不純物を注入する工
程と、熱処理することによって前記アモルファスシリコ
ン層を多結晶シリコン層にする工程と、この多結晶シリ
コン層上に金属シリサイド層を形成した後、この金属シ
リサイド層および多結晶シリコン層をパターニングして
ゲート電極を形成する工程と、を備えていることを特徴
とする半導体装置の製造方法。1. A step of forming an amorphous silicon layer on a semiconductor substrate on which an element isolation region and a gate insulating film are formed, and a step of forming a first conductivity type on the amorphous silicon layer on a region where a first MOSFET is formed. Implanting impurities to implant the second conductivity type impurities into the amorphous silicon layer on the region where the second MOSFET is formed; and performing a heat treatment to make the amorphous silicon layer into a polycrystalline silicon layer. A step of forming a metal silicide layer on the polycrystalline silicon layer and then patterning the metal silicide layer and the polycrystalline silicon layer to form a gate electrode. Method.
れた半導体基板上に第１導電型の不純物が添加されたア
モルファスシリコン層を形成する工程と、第１のＭＯＳ
ＦＥＴが形成される領域上の前記アモルファスシリコン
層に第２の導電型の不純物を添加する工程と、熱処理す
ることによって前記アモルファスシリコン層を多結晶シ
リコン層にする工程と、この多結晶シリコン層上に金属
シリサイド層を形成した後、この金属シリサイド層およ
び多結晶シリコン層をパターニングしてゲート電極を形
成する工程と、を備えていることを特徴とする半導体装
置の製造方法。2. A step of forming an amorphous silicon layer doped with an impurity of a first conductivity type on a semiconductor substrate on which an element isolation region and a gate insulating film are formed, and a first MOS.
A step of adding a second conductivity type impurity to the amorphous silicon layer on the region where the FET is formed, a step of making the amorphous silicon layer into a polycrystalline silicon layer by heat treatment, and a step of forming the polycrystalline silicon layer on the amorphous silicon layer. And forming a gate electrode by patterning the metal silicide layer and the polycrystalline silicon layer after the formation of the metal silicide layer on the semiconductor device.
れた半導体基板上に第１導電型の不純物が添加されたア
モルファスシリコン層を形成する工程と、熱処理するこ
とによって前記アモルファスシリコン層を多結晶シリコ
ン層にする工程と、第１のＭＯＳＦＥＴが形成される領
域上の前記多結晶シリコン層に第２の導電型の不純物を
熱拡散法を用いて導入する工程と、この多結晶シリコン
層上に金属シリサイド層を形成した後、この金属シリサ
イド層および多結晶シリコン層をパターニングしてゲー
ト電極を形成する工程と、を備えていることを特徴とす
る半導体装置の製造方法。3. A step of forming an amorphous silicon layer doped with an impurity of the first conductivity type on a semiconductor substrate having an element isolation region and a gate insulating film formed thereon, and a heat treatment for polycrystallizing the amorphous silicon layer. A step of forming a silicon layer, a step of introducing an impurity of the second conductivity type into the polycrystalline silicon layer on a region where the first MOSFET is formed by using a thermal diffusion method, and a step of introducing the impurity into the polycrystalline silicon layer. And a step of forming a gate electrode by patterning the metal silicide layer and the polycrystalline silicon layer after forming the metal silicide layer.
れた半導体基板上にアモルファスシリコン層を形成した
後、熱処理することによって前記アモルファスシリコン
層を多結晶シリコン層にする工程と、第１のＭＯＳＦＥ
Ｔが形成される領域上の前記多結晶シリコン層に熱拡散
法を用いて第１の導電型の不純物を導入する工程と、第
２のＭＯＳＦＥＴが形成される領域上の前記多結晶シリ
コン層に熱拡散法を用いて第２の導電型の不純物を導入
する工程と、前記多結晶シリコン層上に金属シリサイド
層を形成した後、この金属シリサイド層および多結晶シ
リコン層をパターニングしてゲート電極を形成する工程
と、を備えていることを特徴とする半導体装置の製造方
法。4. A step of forming an amorphous silicon layer on a semiconductor substrate on which an element isolation region and a gate insulating film are formed, and then heat treating the amorphous silicon layer to form a polycrystalline silicon layer, and a first MOSFE.
A step of introducing a first conductivity type impurity into the polycrystalline silicon layer on the region where T is formed by using a thermal diffusion method, and a step of introducing the impurity of the first conductivity type onto the polycrystalline silicon layer on the region where the second MOSFET is formed. A step of introducing impurities of the second conductivity type by using a thermal diffusion method, and after forming a metal silicide layer on the polycrystalline silicon layer, patterning the metal silicide layer and the polycrystalline silicon layer to form a gate electrode. And a step of forming the semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17919693A JP3247498B2 (en) | 1993-07-20 | 1993-07-20 | Method for manufacturing semiconductor device |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0737992A true JPH0737992A (en) | 1995-02-07 |
| JP3247498B2 JP3247498B2 (en) | 2002-01-15 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071951A (en) * | 2006-09-14 | 2008-03-27 | Oki Electric Ind Co Ltd | Method of manufacturing semiconductor device |
| US8082957B2 (en) | 2004-01-30 | 2011-12-27 | Yuyama Mfg. Co., Ltd. | Tablet storage and take-out apparatus |
-
1993
- 1993-07-20 JP JP17919693A patent/JP3247498B2/en not_active Expired - Fee Related
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