JPH0737906A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0737906A JPH0737906A JP18257893A JP18257893A JPH0737906A JP H0737906 A JPH0737906 A JP H0737906A JP 18257893 A JP18257893 A JP 18257893A JP 18257893 A JP18257893 A JP 18257893A JP H0737906 A JPH0737906 A JP H0737906A
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- JP
- Japan
- Prior art keywords
- forming
- refractory metal
- ohmic
- metal
- electrode
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 工程数を削減したＧａＡｓＭＥＳＦＥＴの製
造方法を提供する。 【構成】 半絶縁性ＧａＡｓ基板１にｎ型活性層２を形
成し、高融点金属薄膜ＷＳｉを全面に形成した後、前記
ｎ型活性層２上の前記高融点金属を加工し高融点金属ゲ
ート電極３を形成する。次に前記ゲート電極３の両側に
ソース・ドレイン電極形成のためのソース・ドレイン高
濃度ｎ型領域５を形成し、アニールを行う。その後、全
面に表面保護のため絶縁膜５をシリコン窒化膜で形成
し、高濃度ｎ型領域１４上および高融点金属ゲート電極
４上にオーミック金属６ＡｕＧｅ、Ｎｉ、Ａｕを順次形
成する。その後、アロイにより、ソース・ドレインオー
ミック電極７およびゲート金属８を形成し、ＧａＡｓＭ
ＥＳＦＥＴを完成する。
造方法を提供する。 【構成】 半絶縁性ＧａＡｓ基板１にｎ型活性層２を形
成し、高融点金属薄膜ＷＳｉを全面に形成した後、前記
ｎ型活性層２上の前記高融点金属を加工し高融点金属ゲ
ート電極３を形成する。次に前記ゲート電極３の両側に
ソース・ドレイン電極形成のためのソース・ドレイン高
濃度ｎ型領域５を形成し、アニールを行う。その後、全
面に表面保護のため絶縁膜５をシリコン窒化膜で形成
し、高濃度ｎ型領域１４上および高融点金属ゲート電極
４上にオーミック金属６ＡｕＧｅ、Ｎｉ、Ａｕを順次形
成する。その後、アロイにより、ソース・ドレインオー
ミック電極７およびゲート金属８を形成し、ＧａＡｓＭ
ＥＳＦＥＴを完成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するもので、化合物半導体特にＧａＡｓ電
界効果トランジスタに関するものである。
製造方法に関するもので、化合物半導体特にＧａＡｓ電
界効果トランジスタに関するものである。
【０００２】
【従来の技術】近年、半導体の進歩はめざましく、あら
ゆる分野で使用されている。特にＳｉ半導体の高集積化
はシステムの小型化や高性能化に大きく寄与している。
また、化合物半導体ＩＣも集積度は低いものの実用化さ
れ始めている。なかでも、ＧａＡｓＩＣはＳｉＩＣに比
べて高速動作が可能や、低消費電力化が可能といった特
徴があり携帯電話をはじめとする移動体通信機器で実用
化が本格的に始まっている。
ゆる分野で使用されている。特にＳｉ半導体の高集積化
はシステムの小型化や高性能化に大きく寄与している。
また、化合物半導体ＩＣも集積度は低いものの実用化さ
れ始めている。なかでも、ＧａＡｓＩＣはＳｉＩＣに比
べて高速動作が可能や、低消費電力化が可能といった特
徴があり携帯電話をはじめとする移動体通信機器で実用
化が本格的に始まっている。
【０００３】ＧａＡｓＩＣでは、能動素子としてＭＥＳ
ＦＥＴ（金属半導体接合型電界効果トランジスタ）が広
く用いられ、プロセスにおいては特性の高性能化、均一
化のために自己整合プロセスが一般的に用いられてい
る。この自己整合プロセスはイオン注入法を用いてソー
ス・ドレイン抵抗を下げるために、高融点金属からなる
ゲート金属を形成して、そのゲート金属をマスクとして
ゲート金属の両側に自己整合でキャリア濃度が高いソー
スドレイン領域を形成する方法である。
ＦＥＴ（金属半導体接合型電界効果トランジスタ）が広
く用いられ、プロセスにおいては特性の高性能化、均一
化のために自己整合プロセスが一般的に用いられてい
る。この自己整合プロセスはイオン注入法を用いてソー
ス・ドレイン抵抗を下げるために、高融点金属からなる
ゲート金属を形成して、そのゲート金属をマスクとして
ゲート金属の両側に自己整合でキャリア濃度が高いソー
スドレイン領域を形成する方法である。
【０００４】しかし、高融点金属ゲートを用いたＭＥＳ
ＦＥＴでは高融点金属の抵抗率が大きく、ゲート抵抗が
大きくなり高周波で特性の劣化を余儀なくされていた。
ＦＥＴでは高融点金属の抵抗率が大きく、ゲート抵抗が
大きくなり高周波で特性の劣化を余儀なくされていた。
【０００５】そこで、ゲート抵抗を低減するためにＦＥ
Ｔを形成した後に高融点金属ゲート電極上部に抵抗率の
低い金属薄膜を選択的に形成し、ゲート抵抗を低減する
試みがなされている。
Ｔを形成した後に高融点金属ゲート電極上部に抵抗率の
低い金属薄膜を選択的に形成し、ゲート抵抗を低減する
試みがなされている。
【０００６】従来のＧａＡｓＭＥＳＦＥＴを図４に示
す。図４において１１は半絶縁性ＧａＡｓ基板、１２は
ｎ型活性層、１３は高融点金属ゲート電極、１４はソー
ス・ドレイン高濃度ｎ型領域、１５は絶縁膜、１６はソ
ース・ドレインオーミック電極、１７はゲート金属であ
る。また、図５（ａ）〜（ｄ）に図４に示した従来のＧ
ａＡｓＦＥＴの製造方法を示す。
す。図４において１１は半絶縁性ＧａＡｓ基板、１２は
ｎ型活性層、１３は高融点金属ゲート電極、１４はソー
ス・ドレイン高濃度ｎ型領域、１５は絶縁膜、１６はソ
ース・ドレインオーミック電極、１７はゲート金属であ
る。また、図５（ａ）〜（ｄ）に図４に示した従来のＧ
ａＡｓＦＥＴの製造方法を示す。
【０００７】半絶縁性ＧａＡｓ基板１１にイオン注入で
ｎ型活性層１２を形成し、高融点金属薄膜例えばＷＳｉ
を全面に形成し所望の高融点金属ゲート電極１３に形成
する（ａ）。次にオーミックコンタクト形成のために高
濃度ｎ型領域１４をイオン注入で形成し、注入層の活性
化のためにアニールを行う（ｂ）。その後、全面に表面
保護のため絶縁膜１５を例えばシリコン窒化膜で形成
し、前記高濃度ｎ型領域１４上にオーミック金属例えば
ＡｕＧｅ、Ｎｉ、Ａｕを順次リフトオフ方で形成し、４
５０℃、１０分のアロイにより、ソース・ドレインオー
ミック電極１６を形成する（ｃ）。その後、ゲート抵抗
低減のために、前記高融点金属ゲート電極１３上の前記
絶縁膜１５に開口部を形成し、前記高融点金属ゲート１
３上にゲート金属１７例えばＴｉ、Ａｕを選択的に形成
してＦＥＴを完成する（ｄ）。
ｎ型活性層１２を形成し、高融点金属薄膜例えばＷＳｉ
を全面に形成し所望の高融点金属ゲート電極１３に形成
する（ａ）。次にオーミックコンタクト形成のために高
濃度ｎ型領域１４をイオン注入で形成し、注入層の活性
化のためにアニールを行う（ｂ）。その後、全面に表面
保護のため絶縁膜１５を例えばシリコン窒化膜で形成
し、前記高濃度ｎ型領域１４上にオーミック金属例えば
ＡｕＧｅ、Ｎｉ、Ａｕを順次リフトオフ方で形成し、４
５０℃、１０分のアロイにより、ソース・ドレインオー
ミック電極１６を形成する（ｃ）。その後、ゲート抵抗
低減のために、前記高融点金属ゲート電極１３上の前記
絶縁膜１５に開口部を形成し、前記高融点金属ゲート１
３上にゲート金属１７例えばＴｉ、Ａｕを選択的に形成
してＦＥＴを完成する（ｄ）。
【０００８】
【発明が解決しようとする課題】しかしながら前述のよ
うな従来のＧａＡｓＭＥＳＦＥＴの製造方法ではゲート
抵抗低減のための高融点金属ゲート電極上部へのゲート
金属の形成のために工程数がかなり増加し、リードタイ
ムの増加や製造コストの増大、ましては歩留低下の大き
な原因となるという問題があった。
うな従来のＧａＡｓＭＥＳＦＥＴの製造方法ではゲート
抵抗低減のための高融点金属ゲート電極上部へのゲート
金属の形成のために工程数がかなり増加し、リードタイ
ムの増加や製造コストの増大、ましては歩留低下の大き
な原因となるという問題があった。
【０００９】本発明は、このような課題を解決して自己
整合プロセスにおけるＧａＡｓＭＥＳＦＥＴの製造工程
で、ひとつの素子の製造工程で他の素子も製造すること
により工程の大幅な短縮を実現し、ひいては歩留の向上
を図れる半導体装置の製造方法を提供することである。
整合プロセスにおけるＧａＡｓＭＥＳＦＥＴの製造工程
で、ひとつの素子の製造工程で他の素子も製造すること
により工程の大幅な短縮を実現し、ひいては歩留の向上
を図れる半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明は上記課題を解決
するために、高融点金属ゲートを用いた電界効果トラン
ジスタにおいて高融点金属ゲート電極上にオーミック電
極金属を具備する構成である。
するために、高融点金属ゲートを用いた電界効果トラン
ジスタにおいて高融点金属ゲート電極上にオーミック電
極金属を具備する構成である。
【００１１】また、本発明は半導体基板にイオン注入に
よりｎ型領域を形成する工程と、全面に高融点金属膜を
形成する工程と、前記ｎ型領域上の前記高融点金属膜を
ゲート電極に形成する工程と、前記高融点金属ゲート電
極の両側にソース・ドレイン高濃度領域を形成する工程
と、注入イオンの活性化を行なうためのアニールを行う
工程と、オーッミック金属を前記ソース・ドレイン領域
上および前記高融点金属ゲート上に形成する工程と、シ
ンターによりオーッミック電極を形成する工程とを有す
る。
よりｎ型領域を形成する工程と、全面に高融点金属膜を
形成する工程と、前記ｎ型領域上の前記高融点金属膜を
ゲート電極に形成する工程と、前記高融点金属ゲート電
極の両側にソース・ドレイン高濃度領域を形成する工程
と、注入イオンの活性化を行なうためのアニールを行う
工程と、オーッミック金属を前記ソース・ドレイン領域
上および前記高融点金属ゲート上に形成する工程と、シ
ンターによりオーッミック電極を形成する工程とを有す
る。
【００１２】
【作用】本発明は上述したように、高融点金属を用いた
自己整合プロセスによるＧａＡｓＭＥＳＦＥＴで、オー
ミック電極形成時に高融点金属ゲート電極上にもオーミ
ック金属を形成することにより、従来行っていた工程を
大幅に省略することができるためＧａＡｓＭＥＳＦＥＴ
プロセスの工程の短縮、しいては歩留の向上を図ること
ができる。
自己整合プロセスによるＧａＡｓＭＥＳＦＥＴで、オー
ミック電極形成時に高融点金属ゲート電極上にもオーミ
ック金属を形成することにより、従来行っていた工程を
大幅に省略することができるためＧａＡｓＭＥＳＦＥＴ
プロセスの工程の短縮、しいては歩留の向上を図ること
ができる。
【００１３】
【実施例】図１に本発明半導体装置の実施例を示す。ま
た図２（ａ）〜（ｄ）は図１で示した本発明半導体装置
の製造方法を示す実施例である。図１および図２におい
て１は半絶縁性ＧａＡｓ基板、２はｎ型活性層、３は高
融点金属ゲート電極、４はソース・ドレイン高濃度ｎ型
領域、５は絶縁膜、６はソース・ドレインオーミック金
属、７はソース・ドレインオーミック電極、８はゲート
金属である。
た図２（ａ）〜（ｄ）は図１で示した本発明半導体装置
の製造方法を示す実施例である。図１および図２におい
て１は半絶縁性ＧａＡｓ基板、２はｎ型活性層、３は高
融点金属ゲート電極、４はソース・ドレイン高濃度ｎ型
領域、５は絶縁膜、６はソース・ドレインオーミック金
属、７はソース・ドレインオーミック電極、８はゲート
金属である。
【００１４】半絶縁性ＧａＡｓ基板１にイオン注入でｎ
型活性層２を形成し、高融点金属薄膜例えばＷＳｉを全
面に形成した後、前記ｎ型活性層２上の前記高融点金属
を加工し高融点金属ゲート電極３を形成する（ａ）。次
に前記ゲート電極３の両側にソース・ドレイン電極形成
のためのソース・ドレイン高濃度ｎ型領域５をイオン注
入で形成し、活性化のためのアニールを行う（ｂ）。そ
の後、全面に表面保護のため絶縁膜５を例えばシリコン
窒化膜で形成し、前記高濃度ｎ型領域１４上および前記
高融点金属ゲート電極４上にオーミック金属６例えばＡ
ｕＧｅ、Ｎｉ、Ａｕを順次リフトオフ方で形成する
（ｃ）。その後、４５０℃、１０分のアロイにより、ソ
ース・ドレインオーミック電極７およびゲート金属８を
形成し、ＧａＡｓＭＥＳＦＥＴを完成する（ｄ）。
型活性層２を形成し、高融点金属薄膜例えばＷＳｉを全
面に形成した後、前記ｎ型活性層２上の前記高融点金属
を加工し高融点金属ゲート電極３を形成する（ａ）。次
に前記ゲート電極３の両側にソース・ドレイン電極形成
のためのソース・ドレイン高濃度ｎ型領域５をイオン注
入で形成し、活性化のためのアニールを行う（ｂ）。そ
の後、全面に表面保護のため絶縁膜５を例えばシリコン
窒化膜で形成し、前記高濃度ｎ型領域１４上および前記
高融点金属ゲート電極４上にオーミック金属６例えばＡ
ｕＧｅ、Ｎｉ、Ａｕを順次リフトオフ方で形成する
（ｃ）。その後、４５０℃、１０分のアロイにより、ソ
ース・ドレインオーミック電極７およびゲート金属８を
形成し、ＧａＡｓＭＥＳＦＥＴを完成する（ｄ）。
【００１５】従来例で示した図４および図５ではゲート
電極上にはゲート金属１７として配線金属で使用してい
るＴｉ、Ａｕを形成している。しかし本実施例ではゲー
ト抵抗低減のための高融点金属ゲート電極３上のゲート
金属８にオーミック金属６を用いている。これにより、
従来のようにゲート金属形成のために工程を費やすこと
なく、工程の増加なくデバイスの高性能化が図れる。
電極上にはゲート金属１７として配線金属で使用してい
るＴｉ、Ａｕを形成している。しかし本実施例ではゲー
ト抵抗低減のための高融点金属ゲート電極３上のゲート
金属８にオーミック金属６を用いている。これにより、
従来のようにゲート金属形成のために工程を費やすこと
なく、工程の増加なくデバイスの高性能化が図れる。
【００１６】しかし、オーミック金属を用いた場合、ア
ロイによる抵抗の増大が懸念される。図３に本実施例で
用いたオーミック金属ＡｕＧｅ、Ｎｉ、ＡｕのＧａＡｓ
基板上とＷＳｉ上でのアロイ時間によるシート抵抗の変
化を示す。ＧａＡｓ上のオーミック金属は、４５０℃、
１０分のアロイにより１桁以上抵抗率が増加すが、ＷＳ
ｉ上では、４５０℃、１０分のアロイで抵抗率は増大せ
ず、むしろわずかに減少することを見いだした。これ
は、通常オーミック電極形成時に起こるＧａＡｓとオー
ッミク金属の合金化反応を高融点金属であるＷＳｉでは
起こらず、オーミック金属は合金化することなく形成時
の膜構造を保持しており、むしろオーミック金属間界面
での接触抵抗がアロイにより減少し、シート抵抗が減少
するものと思われる。つまり、オーミック金属をゲート
電極上に形成してもゲート抵抗が増加することがなく、
しかもＦＥＴの製造工程も低減できるという効果を有す
る。
ロイによる抵抗の増大が懸念される。図３に本実施例で
用いたオーミック金属ＡｕＧｅ、Ｎｉ、ＡｕのＧａＡｓ
基板上とＷＳｉ上でのアロイ時間によるシート抵抗の変
化を示す。ＧａＡｓ上のオーミック金属は、４５０℃、
１０分のアロイにより１桁以上抵抗率が増加すが、ＷＳ
ｉ上では、４５０℃、１０分のアロイで抵抗率は増大せ
ず、むしろわずかに減少することを見いだした。これ
は、通常オーミック電極形成時に起こるＧａＡｓとオー
ッミク金属の合金化反応を高融点金属であるＷＳｉでは
起こらず、オーミック金属は合金化することなく形成時
の膜構造を保持しており、むしろオーミック金属間界面
での接触抵抗がアロイにより減少し、シート抵抗が減少
するものと思われる。つまり、オーミック金属をゲート
電極上に形成してもゲート抵抗が増加することがなく、
しかもＦＥＴの製造工程も低減できるという効果を有す
る。
【００１７】なお、本発明ではオーミック金属にＡｕＧ
ｅ、Ｎｉ、Ａｕを用いたが、オーミック金属はこれに限
らず、例えばＡｕＧｅ、ＡｕやＡｕＧｅＮｉ、Ａｕなど
の金属であっても良い。
ｅ、Ｎｉ、Ａｕを用いたが、オーミック金属はこれに限
らず、例えばＡｕＧｅ、ＡｕやＡｕＧｅＮｉ、Ａｕなど
の金属であっても良い。
【００１８】なお、本発明の実施例で高融点金属膜にＷ
Ｓｉ用いたが、高融点金属はこれに限らずＷＳｉＮなど
他の高融点金属膜であっても良い。
Ｓｉ用いたが、高融点金属はこれに限らずＷＳｉＮなど
他の高融点金属膜であっても良い。
【００１９】
【発明の効果】本発明は上述したように、高融点金属を
用いた自己整合プロセスによるＧａＡｓＭＥＳＦＥＴ
で、オーミック電極形成時に高融点金属ゲート電極上に
もオーミック金属を形成することにより、従来行ってい
た工程を大幅に省略することができるためＧａＡｓＩＣ
プロセスの工程の短縮、ひいては歩留の向上を図ること
ができる。
用いた自己整合プロセスによるＧａＡｓＭＥＳＦＥＴ
で、オーミック電極形成時に高融点金属ゲート電極上に
もオーミック金属を形成することにより、従来行ってい
た工程を大幅に省略することができるためＧａＡｓＩＣ
プロセスの工程の短縮、ひいては歩留の向上を図ること
ができる。
【図１】本発明第１の実施例を示す半導体装置断面図
【図２】本発明第２の実施例を示す工程断面図
【図３】本発明の効果を示す特性図
【図４】従来の半導体装置を示す断面図
【図５】従来の半導体装置の製造方法を示す工程断面図
１ 半導体基板 ２ ｎ型活性層 ３ 高融点金属ゲート電極 ４ 高濃度ｎ型領域 ５ 絶縁膜 ６ ソース・ドレインオーミック金属 ７ ソース・ドレインオーミック電極 ８ ゲート金属
Claims (4)
- 【請求項１】高融点金属ゲートを用いた電界効果トラン
ジスタにおいて高融点金属ゲート電極上にオーミック電
極金属を具備することを特徴とする半導体装置。 - 【請求項２】高融点金属膜がタングステンを含むシリサ
イドからなることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】半導体基板にイオン注入によりｎ型領域を
形成する工程と、全面に高融点金属膜を形成する工程
と、前記ｎ型領域上の前記高融点金属膜をゲート電極に
形成する工程と、前記高融点金属ゲート電極の両側にソ
ース・ドレイン高濃度領域を形成する工程と、注入イオ
ンの活性化を行なうためのアニールを行う工程と、オー
ミック金属を前記ソース・ドレイン領域上および前記高
融点金属ゲート上に形成する工程と、熱処理によりオー
ミック電極を形成する工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項４】高融点金属膜がタングステンを含むシリサ
イドからなることを特徴とする請求項３記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18257893A JPH0737906A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18257893A JPH0737906A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737906A true JPH0737906A (ja) | 1995-02-07 |
Family
ID=16120740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18257893A Pending JPH0737906A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737906A (ja) |
-
1993
- 1993-07-23 JP JP18257893A patent/JPH0737906A/ja active Pending
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