JPH07335894A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07335894A JPH07335894A JP6129998A JP12999894A JPH07335894A JP H07335894 A JPH07335894 A JP H07335894A JP 6129998 A JP6129998 A JP 6129998A JP 12999894 A JP12999894 A JP 12999894A JP H07335894 A JPH07335894 A JP H07335894A
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Abstract
(57)【要約】
【目的】 超薄膜ＳＯＩ構造のＣＭＯＳを構成する際、
ＥＳＤノイズのピーク電圧を低減することにより、ＥＳ
Ｄ保護回路のＥＳＤ耐圧を向上させてＥＳＤ保護回路の
性能を向上させることができるとともに、ＥＳＤ保護回
路に使用されるＭＯＳＦＥＴの内部電界を緩和してＥＳ
Ｄ保護回路自身の劣化を抑制することができる。 【構成】 絶縁層２上に形成され、周囲を絶縁層４，９
で囲われた半導体領域３において、第１導電型半導体領
域３と第２導電型半導体領域５，６とが接して形成さ
れ、該第２導電型半導体領域５，６が外部と入出力を行
う端子２３と内部回路４１に接続されてなることを特徴
とする半導体装置。
ＥＳＤノイズのピーク電圧を低減することにより、ＥＳ
Ｄ保護回路のＥＳＤ耐圧を向上させてＥＳＤ保護回路の
性能を向上させることができるとともに、ＥＳＤ保護回
路に使用されるＭＯＳＦＥＴの内部電界を緩和してＥＳ
Ｄ保護回路自身の劣化を抑制することができる。 【構成】 絶縁層２上に形成され、周囲を絶縁層４，９
で囲われた半導体領域３において、第１導電型半導体領
域３と第２導電型半導体領域５，６とが接して形成さ
れ、該第２導電型半導体領域５，６が外部と入出力を行
う端子２３と内部回路４１に接続されてなることを特徴
とする半導体装置。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、超薄膜ＳＯＩ構造におけるＥＳＤ（静電破壊）
保護素子の改良技術に適用することができ、特に、超薄
膜ＳＯＩ構造のＣＭＯＳを構成する際、ＥＳＤノイズの
ピーク電圧を低減することにより、ＥＳＤ保護回路のＥ
ＳＤ耐圧を向上させてＥＳＤ保護回路の性能を向上させ
ることができるとともに、ＥＳＤ保護回路に使用される
ＭＯＳＦＥＴの内部電界を緩和してＥＳＤ保護回路自身
の劣化を抑制することができる半導体装置に関する。
しくは、超薄膜ＳＯＩ構造におけるＥＳＤ（静電破壊）
保護素子の改良技術に適用することができ、特に、超薄
膜ＳＯＩ構造のＣＭＯＳを構成する際、ＥＳＤノイズの
ピーク電圧を低減することにより、ＥＳＤ保護回路のＥ
ＳＤ耐圧を向上させてＥＳＤ保護回路の性能を向上させ
ることができるとともに、ＥＳＤ保護回路に使用される
ＭＯＳＦＥＴの内部電界を緩和してＥＳＤ保護回路自身
の劣化を抑制することができる半導体装置に関する。
【０００２】
【従来の技術】図６は従来の半導体装置の構造を示す断
面図である。図示例は、超薄膜ＳＯＩ構造のＣＭＯＳイ
ンバータに適用する場合である。図６において、１００
１はＳｉ等の基板であり、１００２は基板１００１上に
形成された膜厚０．４μｍ程度のＳｉＯ2 等の埋め込み
絶縁膜であり、１００３は埋め込み絶縁膜１００２上に
形成され、かつ素子等が形成されるＳｉ膜であり、１０
０４はＳｉ膜１００３に形成された素子分離領域となる
膜厚２５０μｍ程度のＳｉＯ2 等のフィールド絶縁膜で
ある。
面図である。図示例は、超薄膜ＳＯＩ構造のＣＭＯＳイ
ンバータに適用する場合である。図６において、１００
１はＳｉ等の基板であり、１００２は基板１００１上に
形成された膜厚０．４μｍ程度のＳｉＯ2 等の埋め込み
絶縁膜であり、１００３は埋め込み絶縁膜１００２上に
形成され、かつ素子等が形成されるＳｉ膜であり、１０
０４はＳｉ膜１００３に形成された素子分離領域となる
膜厚２５０μｍ程度のＳｉＯ2 等のフィールド絶縁膜で
ある。
【０００３】次いで、１００５，１００６は各々Ｓｉ膜
１００３に形成されたｎ+ 型ソース／ドレイン拡散層、
ｐ+ 型ソース／ドレイン拡散層であり、１００７は対向
するソース／ドレイン拡散層１００５とソース／ドレイ
ン拡散層１００６間のＳｉ膜１００３上に形成されたＳ
ｉＯ2 等のゲート絶縁膜であり、１００８はゲート絶縁
膜１００７上に形成された膜厚４００μｍ程度のポリＳ
ｉ等のゲート電極である。
１００３に形成されたｎ+ 型ソース／ドレイン拡散層、
ｐ+ 型ソース／ドレイン拡散層であり、１００７は対向
するソース／ドレイン拡散層１００５とソース／ドレイ
ン拡散層１００６間のＳｉ膜１００３上に形成されたＳ
ｉＯ2 等のゲート絶縁膜であり、１００８はゲート絶縁
膜１００７上に形成された膜厚４００μｍ程度のポリＳ
ｉ等のゲート電極である。
【０００４】そして、１００９はｎ+ 型ソース／ドレイ
ン拡散層１００５、ｐ+ 型ソース／ドレイン拡散層１０
０６及びゲート電極１００８が各々露出された開口部１
０１０を有する膜厚５００μｍ程度のＰＳＧ，ＢＰＳ
Ｇ，ＳｉＯ2，Ｓｉ3Ｎ4等の層間絶縁膜であり、１０１
１は開口部１０１０内のソース／ドレイン拡散層１００
５，１００６及びゲート電極１００８とコンタクトする
ように形成されたＡｌ，ＴｉＮ，Ｗ等の配線層である。
ン拡散層１００５、ｐ+ 型ソース／ドレイン拡散層１０
０６及びゲート電極１００８が各々露出された開口部１
０１０を有する膜厚５００μｍ程度のＰＳＧ，ＢＰＳ
Ｇ，ＳｉＯ2，Ｓｉ3Ｎ4等の層間絶縁膜であり、１０１
１は開口部１０１０内のソース／ドレイン拡散層１００
５，１００６及びゲート電極１００８とコンタクトする
ように形成されたＡｌ，ＴｉＮ，Ｗ等の配線層である。
【０００５】この従来の超薄膜ＳＯＩ構造の半導体装置
は、ＣＭＯＳを構成するＮチャネル／Ｐチャネル各々の
ＭＯＳＦＥＴが、底面及び周囲を絶縁膜１００２，１０
０４，１００９にて完全に素子分離された構造で構成さ
れている。この従来の半導体装置は、図７に示す如く、
外部から入出力パッド１０２１を通じて侵入するＥＳＤ
ノイズから内部回路を保護するため、ＣＭＯＳバッファ
型ＥＳＤ保護回路１０２２を用いていた。
は、ＣＭＯＳを構成するＮチャネル／Ｐチャネル各々の
ＭＯＳＦＥＴが、底面及び周囲を絶縁膜１００２，１０
０４，１００９にて完全に素子分離された構造で構成さ
れている。この従来の半導体装置は、図７に示す如く、
外部から入出力パッド１０２１を通じて侵入するＥＳＤ
ノイズから内部回路を保護するため、ＣＭＯＳバッファ
型ＥＳＤ保護回路１０２２を用いていた。
【０００６】このＣＭＯＳバッファ型ＥＳＤ保護回路１
０２２は、バルクＣＭＯＳにおいて通常用いられてきた
ものであり、このＣＭＯＳバッファ型ＥＳＤ保護回路１
０２２については、特開昭５４−３０７８３号公報（特
公昭６１−３１１１号公報、登録ＮＯ．１３３４９６
４）で報告されている。ＣＭＯＳバッファ型ＥＳＤ保護
回路１０２２の構成は、入出力パッド１０２１からの信
号線１０２３をＮチャネルＭＯＳＦＥＴ１０２４のドレ
イン拡散層に繋ぐとともに、ＮチャネルＭＯＳＦＥＴ１
０２４のゲートとソースをＶｓｓ線１０２５に繋ぎ、同
時に入出力パッド１０２１からの信号線１０２３をＰチ
ャネルＭＯＳＦＥＴ１０２６のドレイン拡散層に繋ぐと
ともに、ＰチャネルＭＯＳＦＥＴ１０２６のゲートとソ
ースをＶｄｄ線１０２７に繋ぐものである。
０２２は、バルクＣＭＯＳにおいて通常用いられてきた
ものであり、このＣＭＯＳバッファ型ＥＳＤ保護回路１
０２２については、特開昭５４−３０７８３号公報（特
公昭６１−３１１１号公報、登録ＮＯ．１３３４９６
４）で報告されている。ＣＭＯＳバッファ型ＥＳＤ保護
回路１０２２の構成は、入出力パッド１０２１からの信
号線１０２３をＮチャネルＭＯＳＦＥＴ１０２４のドレ
イン拡散層に繋ぐとともに、ＮチャネルＭＯＳＦＥＴ１
０２４のゲートとソースをＶｓｓ線１０２５に繋ぎ、同
時に入出力パッド１０２１からの信号線１０２３をＰチ
ャネルＭＯＳＦＥＴ１０２６のドレイン拡散層に繋ぐと
ともに、ＰチャネルＭＯＳＦＥＴ１０２６のゲートとソ
ースをＶｄｄ線１０２７に繋ぐものである。
【０００７】このＥＳＤ保護回路１０２２によれば、通
常動作のＶｄｄ線１０２７〜Ｖｓｓ線１０２５間の電圧
範囲では、ＮチャネルＭＯＳＦＥＴ１０２４及びＰチャ
ネルＭＯＳＦＥＴ１０２６共にオフ状態になり、電流は
流れないようにすることができる。しかしながら、ＥＳ
Ｄノイズのように数１００Ｖものスパイクノイズが外部
からＣＭＯＳバッファ型ＥＳＤ保護回路１０２２に入っ
た時には、このＣＭＯＳバッファ型ＥＳＤ保護回路１０
２２を構成するＮチャネルＭＯＳＦＥＴ１０２４とＰチ
ャネルＭＯＳＦＥＴ１０２６を通してノイズ電荷をＶｓ
ｓ線１０２５またはＶｄｄ線１０２７に逃がすことがで
きる。
常動作のＶｄｄ線１０２７〜Ｖｓｓ線１０２５間の電圧
範囲では、ＮチャネルＭＯＳＦＥＴ１０２４及びＰチャ
ネルＭＯＳＦＥＴ１０２６共にオフ状態になり、電流は
流れないようにすることができる。しかしながら、ＥＳ
Ｄノイズのように数１００Ｖものスパイクノイズが外部
からＣＭＯＳバッファ型ＥＳＤ保護回路１０２２に入っ
た時には、このＣＭＯＳバッファ型ＥＳＤ保護回路１０
２２を構成するＮチャネルＭＯＳＦＥＴ１０２４とＰチ
ャネルＭＯＳＦＥＴ１０２６を通してノイズ電荷をＶｓ
ｓ線１０２５またはＶｄｄ線１０２７に逃がすことがで
きる。
【０００８】例えば、正のＥＳＤノイズがＣＭＯＳバッ
ファ型ＥＳＤ保護回路１０２２に印加された場合は、Ｐ
チャネルＭＯＳＦＥＴ１０２６側をオンすることによ
り、Ｖｄｄ線１０２７にノイズを逃がすことができ、ま
た、負のＥＳＤノイズが印加された場合は、Ｎチャネル
ＭＯＳＦＥＴ１０２４側をオンすることにより、Ｖｓｓ
線１０２５にノイズを逃がすことができる。
ファ型ＥＳＤ保護回路１０２２に印加された場合は、Ｐ
チャネルＭＯＳＦＥＴ１０２６側をオンすることによ
り、Ｖｄｄ線１０２７にノイズを逃がすことができ、ま
た、負のＥＳＤノイズが印加された場合は、Ｎチャネル
ＭＯＳＦＥＴ１０２４側をオンすることにより、Ｖｓｓ
線１０２５にノイズを逃がすことができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記し
たような従来の半導体装置では、チップの組立時等にＥ
ＳＤノイズが印加されるのには、必ずしもＮチャネルＭ
ＯＳＦＥＴ１０２４側のＶｓｓ線１０２５端子やＰチャ
ネルＭＯＳＦＥＴ１０２６側のＶｄｄ線１０２７端子が
接地された後である訳ではない。また、ＩＣを部品とし
て組み立てる時にも同様である。
たような従来の半導体装置では、チップの組立時等にＥ
ＳＤノイズが印加されるのには、必ずしもＮチャネルＭ
ＯＳＦＥＴ１０２４側のＶｓｓ線１０２５端子やＰチャ
ネルＭＯＳＦＥＴ１０２６側のＶｄｄ線１０２７端子が
接地された後である訳ではない。また、ＩＣを部品とし
て組み立てる時にも同様である。
【００１０】例えば、ＰチャネルＭＯＳＦＥＴ１０２６
がＶｄｄ線１０２７に接続されていない時に正のＥＳＤ
ノイズが印加された場合、ＰチャネルＭＯＳＦＥＴ１０
２６はフローティングであるため、ＮチャネルＭＯＳＦ
ＥＴ１０２４のソース／ドレイン間がパンチスルーする
電圧までは電流を流すことができない。また、Ｎチャネ
ルＭＯＳＦＥＴ１０２４がＶｓｓ線１０２５に接続され
ていない場合も、負のＥＳＤノイズに対しては、Ｐチャ
ネルＭＯＳＦＥＴ１０２６がパンチスルーするまではＥ
ＳＤ電荷を逃がすことができない。このため、ＣＭＯＳ
バッファ型ＥＳＤ保護回路１０２２自体のＥＳＤ耐圧が
低下してしまい、ＥＳＤ保護回路１０２２素子としての
性能を十分発揮し難いという問題があった。
がＶｄｄ線１０２７に接続されていない時に正のＥＳＤ
ノイズが印加された場合、ＰチャネルＭＯＳＦＥＴ１０
２６はフローティングであるため、ＮチャネルＭＯＳＦ
ＥＴ１０２４のソース／ドレイン間がパンチスルーする
電圧までは電流を流すことができない。また、Ｎチャネ
ルＭＯＳＦＥＴ１０２４がＶｓｓ線１０２５に接続され
ていない場合も、負のＥＳＤノイズに対しては、Ｐチャ
ネルＭＯＳＦＥＴ１０２６がパンチスルーするまではＥ
ＳＤ電荷を逃がすことができない。このため、ＣＭＯＳ
バッファ型ＥＳＤ保護回路１０２２自体のＥＳＤ耐圧が
低下してしまい、ＥＳＤ保護回路１０２２素子としての
性能を十分発揮し難いという問題があった。
【００１１】因みにバルクＣＭＯＳでは、このような問
題は生じない。何故なら、図８に示すように、バルクの
Ｓｉ基板１００１内に形成されたｎ型、ｐ型ウェル１０
３１の上にＮチャネル／ＰチャネルＭＯＳＦＥＴが形成
されているからである。仮に、ＰチャネルＭＯＳＦＥＴ
がフローティング状態で、正のＥＳＤノイズが印加され
たとしても、ＮチャネルＭＯＳＦＥＴのｎ+ 型ソース／
ドレイン拡散層１００５とｐ型ウェル１０３１間接合が
逆バイアスされ、ウェル１０３１に生じる空乏層容量
（Ｃ１）に電荷を吸収させることができる。あるいは、
ＰチャネルＭＯＳＦＥＴのｎ型ウェル１０３１とｎ型基
板１００１と間に形成される接合に生じる空乏層容量
（Ｃ２）にも電荷を吸収させることができる。通常、ウ
ェル容量は、十分大きいので、ＥＳＤノイズによる電荷
を吸収するには何ら差支えない。更には、ＰチャネルＭ
ＯＳＦＥＴのウェルコンタクトを介してＶｄｄ線１０２
７に電荷を吸収させることもできる。このように、バル
クＣＭＯＳでは、ウェル１０３１を介して種々の経路に
よりＥＳＤ電荷を逃がすことができる。
題は生じない。何故なら、図８に示すように、バルクの
Ｓｉ基板１００１内に形成されたｎ型、ｐ型ウェル１０
３１の上にＮチャネル／ＰチャネルＭＯＳＦＥＴが形成
されているからである。仮に、ＰチャネルＭＯＳＦＥＴ
がフローティング状態で、正のＥＳＤノイズが印加され
たとしても、ＮチャネルＭＯＳＦＥＴのｎ+ 型ソース／
ドレイン拡散層１００５とｐ型ウェル１０３１間接合が
逆バイアスされ、ウェル１０３１に生じる空乏層容量
（Ｃ１）に電荷を吸収させることができる。あるいは、
ＰチャネルＭＯＳＦＥＴのｎ型ウェル１０３１とｎ型基
板１００１と間に形成される接合に生じる空乏層容量
（Ｃ２）にも電荷を吸収させることができる。通常、ウ
ェル容量は、十分大きいので、ＥＳＤノイズによる電荷
を吸収するには何ら差支えない。更には、ＰチャネルＭ
ＯＳＦＥＴのウェルコンタクトを介してＶｄｄ線１０２
７に電荷を吸収させることもできる。このように、バル
クＣＭＯＳでは、ウェル１０３１を介して種々の経路に
よりＥＳＤ電荷を逃がすことができる。
【００１２】一方、超薄膜ＳＯＩ構造のＣＭＯＳバッフ
ァ型ＥＳＤ保護回路１０２２では、ウェルが形成されな
いので、上述のバルクのように、ウェル寄生容量やウェ
ルコンタクトを介したＶｓｓ／Ｖｄｄ経路への効果を期
待することができない。更に、超薄膜ＳＯＩ構造では、
特に、ＮチャネルＭＯＳＦＥＴ１０２４において寄生バ
イポーラ効果によるセルフラッチアップ電流が流れるた
め、条件によっては過電流が生じ易いため、ＣＭＯＳバ
ッファ型ＥＳＤ保護回路１０２２自体の劣化が生じてし
まうという恐れもあるという問題があった。
ァ型ＥＳＤ保護回路１０２２では、ウェルが形成されな
いので、上述のバルクのように、ウェル寄生容量やウェ
ルコンタクトを介したＶｓｓ／Ｖｄｄ経路への効果を期
待することができない。更に、超薄膜ＳＯＩ構造では、
特に、ＮチャネルＭＯＳＦＥＴ１０２４において寄生バ
イポーラ効果によるセルフラッチアップ電流が流れるた
め、条件によっては過電流が生じ易いため、ＣＭＯＳバ
ッファ型ＥＳＤ保護回路１０２２自体の劣化が生じてし
まうという恐れもあるという問題があった。
【００１３】また、正孔の移動度は、電子の移動度より
も小さいため、ＣＭＯＳバッファ型ＥＳＤ保護回路１０
２２のＰチャネルＭＯＳＦＥＴ１０２６を介してＥＳＤ
電荷を逃がす場合には、ＥＳＤノイズが印加される短時
間（数１０ｎｓと予想される）では、電荷を十分逃がし
きれなくなることがあるため、ＥＳＤ耐圧は、Ｐチャネ
ルＭＯＳＦＥＴ１０２６側フローティングよりＮチャネ
ルＭＯＳＦＥＴ１０２４側フローティングの方が低くな
る傾向があった。
も小さいため、ＣＭＯＳバッファ型ＥＳＤ保護回路１０
２２のＰチャネルＭＯＳＦＥＴ１０２６を介してＥＳＤ
電荷を逃がす場合には、ＥＳＤノイズが印加される短時
間（数１０ｎｓと予想される）では、電荷を十分逃がし
きれなくなることがあるため、ＥＳＤ耐圧は、Ｐチャネ
ルＭＯＳＦＥＴ１０２６側フローティングよりＮチャネ
ルＭＯＳＦＥＴ１０２４側フローティングの方が低くな
る傾向があった。
【００１４】そこで、本発明は、超薄膜ＳＯＩ構造のＣ
ＭＯＳを構成する際、ＥＳＤノイズのピーク電圧を低減
することにより、ＥＳＤ保護回路のＥＳＤ耐圧を向上さ
せてＥＳＤ保護回路の性能を向上させることができると
ともに、ＥＳＤ保護回路に使用されるＭＯＳＦＥＴの内
部電界を緩和してＥＳＤ保護回路自身の劣化を抑制する
ことができる半導体装置を提供することを目的とする。
ＭＯＳを構成する際、ＥＳＤノイズのピーク電圧を低減
することにより、ＥＳＤ保護回路のＥＳＤ耐圧を向上さ
せてＥＳＤ保護回路の性能を向上させることができると
ともに、ＥＳＤ保護回路に使用されるＭＯＳＦＥＴの内
部電界を緩和してＥＳＤ保護回路自身の劣化を抑制する
ことができる半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】請求項１記載の発明は、
絶縁層上に形成され、周囲を絶縁層で囲われた半導体領
域において、第１導電型半導体領域と第２導電型半導体
領域とが接して形成され、該第２導電型半導体領域が外
部と入出力を行う端子と内部回路に接続されてなること
を特徴とするものである。
絶縁層上に形成され、周囲を絶縁層で囲われた半導体領
域において、第１導電型半導体領域と第２導電型半導体
領域とが接して形成され、該第２導電型半導体領域が外
部と入出力を行う端子と内部回路に接続されてなること
を特徴とするものである。
【００１６】請求項２記載の発明は、絶縁層上に形成さ
れ、周囲を絶縁層で囲われた半導体領域において、第１
導電型半導体領域を挟んで２個の第２導電型半導体領域
が形成され、２個の該第２導電型半導体領域のうち片方
が外部と入出力を行う端子と内部回路に接続され、該第
２導電型半導体領域のもう片方が基準電圧線（Ｖｓｓ）
または電源電圧線（Ｖｄｄ）配線に接続されてなること
を特徴とするものである。
れ、周囲を絶縁層で囲われた半導体領域において、第１
導電型半導体領域を挟んで２個の第２導電型半導体領域
が形成され、２個の該第２導電型半導体領域のうち片方
が外部と入出力を行う端子と内部回路に接続され、該第
２導電型半導体領域のもう片方が基準電圧線（Ｖｓｓ）
または電源電圧線（Ｖｄｄ）配線に接続されてなること
を特徴とするものである。
【００１７】請求項３記載の発明は、絶縁層上に形成さ
れ、周囲を絶縁層で囲われた半導体領域に少なくとも１
個の電界効果形トランジスタが形成された半導体装置に
おいて、該トランジスタではゲート電極として機能する
マスクの下方に第１導電型半導体領域が形成され、該マ
スクを挟んで両側に該第１導電型半導体領域に隣接する
ように２個の第２導電型半導体領域が形成され、２個の
該第２導電型半導体領域のうち片方が外部との入出力を
行う端子と内部回路に接続され、該第２導電型半導体領
域のもう片方が基準電圧線（Ｖｓｓ）または電源電圧線
（Ｖｄｄ）配線に接続されてなるＥＳＤ保護回路を搭載
してなることを特徴とするものである。
れ、周囲を絶縁層で囲われた半導体領域に少なくとも１
個の電界効果形トランジスタが形成された半導体装置に
おいて、該トランジスタではゲート電極として機能する
マスクの下方に第１導電型半導体領域が形成され、該マ
スクを挟んで両側に該第１導電型半導体領域に隣接する
ように２個の第２導電型半導体領域が形成され、２個の
該第２導電型半導体領域のうち片方が外部との入出力を
行う端子と内部回路に接続され、該第２導電型半導体領
域のもう片方が基準電圧線（Ｖｓｓ）または電源電圧線
（Ｖｄｄ）配線に接続されてなるＥＳＤ保護回路を搭載
してなることを特徴とするものである。
【００１８】請求項４記載の発明は、電界効果形トラン
ジスタが形成された半導体装置において、該トランジス
タではゲート電極として機能するマスクの下方に第１導
電型半導体領域が形成され、該マスクを挟んで両側に該
第１導電型半導体領域に隣接するように２個の第２導電
型半導体領域が形成され、２個の該第２導電型半導体領
域のうち片方が外部との入出力を行う端子と内部回路に
接続され、該第２導電型半導体領域のもう片方がフロー
ティングで形成してなるＥＳＤ保護回路を搭載してなる
ことを特徴とするものである。
ジスタが形成された半導体装置において、該トランジス
タではゲート電極として機能するマスクの下方に第１導
電型半導体領域が形成され、該マスクを挟んで両側に該
第１導電型半導体領域に隣接するように２個の第２導電
型半導体領域が形成され、２個の該第２導電型半導体領
域のうち片方が外部との入出力を行う端子と内部回路に
接続され、該第２導電型半導体領域のもう片方がフロー
ティングで形成してなるＥＳＤ保護回路を搭載してなる
ことを特徴とするものである。
【００１９】請求項５記載の発明は、上記請求項１乃至
４記載の発明において、ＣＭＯＳバッファ型ＥＳＤ保護
回路が併設され、かつ前記入出力端子に繋がる前記第２
導電型半導体領域上のコンタクトホールは、前記ＣＭＯ
Ｓバッファ型ＥＳＤ保護回路よりも前記入出力端子側に
形成されてなることを特徴とするものである。
４記載の発明において、ＣＭＯＳバッファ型ＥＳＤ保護
回路が併設され、かつ前記入出力端子に繋がる前記第２
導電型半導体領域上のコンタクトホールは、前記ＣＭＯ
Ｓバッファ型ＥＳＤ保護回路よりも前記入出力端子側に
形成されてなることを特徴とするものである。
【００２０】
【作用】本発明では、後述する実施例の図１〜３に示す
如く、ＭＯＳＦＥＴ２１，２２のソース／ドレイン拡散
層５，６の側面の接合をダイオードとして利用し、導電
型が互いに逆向きになるように直列接続したｐｎ接合を
形成することにより、ｎｐｎダイオード２７及びｐｎｐ
ダイオード２８を形成し、このダイオード２７，２８の
片方の拡散層５，６を入出力パッド２３と内部回路４１
に接続するように構成する。
如く、ＭＯＳＦＥＴ２１，２２のソース／ドレイン拡散
層５，６の側面の接合をダイオードとして利用し、導電
型が互いに逆向きになるように直列接続したｐｎ接合を
形成することにより、ｎｐｎダイオード２７及びｐｎｐ
ダイオード２８を形成し、このダイオード２７，２８の
片方の拡散層５，６を入出力パッド２３と内部回路４１
に接続するように構成する。
【００２１】このため、ＮチャネルＭＯＳＦＥＴ２１及
びＰチャネルＭＯＳＦＥＴ２２共にＯＮされていない状
態においても、ＥＳＤノイズによる電荷を、ソース／ド
レイン拡散層５，６が作るダイオード２７，２８部の容
量に吸収することができる他、ＮチャネルＭＯＳＦＥＴ
２１またはＰチャネルＭＯＳＦＥＴ２２がＯＮする動作
状態においても、ダイオード２７，２８部のソース／ド
レイン拡散層５，６容量によりＥＳＤノイズ波形を鈍ら
せて、ピーク電圧を低減させることができるため、内部
回路４１のＥＳＤ耐性を高めることができる。
びＰチャネルＭＯＳＦＥＴ２２共にＯＮされていない状
態においても、ＥＳＤノイズによる電荷を、ソース／ド
レイン拡散層５，６が作るダイオード２７，２８部の容
量に吸収することができる他、ＮチャネルＭＯＳＦＥＴ
２１またはＰチャネルＭＯＳＦＥＴ２２がＯＮする動作
状態においても、ダイオード２７，２８部のソース／ド
レイン拡散層５，６容量によりＥＳＤノイズ波形を鈍ら
せて、ピーク電圧を低減させることができるため、内部
回路４１のＥＳＤ耐性を高めることができる。
【００２２】しかも、ＥＳＤノイズのピーク電圧を低減
することができるため、ＣＭＯＳバッファ型ＥＳＤ保護
回路３１に使われるＭＯＳＦＥＴの内部電界を緩和する
ことができ、ＣＭＯＳバッファ型ＥＳＤ保護回路３１自
身の劣化を防止することができる。また、ＰチャネルＭ
ＯＳＦＥＴ２２の正孔キャリア移動度を小さくすること
ができるため、ＥＳＤ電荷の逃げる速度が遅い場合で
も、このダイオード２７，２８部のソース／ドレイン拡
散層５，６容量が電荷を吸収することができるので、内
部回路４１を保護することができる。更に、このダイオ
ード２７，２８部のソース／ドレイン拡散層５，６容量
は、通常のＣＭＯＳプロセスを変更することなく形成す
ることができるため、特別なプロセスを追加しないで済
ませることができる。
することができるため、ＣＭＯＳバッファ型ＥＳＤ保護
回路３１に使われるＭＯＳＦＥＴの内部電界を緩和する
ことができ、ＣＭＯＳバッファ型ＥＳＤ保護回路３１自
身の劣化を防止することができる。また、ＰチャネルＭ
ＯＳＦＥＴ２２の正孔キャリア移動度を小さくすること
ができるため、ＥＳＤ電荷の逃げる速度が遅い場合で
も、このダイオード２７，２８部のソース／ドレイン拡
散層５，６容量が電荷を吸収することができるので、内
部回路４１を保護することができる。更に、このダイオ
ード２７，２８部のソース／ドレイン拡散層５，６容量
は、通常のＣＭＯＳプロセスを変更することなく形成す
ることができるため、特別なプロセスを追加しないで済
ませることができる。
【００２３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明に係る一実施例の半導体装置の構造
を示す断面図、図２は図１に示す半導体装置の回路構成
を示す等価回路図、図３は図１に示す半導体装置の構造
を示す平面図である。図示例は、超薄膜ＳＯＩ構造のＣ
ＭＯＳインバータに適用する場合である。図１〜３にお
いて、１はＳｉ等の基板であり、２は基板１上に形成さ
れた膜厚０．４μｍ程度のＳｉＯ2 等の埋め込み絶縁膜
であり、３は埋め込み絶縁膜２上に形成され、かつ素子
等が形成されるＳｉ膜であり、４はＳｉ膜３に形成され
た素子分離領域となる膜厚２５０μｍ程度のＳｉＯ2 等
のフィールド絶縁膜である。
する。図１は本発明に係る一実施例の半導体装置の構造
を示す断面図、図２は図１に示す半導体装置の回路構成
を示す等価回路図、図３は図１に示す半導体装置の構造
を示す平面図である。図示例は、超薄膜ＳＯＩ構造のＣ
ＭＯＳインバータに適用する場合である。図１〜３にお
いて、１はＳｉ等の基板であり、２は基板１上に形成さ
れた膜厚０．４μｍ程度のＳｉＯ2 等の埋め込み絶縁膜
であり、３は埋め込み絶縁膜２上に形成され、かつ素子
等が形成されるＳｉ膜であり、４はＳｉ膜３に形成され
た素子分離領域となる膜厚２５０μｍ程度のＳｉＯ2 等
のフィールド絶縁膜である。
【００２４】次に、５，６は各々Ｓｉ膜１００３に形成
されたｎ+ 型ソース／ドレイン拡散層、ｐ+ 型ソース／
ドレイン拡散層であり、７は対向するソース／ドレイン
拡散層５間及びソース／ドレイン拡散層６間のＳｉ膜３
上に形成されたＳｉＯ2 等のゲート絶縁膜であり、８は
ゲート絶縁膜７上に形成された膜厚４００μｍ程度のポ
リＳｉ等のゲート電極である。そして、９はｎ+ 型ソー
ス／ドレイン拡散層、ｐ+ 型ソース／ドレイン拡散層及
びゲート電極８が各々露出された開口部１０を有する膜
厚５００μｍ程度のＰＳＧ等の層間絶縁膜であり、１１
は開口部１０内のソース／ドレイン拡散層５、ソース／
ドレイン拡散層６及びゲート電極８とコンタクトするよ
うに形成されたＡｌ等の配線層である。
されたｎ+ 型ソース／ドレイン拡散層、ｐ+ 型ソース／
ドレイン拡散層であり、７は対向するソース／ドレイン
拡散層５間及びソース／ドレイン拡散層６間のＳｉ膜３
上に形成されたＳｉＯ2 等のゲート絶縁膜であり、８は
ゲート絶縁膜７上に形成された膜厚４００μｍ程度のポ
リＳｉ等のゲート電極である。そして、９はｎ+ 型ソー
ス／ドレイン拡散層、ｐ+ 型ソース／ドレイン拡散層及
びゲート電極８が各々露出された開口部１０を有する膜
厚５００μｍ程度のＰＳＧ等の層間絶縁膜であり、１１
は開口部１０内のソース／ドレイン拡散層５、ソース／
ドレイン拡散層６及びゲート電極８とコンタクトするよ
うに形成されたＡｌ等の配線層である。
【００２５】本実施例では、ＣＭＯＳを構成するＮチャ
ネルＭＯＳＦＥＴ２１及びＰチャネルＭＯＳＦＥＴ２２
が、従来と同様底面及び周囲を絶縁膜２，４，９にて完
全に素子分離された構造で構成されている。そして、図
２に示す如く、外部から入出力パッド２３を通じて侵入
するＥＳＤノイズから内部回路４１を保護するため、Ｃ
ＭＯＳバッファ型ＥＳＤ保護回路３１を形成している。
ネルＭＯＳＦＥＴ２１及びＰチャネルＭＯＳＦＥＴ２２
が、従来と同様底面及び周囲を絶縁膜２，４，９にて完
全に素子分離された構造で構成されている。そして、図
２に示す如く、外部から入出力パッド２３を通じて侵入
するＥＳＤノイズから内部回路４１を保護するため、Ｃ
ＭＯＳバッファ型ＥＳＤ保護回路３１を形成している。
【００２６】このＣＭＯＳバッファ型ＥＳＤ保護回路３
１の構成は、従来と同様、入出力パッド２３からの信号
線２４をＮチャネルＭＯＳＦＥＴ２１のドレイン拡散層
に繋ぐとともに、ＮチャネルＭＯＳＦＥＴ２１のゲート
とソースをＶｓｓ線２５に繋ぎ、同時に入出力パッド２
３からの信号線２４をＰチャネルＭＯＳＦＥＴ２２のド
レイン拡散層に繋ぐとともに、ＰチャネルＭＯＳＦＥＴ
２２のゲートとソースをＶｄｄ線２６に繋ぐものであ
る。
１の構成は、従来と同様、入出力パッド２３からの信号
線２４をＮチャネルＭＯＳＦＥＴ２１のドレイン拡散層
に繋ぐとともに、ＮチャネルＭＯＳＦＥＴ２１のゲート
とソースをＶｓｓ線２５に繋ぎ、同時に入出力パッド２
３からの信号線２４をＰチャネルＭＯＳＦＥＴ２２のド
レイン拡散層に繋ぐとともに、ＰチャネルＭＯＳＦＥＴ
２２のゲートとソースをＶｄｄ線２６に繋ぐものであ
る。
【００２７】本実施例では、更にＭＯＳＦＥＴ２１，２
２を形成するプロセスを利用することにより、導電型が
互いに逆向きに直列接続したＰＮ接合を、ＭＯＳＦＥＴ
２１，２２のソース／ドレイン拡散層５，６により形成
することにより、ｎｐｎダイオード２７及びｐｎｐダイ
オード２８を形成する。このダイオード２７，２８のソ
ース／ドレイン拡散層５，６の片方を入出力パッド２３
と内部回路４１に繋ぎ、他方をｎｐｎダイオード２７で
は、Ｖｓｓ線２５に繋ぎ、ｐｎｐダイオード２８では、
Ｖｄｄ線２６に繋ぐ。
２を形成するプロセスを利用することにより、導電型が
互いに逆向きに直列接続したＰＮ接合を、ＭＯＳＦＥＴ
２１，２２のソース／ドレイン拡散層５，６により形成
することにより、ｎｐｎダイオード２７及びｐｎｐダイ
オード２８を形成する。このダイオード２７，２８のソ
ース／ドレイン拡散層５，６の片方を入出力パッド２３
と内部回路４１に繋ぎ、他方をｎｐｎダイオード２７で
は、Ｖｓｓ線２５に繋ぎ、ｐｎｐダイオード２８では、
Ｖｄｄ線２６に繋ぐ。
【００２８】このようなＰＮ接合ダイオード２７，２８
を必要に応じてＮチャネルＭＯＳＦＥＴ２１側のみに配
置するか、あるいはＰチャネルＭＯＳＦＥＴ２２側のみ
に配置するか、若しくはＮチャネルＭＯＳＦＥＴ２１と
ＰチャネルＭＯＳＦＥＴ２２の両側に配置する。本実施
例では、ＥＳＤノイズの正負に応じて、ノイズが印加さ
れると、ダイオード２７，２８の片方の接合は、順方向
にバイアスされ、他方の接合は、逆方向にバイアスされ
る。この逆方向にバイアスされた接合のチャネル部に
は、空乏層が広がり、この空乏層容量がＥＳＤ電荷を吸
収する。
を必要に応じてＮチャネルＭＯＳＦＥＴ２１側のみに配
置するか、あるいはＰチャネルＭＯＳＦＥＴ２２側のみ
に配置するか、若しくはＮチャネルＭＯＳＦＥＴ２１と
ＰチャネルＭＯＳＦＥＴ２２の両側に配置する。本実施
例では、ＥＳＤノイズの正負に応じて、ノイズが印加さ
れると、ダイオード２７，２８の片方の接合は、順方向
にバイアスされ、他方の接合は、逆方向にバイアスされ
る。この逆方向にバイアスされた接合のチャネル部に
は、空乏層が広がり、この空乏層容量がＥＳＤ電荷を吸
収する。
【００２９】なお、この時、Ｖｓｓ線２５及びＶｄｄ線
２６の引き出しは、ＣＭＯＳバッファ回路のＭＯＳＦＥ
Ｔ２１，２２のソース／ドレイン拡散層と共用するよう
に構成してもよいし、別途に設けてもよい。また、ダイ
オード２７，２８部のゲート電極８は、ＰＮ接合ダイオ
ード１７，１８を形成するため、配線層１１には接続せ
ずにフローティングにしておけばよい。謂わばゲート電
極８は、イオン注入用のマスクとして用いる。このマス
クとなるゲート電極８のゲート長は、ＣＭＯＳバッファ
型ＥＳＤ回路３１のＭＯＳＦＥＴに用いるゲート長より
長くしても構わない。
２６の引き出しは、ＣＭＯＳバッファ回路のＭＯＳＦＥ
Ｔ２１，２２のソース／ドレイン拡散層と共用するよう
に構成してもよいし、別途に設けてもよい。また、ダイ
オード２７，２８部のゲート電極８は、ＰＮ接合ダイオ
ード１７，１８を形成するため、配線層１１には接続せ
ずにフローティングにしておけばよい。謂わばゲート電
極８は、イオン注入用のマスクとして用いる。このマス
クとなるゲート電極８のゲート長は、ＣＭＯＳバッファ
型ＥＳＤ回路３１のＭＯＳＦＥＴに用いるゲート長より
長くしても構わない。
【００３０】このように、本実施例では、ＭＯＳＦＥＴ
２１，２２のソース／ドレイン拡散層５，６の側面の接
合をダイオードとして利用し、導電型が互いに逆向きに
なるように直列接続したｐｎ接合を形成することによ
り、ｎｐｎダイオード２７及びｐｎｐダイオード２８を
形成し、このダイオード２７，２８の片方の拡散層５，
６を入出力パッド２３と内部回路４１に接続するように
構成している。
２１，２２のソース／ドレイン拡散層５，６の側面の接
合をダイオードとして利用し、導電型が互いに逆向きに
なるように直列接続したｐｎ接合を形成することによ
り、ｎｐｎダイオード２７及びｐｎｐダイオード２８を
形成し、このダイオード２７，２８の片方の拡散層５，
６を入出力パッド２３と内部回路４１に接続するように
構成している。
【００３１】このため、ＮチャネルＭＯＳＦＥＴ２１及
びＰチャネルＭＯＳＦＥＴ２２共にＯＮされていない状
態においても、ＥＳＤノイズによる電荷を、ダイオード
２７，２８部のソース／ドレイン拡散層５，６容量に吸
収することができる他、ＮチャネルＭＯＳＦＥＴ２１ま
たはＰチャネルＭＯＳＦＥＴ２２がＯＮする動作状態に
おいても、ダイオード２７，２８部のソース／ドレイン
拡散層５，６容量によりＥＳＤノイズ波形を鈍らせて、
ピーク電圧を低減させることができるため、内部回路４
１のＥＳＤ耐性を高めることができる。
びＰチャネルＭＯＳＦＥＴ２２共にＯＮされていない状
態においても、ＥＳＤノイズによる電荷を、ダイオード
２７，２８部のソース／ドレイン拡散層５，６容量に吸
収することができる他、ＮチャネルＭＯＳＦＥＴ２１ま
たはＰチャネルＭＯＳＦＥＴ２２がＯＮする動作状態に
おいても、ダイオード２７，２８部のソース／ドレイン
拡散層５，６容量によりＥＳＤノイズ波形を鈍らせて、
ピーク電圧を低減させることができるため、内部回路４
１のＥＳＤ耐性を高めることができる。
【００３２】しかも、ＥＳＤノイズのピーク電圧を低減
することができるため、ＣＭＯＳバッファ型ＥＳＤ保護
回路３１に使われるＭＯＳＦＥＴの内部電界を緩和する
ことができ、ＣＭＯＳバッファ型ＥＳＤ保護回路３１自
身の劣化を防止することができる。また、ＰチャネルＭ
ＯＳＦＥＴ２２の正孔キャリア移動度を小さくすること
ができるため、ＥＳＤ電荷の逃げる速度が遅い場合で
も、このダイオード２７，２８部のソース／ドレイン拡
散層５，６容量が電荷を吸収することができるので、内
部回路４１を保護することができる。
することができるため、ＣＭＯＳバッファ型ＥＳＤ保護
回路３１に使われるＭＯＳＦＥＴの内部電界を緩和する
ことができ、ＣＭＯＳバッファ型ＥＳＤ保護回路３１自
身の劣化を防止することができる。また、ＰチャネルＭ
ＯＳＦＥＴ２２の正孔キャリア移動度を小さくすること
ができるため、ＥＳＤ電荷の逃げる速度が遅い場合で
も、このダイオード２７，２８部のソース／ドレイン拡
散層５，６容量が電荷を吸収することができるので、内
部回路４１を保護することができる。
【００３３】更に、このダイオード２７，２８部のソー
ス／ドレイン拡散層５，６容量は、通常のＣＭＯＳプロ
セスを変更することなく形成することができるため、特
別なプロセスを追加しないで済ませることができる。な
お、上記実施例では、ダイオード２７，２８部のマスク
となるゲート電極８の下方にｐ又はｎ型のＳｉ膜３を形
成し、このゲート電極８を挟んで両側にｐ又はｎ型のＳ
ｉ膜３に隣接するようにｎ又はｐ型の拡散層５，６を形
成し、拡散層５，６の片方を外部との入出力を行う端子
２３と内部回路４１に接続し、拡散層５，６のもう片方
をＶｓｓ又はＶｄｄ配線２５，２６に接続してなる保護
回路を搭載してなる構成について説明したが、本発明に
おいては、図４に示す如くトランジスタではゲート電極
として機能するダイオード２７，２８部のマスクとなる
ゲート電極８の下方にｐ又はｎ型のＳｉ膜３を形成し、
ゲート電極８を挟んで両側にｐ又はｎ型のＳｉ膜３に隣
接するようにｎ又はｐ型の拡散層５，６を形成し、拡散
層５，６の片方を外部との入出力を行う端子２３と内部
回路４１に接続し、拡散層５，６のもう片方をフローテ
ィングで形成してなる保護回路を搭載してなるように構
成してもよい。
ス／ドレイン拡散層５，６容量は、通常のＣＭＯＳプロ
セスを変更することなく形成することができるため、特
別なプロセスを追加しないで済ませることができる。な
お、上記実施例では、ダイオード２７，２８部のマスク
となるゲート電極８の下方にｐ又はｎ型のＳｉ膜３を形
成し、このゲート電極８を挟んで両側にｐ又はｎ型のＳ
ｉ膜３に隣接するようにｎ又はｐ型の拡散層５，６を形
成し、拡散層５，６の片方を外部との入出力を行う端子
２３と内部回路４１に接続し、拡散層５，６のもう片方
をＶｓｓ又はＶｄｄ配線２５，２６に接続してなる保護
回路を搭載してなる構成について説明したが、本発明に
おいては、図４に示す如くトランジスタではゲート電極
として機能するダイオード２７，２８部のマスクとなる
ゲート電極８の下方にｐ又はｎ型のＳｉ膜３を形成し、
ゲート電極８を挟んで両側にｐ又はｎ型のＳｉ膜３に隣
接するようにｎ又はｐ型の拡散層５，６を形成し、拡散
層５，６の片方を外部との入出力を行う端子２３と内部
回路４１に接続し、拡散層５，６のもう片方をフローテ
ィングで形成してなる保護回路を搭載してなるように構
成してもよい。
【００３４】この場合、上記実施例と同様の効果を得る
ことができる他、ゲート電極８を挟んだ２個のソース／
ドレイン拡散層５，６のうち一方を入出力パッド２３に
接続するが、他方はフローティング状態（オープン）に
しておくため、ＥＳＤノイズが印加されると、ソース／
ドレイン拡散層５，６の片方の空乏層容量が、埋め込み
絶縁層容量と直列に接続されて電荷を蓄えることができ
る。また、本発明においては、図５に示す如く、２個の
ソース／ドレイン拡散層５，６の両方共入出力パッド２
３に接続して構成してもよく、この場合も上記実施例と
同様の効果を得ることができる他、ＥＳＤノイズは、Ｐ
Ｎ接合容量と埋め込み絶縁膜容量との直列容量に蓄積す
ることができる。
ことができる他、ゲート電極８を挟んだ２個のソース／
ドレイン拡散層５，６のうち一方を入出力パッド２３に
接続するが、他方はフローティング状態（オープン）に
しておくため、ＥＳＤノイズが印加されると、ソース／
ドレイン拡散層５，６の片方の空乏層容量が、埋め込み
絶縁層容量と直列に接続されて電荷を蓄えることができ
る。また、本発明においては、図５に示す如く、２個の
ソース／ドレイン拡散層５，６の両方共入出力パッド２
３に接続して構成してもよく、この場合も上記実施例と
同様の効果を得ることができる他、ＥＳＤノイズは、Ｐ
Ｎ接合容量と埋め込み絶縁膜容量との直列容量に蓄積す
ることができる。
【００３５】
【発明の効果】本発明によれば、超薄膜ＳＯＩ構造のＣ
ＭＯＳを構成する際、ＥＳＤノイズのピーク電圧を低減
することにより、ＥＳＤ保護回路のＥＳＤ耐圧を向上さ
せてＥＳＤ保護回路の性能を向上させることができると
ともに、ＥＳＤ保護回路に使用されるＭＯＳＦＥＴの内
部電界を緩和してＥＳＤ保護回路自身の劣化を抑制する
ことができるという効果がある。
ＭＯＳを構成する際、ＥＳＤノイズのピーク電圧を低減
することにより、ＥＳＤ保護回路のＥＳＤ耐圧を向上さ
せてＥＳＤ保護回路の性能を向上させることができると
ともに、ＥＳＤ保護回路に使用されるＭＯＳＦＥＴの内
部電界を緩和してＥＳＤ保護回路自身の劣化を抑制する
ことができるという効果がある。
【図１】本発明に係る一実施例の半導体装置の構造を示
す断面図である。
す断面図である。
【図２】図１に示す半導体装置の回路構成を示す等価回
路図である。
路図である。
【図３】図１に示す半導体装置の構造を示す平面図であ
る。
る。
【図４】本発明に適用できる半導体装置の構造を示す断
面図である。
面図である。
【図５】本発明に適用できる半導体装置の構造を示す断
面図である。
面図である。
【図６】従来の半導体装置の構造を示す断面図である。
【図７】従来のＣＭＯＳバッファ型ＥＳＤ保護回路の構
成を示す回路図である。
成を示す回路図である。
【図８】従来の半導体装置の構造を示す断面図である。
１ 基板 ２ 埋め込み絶縁膜 ３ Ｓｉ膜 ４ フィールド絶縁膜 ５，６ ソース／ドレイン拡散層 ７ ゲート絶縁膜 ８ ゲート電極 ９ 層間絶縁膜 １０ 開口部 １１ 配線層 ２１ ＮチャネルＭＯＳＦＥＴ ２２ ＰチャネルＭＯＳＦＥＴ ２３ 入出力パッド ２４ 信号線 ２５ Ｖｓｓ線 ２６ Ｖｄｄ線 ２７ ｎｐｎダイオード ２８ ｐｎｐダイオード ３１ ＣＭＯＳバッファ型ＥＳＤ保護回路 ４１ 内部回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 27/08 ３３１ Ｅ 29/78 Ｈ０１Ｌ 27/08 ３２１ Ｈ 29/78 ３０１ Ｋ 9056−4Ｍ ３１１ Ｃ
Claims (5)
- 【請求項１】絶縁層（２）上に形成され、周囲を絶縁層
（４，９）で囲われた半導体領域（３）において、第１
導電型半導体領域（３）と第２導電型半導体領域（５，
６）とが接して形成され、該第２導電型半導体領域
（５，６）が外部と入出力を行う端子（２３）と内部回
路（４１）に接続されてなることを特徴とする半導体装
置。 - 【請求項２】絶縁層（２）上に形成され、周囲を絶縁層
（４，９）で囲われた半導体領域（３）において、第１
導電型半導体領域（３）を挟んで２個の第２導電型半導
体領域（５，６）が形成され、２個の該第２導電型半導
体領域（５，６）のうち片方が外部と入出力を行う端子
（２３）と内部回路（２５，２６）に接続され、該第２
導電型半導体領域（５，６）のもう片方が基準電圧線
（Ｖｓｓ）または電源電圧線（Ｖｄｄ）配線（２５，２
６）に接続されてなることを特徴とする半導体装置。 - 【請求項３】絶縁層（２）上に形成され、周囲を絶縁層
（４，９）で囲われた半導体領域（３）に少なくとも１
個の電界効果形トランジスタが形成された半導体装置に
おいて、該トランジスタではゲート電極として機能する
マスク（８）の下方に第１導電型半導体領域（３）が形
成され、該マスク（８）を挟んで両側に該第１導電型半
導体領域（３）に隣接するように２個の第２導電型半導
体領域（５，６）が形成され、２個の該第２導電型半導
体領域（５，６）のうち片方が外部との入出力を行う端
子（２３）と内部回路（４１）に接続され、該第２導電
型半導体領域（５，６）のもう片方が基準電圧線（Ｖｓ
ｓ）または電源電圧線（Ｖｄｄ）配線（２５，２６）に
接続されてなるＥＳＤ（静電破壊）保護回路を搭載して
なることを特徴とする半導体装置。 - 【請求項４】電界効果形トランジスタが形成された半導
体装置において、該トランジスタではゲート電極として
機能するマスク（８）の下方に第１導電型半導体領域
（３）が形成され、該マスク（８）を挟んで両側に該第
１導電型半導体領域（３）に隣接するように２個の第２
導電型半導体領域（５，６）が形成され、２個の該第２
導電型半導体領域（５，６）のうち片方が外部との入出
力を行う端子（２３）と内部回路（４１）に接続され、
該第２導電型半導体領域（５，６）のもう片方がフロー
ティングで形成してなるＥＳＤ（静電破壊）保護回路
（３１）を搭載してなることを特徴とする半導体装置。 - 【請求項５】ＣＭＯＳバッファ型ＥＳＤ保護回路（３
１）が併設され、かつ前記入出力端子（２３）に繋がる
前記第２導電型半導体領域（５，６）上のコンタクトホ
ール（１０）は、前記ＣＭＯＳバッファ型ＥＳＤ保護回
路（３１）よりも前記入出力端子（２３）側に形成され
てなることを特徴とする請求項１乃至４記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12999894A JP3447372B2 (ja) | 1994-06-13 | 1994-06-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12999894A JP3447372B2 (ja) | 1994-06-13 | 1994-06-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335894A true JPH07335894A (ja) | 1995-12-22 |
| JP3447372B2 JP3447372B2 (ja) | 2003-09-16 |
Family
ID=15023623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12999894A Expired - Fee Related JP3447372B2 (ja) | 1994-06-13 | 1994-06-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447372B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2746963A1 (fr) * | 1996-03-29 | 1997-10-03 | Mitsubishi Electric Corp | Circuit de protection d'entree/sortie ayant une structure silicium sur isolant |
| JPH09293832A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 半導体装置 |
| US5784235A (en) * | 1995-06-02 | 1998-07-21 | Nippon Telegraph And Telephone Corporation | Semiconductor IC device including ESD protection circuit |
| KR100296106B1 (ko) * | 1999-06-01 | 2001-07-12 | 김영환 | 입력보호부의 레이 아웃 구조 |
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