JPH07325759A

JPH07325759A - キャッシュ制御方式

Info

Publication number: JPH07325759A
Application number: JP6119117A
Authority: JP
Inventors: Takumi Yamazaki; 琢己山崎
Original assignee: NEC Ibaraki Ltd
Current assignee: NEC Ibaraki Ltd
Priority date: 1994-05-31
Filing date: 1994-05-31
Publication date: 1995-12-12

Abstract

(57)【要約】【目的】キャッシュメモリに対する書込みと競合するこ
となく、キャッシュ索引を支障なく行うことのできるキ
ャッシュ制御方式を提供する。【構成】本発明は、アドレスレジスタ１、キャッシュア
ドレスレジスタ２、アドレス選択回路３、キャッシュデ
ィレクトリ書込み回路４、キャッシュディレクトリ５、
ヒット検出回路６、ブロックデータ・レジスタ７、キャ
ッシュメモリ書込み回路８、キャッシュメモリ９、デー
タ選択回路１０および制御回路１１により構成されてお
り、新たなリード要求がＣＰＵより送られてくると、キ
ャッシュ索引が行われ、キャッシュミスヒットの場合に
はブロックリードによるデータ転送待ち時間に、ブロッ
クデータ・レジスタ７に保持されているブロックデータ
がキャッシュメモリ９に書込まれ、キャッシュディレク
トリ５の選択ビット（Ｓ）が更新される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュ制御方式に関
し、特にキャッシュミスヒットによるブロック取り出し
後において、ヒット／ミスヒットの判定ならびに当該プ
ロックの格納制御を行うキャッシュ制御方式に関する。

【０００２】

【従来の技術】従来の、この種のキャッシュ制御方式
は、図２に示されるように、アドレスレジスタ１２と、
ブロックアドレス・レジスタ１３と、キャッシュディレ
クトリ書込み回路１４と、ブロックヒット検出回路１５
と、キャッシュディレクトリ１６と、ヒット検出回路１
７と、制御回路１８と、ブロックデータ・レジスタ１９
と、キャッシュメモリ書込み回路２０と、キャッシュメ
モリ２１と、データ選択回路２２とを備えて構成されて
いる。

【０００３】図２において、中央処理装置（図示されな
い、以下、ＣＰＵと云う）から出力される主記憶リード
要求（以下、リード要求と云う）は、コマンド入力線１
１９を介して制御回路１８に入力され、同時に、ＣＰＵ
よりアドレス入力線１１５を介してアドレスレジスタ１
２に入力され、アドレスレジスタ１２にセットされたア
ドレスの下位（セットアドレス）１１７が、キャッシュ
の索引アドレスとして、キャッシュディレクトリ１６お
よびキャッシュメモリ２１に出力される。そして、キャ
ッシュディレクトリ１６から出力された有効ビットおよ
びブロックのアドレス情報（キーアドレス）と、アドレ
スレジスタ１２にセットされたアドレスの上位（キーア
ドレス）１１６とにより、キャッシュメモリ２１には、
該当データが存在する（キャッシュヒット）か否（キャ
ッシュミスヒット）ががヒット検出回路１７において判
定され、制御回路１８にその判定結果が出力される。こ
の判定結果がキャッシュヒットであれば、キャッシュメ
モリ２１から読み出された所望データは、データ選択回
路２２を介してＣＰＵに送出される。

【０００４】一方、判定結果がキャッシュミスヒットで
あれば、制御回路１８から主記憶（図示されない）に対
して、該当ブロックのリード要求（以下、ブロックリー
ドと云う）が、コマンド出力線１２２を介して出力され
る。そして、主記憶から該当ブロックが転送されてくる
と、データ選択回路２２を介して所望のデータがＣＰＵ
に送出される。一般に、１ブロックは数ワードのデータ
により構成されており、主記憶からは、ワード単位で１
ブロック分のデータが順次転送されてくる。主記憶から
転送されてくるデータは、キャッシュメモリ書込み回路
２０の制御によりキャッシュメモリ２１に順次書き込ま
れ、同時に、ブロックデータレジスタ１９に入力されて
保持される。更に、キャッシュディレクトリ１６におい
ては、キャッシュディレクトリ書込み回路１４の制御に
より、有効ビットおよびブロックのアドレス情報（キー
アドレス）が更新される。また、後述するＣＰＵからの
連続したリード要求処理のために、アドレスレジスタ１
２のアドレスが、プロックアドレスレジスタ１３に保持
される。

【０００５】次に、ＣＰＵから新たなリード要求が発生
すると、上述したように、キャッシュディレクトリ１６
およびキャッシュメモリ２１が索引されるが、前回のキ
ャッシュミスヒット時のブロックを、キャッシュメモリ
２１に対する書き込み処理が終了していなければ、キャ
ッシュの索引は、キャッシュメモリ２１に対する書き込
み処理の終了まで待たされる。

【０００６】一般に、上記のＣＰＵからの新たなリード
要求は、連続したアドレス、即ち同一ブロックである可
能性が高い。そこで、ブロックアドレスレジスタ１３に
保持されているキャッシュメモリ２１に書き込み中のブ
ロックアドレスと、新たなリード要求アドレスが、ブロ
ックヒット検出回路１５において比較照合される。この
比較結果が一致しているものと判定されるとブロックデ
ータレジスタ１９から所望のデータが読み出され、デー
タ選択回路２２を介してＣＰＵに送出される。しかし、
比較結果が一致していなければ、上述したように、キャ
ッシュメモリ２１に対するブロック書き込み処理終了後
において、キャッシュディレクトリ１６およびキャッシ
ュメモリ２１が索引されて、キャッシュヒット／ミスヒ
ットが判定される。

【０００７】また、他の従来例としては、特開平２−２
５４５５２号公報においてデータ処理装置が提案されて
いる。この従来例は、図３に示されるように、リクェス
トコード・レジスタ（ＭＱＲ）２３および２４と、リク
ェストアドレス・レジスタ（ＰＡＲ）２５および２６
と、キャッシュアクセス制御回路２７と、アドレスアレ
イ２８と、メモリアクセス制御回路２９と、データアレ
イ３０と、バイパスバッファ３１と、バイパスバッファ
制御部３２と、検出回路３３、３４および３８と、切替
え回路３５、３７および３９と、ブロックアドレス・レ
ジスタ（ＣＢＡ）３６とを備えて構成される。

【０００８】図３において、メモリリード要求がメモリ
アクセス要求元（以下、要求元と云う）から送出される
と、信号線１２４を介してリクェストコードがリクェス
トコード・レジスタ２３に入力されて保持されるととも
に、更に信号線１２５を介してリクェストコード・レジ
スタ２４、キャッシュアクセス制御回路２７およびメモ
リアクセス制御回路２９に送出される。リクェストアド
レス・レジスタ２５には、要求元から信号線１２９を介
して送られてくるリクェストアドレスが保持されてお
り、信号線１３２を介してリクェストアドレス・レジス
タ２６に送出される。そして、リクェストアドレス・レ
ジスタ２５に保持されているリクェストアドレスの内の
セットアドレス１３３により、アドレスアレイ２８から
はキーアドレス１４４が読み出される。この読み出され
たキーアドレス１４４は、検出回路３４に入力され、検
出回路３４においては、当該キーアドレス１４４とリク
ェストアドレスの内のキーアドレス１３０とが比較照合
されて、その比較出力は、ＦＤＢ（ｆｏｕｎｄｂｌｏｃ
ｋ）信号１４５としてキャッシュアクセス制御回路２７
およびメモリアクセス制御回路２９に出力される。

【０００９】このＦＤＢ信号１４５がオンの場合、即ち
データアレイ３０またはバイパスバッファ３１の何れか
に有効なデータが存在する（キュッシュヒットと呼ぶ）
場合には、検出回路３８からのバイパスバッファ一致信
号１４２が参照される。なお、このバイパスバッファ一
致信号１４２は、リクェストアドレス・レジスタ２５よ
り出力されるブロックアドレス１３１と、ブロックアド
レス・レジスタ３６より出力されるブロックアドレス１
４１とが検出回路３８において比較照合されて得られる
信号である。ＦＤＢ信号１４５がオンであり、バイパス
バッファ一致信号１４２がオフの場合、即ち有効なデー
タがデータアレイ３０内に存在する場合には、リクェス
トアドレス・レジスタ２６より出力されるデータアレイ
アドレス１３７が、切替え回路３７を介してデータアレ
イ３０に供給され、これを受けて、データアレイ３０よ
り読み出されたデータ１４６は、切替え回路３９を介し
て前記要求元に送出される。ＦＤＢ信号１４５がオンで
あり、バイパスバッファ一致信号１４２がオンの場合、
即ち有効なデータがバイパスバッファ３１内に存在する
場合には、リクェストアドレス・レジスタ２６より出力
されるブロック内データアドレス１３８により、バイパ
スバッファ３１より読み出されたデータ１４７は、切替
え回路３９を介して前記要求元に送出される。

【００１０】一方において、ＦＤＢ信号１４５がオフの
場合、即ちデータアレイ３０およびバイパスバッファ３
１の何れにも有効なデータが存在しない（キャッシュミ
スヒット）場合には、メモリアクセス制御回路２９よ
り、主記憶要求コードが信号線１４９に出力されるとと
もに、主記憶要求アドレスが信号線１５０に出力され、
主記憶装置（図示されない）に対してブロックリード要
求が送出される。そして、当該主記憶装置からブロック
データが返送されてくる間において、リクェストアドレ
スのキーアドレス１３０がアドレスアレイ２８に登録さ
れるとともに、リクェストアドレス１３２がブロックア
ドレス・レジスタ３６に登録される。その際に、バイパ
スバッファ３１内に有効なデータが存在する場合には、
ブロックアドレス・レジスタ３６の更新の前に、データ
アレイアドレス１４０が切替え回路３７を介してデータ
アレイ３０に供給され、バイパスバッファ３１のデータ
が、データアレイ３０に移送される。そして、前記主記
憶装置からブロックデータが信号線１４３を介して返送
されてくると、当該ブロックデータはバイパスバッファ
３１に登録されるとともに、切替え回路３９を介して要
求元にリードデータが送出される。一般に、プロックデ
ータは、主記憶装置から数回に分けられたリプライデー
タとして送出されるために、要求元に送出されるリード
データが、最初のリプライデータとなるように、メモリ
アクセス制御回路２９により制御されている。

【００１１】次いで、要求元から連続して新たなメモリ
リード要求が送出されると、上述したように、ＦＤＢ信
号１４５およびバイパスバッファ一致信号１４２が調べ
られて、キャッシュヒットまたはキャッシュミスヒット
に対応する動作が行われる。

【００１２】

【発明が解決しようとする課題】上述した従来のキャッ
シュ制御方式においては、キャッシュミスヒット時のブ
ロックデータを主記憶から読み出して、所望のデータを
ＣＰＵに送出する際においては、同時にキャッシュメモ
リに対する書き込みも行われているために、ＣＰＵから
連続してリード要求が送出されると、前記キャッシュメ
モリに対する書き込み動作と競合する形となり、キャッ
シュの索引が、当該書き込み動作の終了時点まで待たさ
れるという欠点がある。

【００１３】更に、連続しているリード要求が同一ブロ
ックである場合には、当該ブロックのヒット検出回路を
設けることにより、ＣＰＵに対する所望のデータを送出
することはできるが、キャッシュディレクトリの出力に
よるキャッシュヒット／ミスヒットの判定回路以外に同
様な回路が必要となるために、ハードウェア量が増大し
てしまい、制御も複雑になるという欠点がある。

【００１４】また、前述の特開平２−２５４５５２号公
報において提案されているデータ処理装置においては、
メモリリード要求時におけるデータが、キャッシュ（デ
ータアレイ３０またはバイパスバッファ３１）に登録さ
れているか否かを判定するために、アドレスアレイから
出力されるキーアドレスと、リクェストアドレスの内の
キーアドレスを比較するための検出回路が設けられてい
る。そして、更に、有効なデータがデータアレイに存在
するか、またはバイパスバッファに存在するかを判定す
るために、前記バイパスバッファに格納されているブロ
ックデータのアドレスを保持するブロックアドレス・レ
ジスタが設けられており、このブロックアドレス・レジ
スタに保持されているブロックアドレスとリクェストア
ドレスとを、キーアドレスを比較する検出回路とは別の
特別に設けられた検出回路を用いて比較している。この
ために、ハードウェアの規模が増大するとともに、これ
らの回路に対応する制御が煩雑になるという欠点があ
る。

【００１５】

【課題を解決するための手段】本発明のキャッシュ制御
方式は、主記憶の１ブロック単位を所望ブロック数格納
するキャッシュメモリを少なくとも１組以上備えるキャ
ッシュ装置において、前記１組以上のキャッシュメモリ
と、中央処理装置（以下、ＣＰＵと云う）からの主記憶
リード要求がキャッシュミスヒットした時に、ブロック
リードにより主記憶から転送されてくるブロックデータ
を入力して格納するブロックデータ・レジスタと、前記
主記憶リード要求時のアドレスを格納するアドレスレジ
スタと、前記キャッシュメモリまたは前記ブロックデー
タ・レジスタに、有効なブロックデータが存在するか否
かを示す有効ビット部、前記ブロックデータのアドレス
情報（キーアドレス）を含むアドレス情報部および前記
有効なブロックデータが前記キャッシュメモリ内に存在
するかまたは前記ブロックデータ・レジスタ内に存在す
るかを示す選択ビット部により形成されるキャッシュデ
ィレクトリと、前記主記憶リード要求がキャッシュミス
ヒットした時に、前記キャッシュディレクトリを索引す
るためのアドレス（セットアドレス）が保持されるキャ
ッシュアドレス・レジスタと、前記アドレスレジスタの
出力と前記キャッシュアドレス・レジスタの出力とを入
力して、何れか一方を選択してキャッシュ索引アドレス
として出力するアドレス選択回路と、前記ブロックデー
タ・レジスタからのブロックデータを入力して、前記キ
ャッシュメモリに対する書込み制御を行うキャッシュメ
モリ書込み回路と、前記主記憶リード要求に対応するデ
ータを含むブロックデータが、前記キャッシュメモリま
たは前記ブロックデータ・レジスタの何れか一方に存在
する（キャッシュヒット）か否（キャッシュミスヒッ
ト）かを判定するヒット検出回路と、前記アドレスレジ
スタのビット出力を受けて、前記キャッシュディレクト
リの更新を行うキャッシュディレクトリ書込み回路と、
前記キャッシュメモリの出力と、前記ブロックデータ・
レジスタの出力と、前記主記憶から転送されてくるブロ
ックデータとを入力して、前記ＣＰＵに送出するデータ
を選択して出力するデータ選択回路と、キャッシュミス
ヒット時のブロックリード要求出力制御、前記データ選
択回路を介してＣＰＵに所望データを出力する際の出力
制御、前記キャッシュメモリ書込み回路を介して前記キ
ャッシュメモリにブロックデータを書込む際の書込み制
御、前記キャッシュディレクトリ書込み回路を介して前
記キャッシュディレクトリの更新を行う際の更新制御、
前記キャッシュアドレス・レジスタに対する書込み制御
および読出し制御、前記アドレス選択回路を介してキャ
ッシュ索引アドレスを生成する際の選択制御を含む制御
作用を行う制御回路と、を少なくとも備えて構成され
る。

【００１６】なお、前記ＣＰＵより、第１の主記憶リー
ド要求に続いて送られてくる第２の主記憶リード要求に
対応して、前記第１の主記憶リード要求に対応する場合
と同様に、前記キャッシュディレクトリを索引し、当該
索引結果がキャッシュヒットならば前記キャッシュディ
レクトリの選択ビット部の値に基づいて所望のデータを
含むブロックデータが、前記キャッシュメモリ内に存在
するか、または前記ブロックデータ・レジスタ内に存在
するかを判断し、前記キャッシュメモリまたはブロック
データ・レジスタより、所望のデータを取り出して、前
記ＣＰＵに送出されるようにしてよく、または、前記Ｃ
ＰＵより、前記第２の主記憶リード要求に続いて新たに
送られてくる第３の主記憶リード要求に対応してキャッ
シュミスヒットとなった場合に、前記主記憶に対して所
望のデータを含むブロックデータのリード要求を出力
し、前記主記憶から当該ブロックデータが転送されてく
るまでの待ち時間内において、前記キャッシュアドレス
・レジスタに保持されている前回のキャッシュミスヒッ
ト時のキャッシュ索引アドレスを、前記キャッシュデイ
レクトリおよびキャッシュメモリの索引アドレスとし、
前回のキャッシュミスヒット時に主記憶から転送されて
きたブロックデータが保持されている前記ブロックデー
タ・レジスタから、前記キャッシュメモリの該当アドレ
スに当該ブロック・データを書込み、更に、前回キャッ
シュミスヒットした時に前記主記憶から取り出された当
該ブロックデータが、前記キャッシュメモリに存在する
ことを示すように、前記キャッシュディレクトリの選択
ビット部の更新を行った後に、再度第３の主記憶リード
要求時のアドレスをキャッシュディレクトリおよびキャ
ッシュメモリの索引アドレスとするようにしてもよい。

【００１７】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１８】図１は本発明の一実施例を示すブロック図
である。本実施例は、１組のキャッシュディレクトリお
よびキャッシュメモリを用いて構成した実施例であり、
図１に示されるように、アドレスレジスタ１と、キャッ
シュアドレスレジスタ２と、アドレス選択回路３と、キ
ャッシュディレクトリ書込み回路４と、キャッシュディ
レクトリ５と、ヒット検出回路６と、ブロックデータ・
レジスタ７と、キャッシュメモリ書込み回路８と、キャ
ッシュメモリ９と、データ選択回路１０と、制御回路１
１とを備えて構成されている。

【００１９】図１において、ＣＰＵ（図示されない）か
ら最初のリード要求が発生されると、当該ＣＰＵからの
コマンドが、コマンド入力線１０８を介して制御回路１
１に入力されるとともに、ＣＰＵからのアドレス入力
が、アドレス入力線１００を介してアドレスレジスタ１
に入力され、アドレスレジスタ１には所定のアドレスが
セットされる。そして、アドレスレジスタ１より出力さ
れるアドレスの下位ビット（セットアドレス）１０２
が、アドレス選択回路３を介してキャッシュ索引アドレ
ス１０３として出力されて、キャッシュディレクトリ５
およびキャッシュメモリ９に入力される。キャッシュデ
ィレクトリ５からは、アドレス情報（キーアドレス）１
０５、有効ビット（Ｖ）１０６および選択ビット（Ｓ）
１０７が出力され、アドレス情報（キーアドレス）１０
５および有効ビット（Ｖ）１０６はヒット検出回路６に
入力され、選択ビット（Ｓ）１０７は制御回路１１に入
力される。しかしながら、ＣＰＵからの前記リード要求
は最初のリード要求であるために、有効ビット（Ｖ）１
０６は無効の状態となっている。従ってヒット検出回路
６においては、アドレス情報１０５および有効ビット
（Ｖ）１０６の入力を受けた状態においてキャッシュミ
スであるものと判定され、その判定結果は制御回路１１
に出力される。そして、制御回路１１においては、当該
判定結果を受けて所望のデータを含むブロックのリード
要求（以下、ブロックリードと云う）が、コマンド線１
１１を介して主記憶（図示されない）に出力される。な
お当該コマンドは、所望のデータが最初に転送されるよ
うに要求するコマンドである。

【００２０】前記主記憶からの所望データを含むブロッ
クデータが、データ線１１４を介して転送されてくる
と、当該ブロックデータはブロックデータ・レジスタ７
およびデータ選択回路１０に入力され、データ選択回路
１０を介してＣＰＵに所望データが選択されて出力さ
れ、同時に、ブロックデータ・レジスタ７においては、
１ブロック分のデータが順次保持されてゆく。しかしな
がら、当該ブロックデータは、この時点においては、キ
ャッシュメモリ９には書き込まれない。

【００２１】一方、上述のようにＣＰＵに対して所望の
データが送出されるのと同時に、アドレス情報（キーア
ドレス）として、キャッシュディレクトリ書き込み回路
４に入力されるアドレスレジスタ１からのアドレスの上
位ビット（キーアドレス）１０１に、当該キャッシュデ
ィレクトリ書き込み回路４の制御作用を受けて更新され
るとともに、同じくキャッシュディレクトリ書き込み回
路４に制御されて、キャッシュディレクトリ５より出力
される有効ビット（Ｖ）１０６は有効状態に設定され、
選択ビット（Ｓ）１０７はブロックデータを示すように
更新される。従って、前記ブロックデータが、ブロック
データレジスタ７内に存在することが、キャッシュディ
レクトリ５に登録される。また、キャッシュアドレス・
レジスタ２には、アドレスの下位ビット（セットアドレ
ス）１０２、即ちキャッシュ索引アドレスが保持され
る。

【００２２】ＣＰＵからの最初のリード要求に続いて第
２のリード要求が送出されると、第１のリード要求の場
合と同様に、アドレスレジスタ１にセットされたアドレ
スの下位ビット（セットアドレス）１０２は、アドレス
選択回路３を介して、キャッシュ索引アドレス１０３と
して出力され、キャッシュディレクトリ５およびキャッ
シュメモリ９に索引入力される。この場合においては、
第１のリード要求のブロックが主記憶から転送中であっ
ても、キャッシュメモリ９に対する同時書き込みが行わ
れないために、キャッシュディレクトリ５およびキャッ
シュメモリ９に対する索引が可能となる。

【００２３】前記第２のリード要求が、ヒット検出回路
６においてキャッシュヒットであると判定される場合に
は、この判定結果を受けて、制御回路１１においては、
キャッシュディレクトリ５より出力される選択ビット
（Ｓ）１０７に従って、所望データがブロックデータ・
レジスタ７とキャッシュメモリ９の何れに存在している
かを知ることができる。今、所望のデータが第１のリー
ドデータに連続しているデータであるものとすると、選
択ビット（Ｓ）１０７により、ブロックデータ・レジス
タ７に有効なデータが存在していることが示される。よ
って、制御回路１１より出力される選択信号１１０によ
り、ブロックデータ・レジスタ７に保持されている所望
データが、データ選択回路１０を介してＣＰＵに送出さ
れる。一方、所望データが、第１のリードデータを含む
ブロックに存在していない場合には、選択ビット（Ｓ）
１０７によりキャッシュメモリ９内に有効なデータが存
在していることが示される。この場合においては、アド
レス選択回路３より出力されるキャッシュ索引アドレス
１０３により、キャッシュメモリ９における該当アドレ
スから読み出される所望データがデータ選択回路１０に
入力され、制御回路１１より出力される選択信号１１０
に制御されて、当該データ選択回路１０において選択出
力されてＣＰＵに送出される。

【００２４】しかしながら、前記第２のリード要求が、
ヒット検出回路６においてキャッシュミスヒットである
と判定される場合には、前記第１のリード要求がキャッ
シュミスヒットであると判定された場合と同様に、制御
回路１１からは、主記憶に対するブロックリードのため
のコマンドが、コマンド線１１１に出力される。この際
には、第１のリードデータを含むブロックデータは、ブ
ロックデータ・レジスタ７に保持されたままの状態にあ
る。この時において、キャッシュアドレス・レジスタ２
に保持されている第１のリード要求時におけるキャッシ
ュ索引アドレスは、制御回路１１から出力される読み出
し制御信号１１３により制御されてアドレス選択回路３
に出力される。そして、アドレス選択回路３からは、制
御回路１１から送られてくる選択信号１１２により制御
されて、キャッシュ索引アドレス１０３が出力される。
次いで、ブロックデータ・レジスタ７に保持されている
ブロックデータは、キャッシュメモリ書き込み回路８に
入力され、当該キャッシュメモリ書き込み回路８の制御
作用により、キャッシュメモリ９に書き込まれる。また
一方において、キャッシュディレクトリ書き込み回路４
の制御により、キャッシュディレクトリ５より出力され
る選択ビット（Ｓ）１０７は、キャッシュメモリ９に有
効なデータが存在することを示すように更新される。こ
れにより、第１のリードデータを含むブロックデータは
キャッシュメモリ９に格納され、当該キャッシュメモリ
９内に存在する状態になる。

【００２５】キャッシュメモリ９およびキャッシュディ
レクトリ５の更新が終了すると、再度第２のリード要求
のアドレスの下位ビット（キーアドレス）１０２が、キ
ャッシュ索引アドレス１０３として選択されるように、
制御回路１１からは選択信号１１２が出力されてアドレ
ス選択回路３に入力される。一般に、ブロックリード要
求後において、主記憶から所望データが転送されてくる
までにはかなりの時間がかかるため、この一連の処理を
行う時間としては十分に確保される。主記憶から、信号
線１１４を介して所望データを含むブロックデータが転
送されてくると、最初に説明した第１のリード要求がキ
ャッシュミスした場合と同様に、ＣＰＵに対しては所望
データが送出され、ブロックデータ・レジスタ７にブロ
ックデータが保持される。また、キャッシュディレクト
リ５の更新が行われ、キャッシュ索引アドレス１０３と
して、アドレスの下位ビット（セットアドレス）１０２
がアドレスレジスタ１よりキャッシュアドレス・レジス
タ２に入力されて保持される。

【００２６】

【発明の効果】以上説明したように、本発明は、キャッ
シュミスヒット時のブロックデータを直接キャッシュメ
モリには書込まずに、ブロックデータ・レジスタ内に一
旦保持しておき、次のキャッシュミスヒット時のブロッ
クリード中に当該ブロックデータをキャッシュメモリに
書込むことにより、ＣＰＵから連続して送出されてくる
リード要求に対しても、キャッシュメモリに対する書込
みと競合することがなくなり、キャッシュの索引を支障
なく行うことができるという効果がある。

【００２７】また、有効なブロックデータがキャッシュ
メモリまたはブロックデータ・レジスタの何れに存在す
るかを示す選択ビットをキャッシュディレクトリに設け
て、キャッシュ索引時にこの選択ビットに従って、キャ
ッシュメモリまたはブロックデータ・レジスタから所望
データを得るようにすることにより、同一ブロックの連
続したリード要求時においても、特別なキャッシュヒッ
ト／ミスヒット判定回路を設けることが不要となり、キ
ャッシュディレクトリの出力により、キャッシュヒット
／ミスヒットの判定を行うことができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】従来例を示すブロック図である。

【図３】他の従来例を示すブロック図である。

【符号の説明】

１、１２アドレスレジスタ２キャッシュアドレス・レジスタ３アドレス選択回路４、１４キャッシュディレクトリ書込み回路５、１６キャッシュディレクトリ６、１７ヒット検出回路７、１９ブロックデータ・レジスタ８、２０キャッシュメモリ書込み回路９、２１キャッシュメモリ１０、２２データ選択回路１１、１８制御回路１３ブロックアドレス・レジスタ１５ブロックビット検出回路２３、２４リクェストコード・レジスタ２５、２６リクェストアドレス・レジスタ２７キャッシュアクセス制御回路２８アドレスアレイ２９メモリアクセス制御回路３０データアレイ３１バイパスバッファ３２バイパスバッファ制御部３３、３４、３８検出回路３５、３７、３９切替え回路３６ブロックアドレス・レジスタ

Claims

【特許請求の範囲】

【請求項１】主記憶の１ブロック単位を所望ブロック
数格納するキャッシュメモリを少なくとも１組以上備え
るキャッシュ装置において、前記１組以上のキャッシュメモリと、中央処理装置（以下、ＣＰＵと云う）からの主記憶リー
ド要求がキャッシュミスヒットした時に、ブロックリー
ドにより主記憶から転送されてくるブロックデータを入
力して格納するブロックデータ・レジスタと、前記主記憶リード要求時のアドレスを格納するアドレス
レジスタと、前記キャッシュメモリまたは前記ブロックデータ・レジ
スタに、有効なブロックデータが存在するか否かを示す
有効ビット部、前記ブロックデータのアドレス情報（キ
ーアドレス）を含むアドレス情報部および前記有効なブ
ロックデータが前記キャッシュメモリ内に存在するかま
たは前記ブロックデータ・レジスタ内に存在するかを示
す選択ビット部により形成されるキャッシュディレクト
リと、前記主記憶リード要求がキャッシュミスヒットした時
に、前記キャッシュディレクトリを索引するためのアド
レス（セットアドレス）が保持されるキャッシュアドレ
ス・レジスタと、前記アドレスレジスタの出力と前記キャッシュアドレス
・レジスタの出力とを入力して、何れか一方を選択して
キャッシュ索引アドレスとして出力するアドレス選択回
路と、前記ブロックデータ・レジスタからのブロックデータを
入力して、前記キャッシュメモリに対する書込み制御を
行うキャッシュメモリ書込み回路と、前記主記憶リード要求に対応するデータを含むブロック
データが、前記キャッシュメモリまたは前記ブロックデ
ータ・レジスタの何れか一方に存在する（キャッシュヒ
ット）か否（キャッシュミスヒット）かを判定するヒッ
ト検出回路と、前記アドレスレジスタのビット出力を受けて、前記キャ
ッシュディレクトリの更新を行うキャッシュディレクト
リ書込み回路と、前記キャッシュメモリの出力と、前記ブロックデータ・
レジスタの出力と、前記主記憶から転送されてくるブロ
ックデータとを入力して、前記ＣＰＵに送出するデータ
を選択して出力するデータ選択回路と、キャッシュミスヒット時のブロックリード要求出力制
御、前記データ選択回路を介してＣＰＵに所望データを
出力する際の出力制御、前記キャッシュメモリ書込み回
路を介して前記キャッシュメモリにブロックデータを書
込む際の書込み制御、前記キャッシュディレクトリ書込
み回路を介して前記キャッシュディレクトリの更新を行
う際の更新制御、前記キャッシュアドレス・レジスタに
対する書込み制御および読出し制御、前記アドレス選択
回路を介してキャッシュ索引アドレスを生成する際の選
択制御を含む制御作用を行う制御回路と、を少なくとも備えて構成されることを特徴とするシャッ
シュ制御方式。
【請求項２】前記ＣＰＵより、第１の主記憶リード要
求に続いて送られてくる第２の主記憶リード要求に対応
して、前記第１の主記憶リード要求に対応する場合と同
様に、前記キャッシュディレクトリを索引し、当該索引
結果がキャッシュヒットならば前記キャッシュディレク
トリの選択ビット部の値に基づいて所望のデータを含む
ブロックデータが、前記キャッシュメモリ内に存在する
か、または前記ブロックデータ・レジスタ内に存在する
かを判断し、前記キャッシュメモリまたはブロックデー
タ・レジスタより、所望のデータを取り出して、前記Ｃ
ＰＵに送出する請求項１記載のキャッシュ制御方式。
【請求項３】前記ＣＰＵより、前記第２の主記憶リー
ド要求に続いて新たに送られてくる第３の主記憶リード
要求に対応してキャッシュミスヒットとなった場合に、
前記主記憶に対して所望のデータを含むブロックデータ
のリード要求を出力し、前記主記憶から当該ブロックデ
ータが転送されてくるまでの待ち時間内において、前記
キャッシュアドレス・レジスタに保持されている前回の
キャッシュミスヒット時のキャッシュ索引アドレスを、
前記キャッシュデイレクトリおよびキャッシュメモリの
索引アドレスとし、前回のキャッシュミスヒット時に主
記憶から転送されてきたブロックデータが保持されてい
る前記ブロックデータ・レジスタから、前記キャッシュ
メモリの該当アドレスに当該ブロック・データを書込
み、更に、前回キャッシュミスヒットした時に前記主記
憶から取り出された当該ブロックデータが、前記キャッ
シュメモリに存在することを示すように、前記キャッシ
ュディレクトリの選択ビット部の更新を行った後に、再
度第３の主記憶リード要求時のアドレスをキャッシュデ
ィレクトリおよびキャッシュメモリの索引アドレスとす
る請求項１記載のキャッシュ制御方式。