JPH0731489B2

JPH0731489B2 - メモリ・アレイのアクセス方法

Info

Publication number: JPH0731489B2
Application number: JP60208984A
Authority: JP
Inventors: デービツト・クレトン・ベーカー; ジヨン・ミユイツチ
Original assignee: インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
Priority date: 1985-02-13
Filing date: 1985-09-24
Publication date: 1995-04-10
Anticipated expiration: 2010-04-10
Also published as: EP0191280A3; EP0191280B1; DE3688513D1; US4740927A; DE3688513T2; JPS61186991A; EP0191280A2

Description

【発明の詳細な説明】 A.産業上の利用分野本発明はメモリアレイにおける情報のアクセスに関し、
さらに詳しくいえば、２次元的なメモリアレイにおける
情報のアクセスに関する。

B.開示の概要以下に説明するメモリシステムは行および列で構成され
る２次元メモリアレイを１回のメモリサイクルにおいて
互いに直交する第１および第２の方向でアクセスできる
ようにしたものである。

C.従来技術情報処理システムは、普通、視覚的な情報を出力するた
めのビデオデイスプレイ端末を有する。この視覚的な出
力はイメージの形をとる。そのようなイメージは、メモ
リモジユールまたはメモリチツプの行および列から成る
１つのメモリアレイにおいて所定の場所に記憶されたビ
ツト値で表わされるイメージ点の２次元的なアレイで表
現することができる。デイスプレイ端末でイメージを処
理するため、イメージまたはその一部がメモリアレイを
含むメモリシステムに記憶される。したがつてメモリア
レイの任意の行および列に沿つたイメージの一連のイメ
ージ点をアクセスできるようにする必要がある。メモリ
アレイのアクセスは、デイスプレイ端末の画面に新たな
情報を書き込むときや、CRTデイスプレイ端末に必要と
されるような情報をリフレツシユするときに要求され
る。他の典型的なオペレーシヨンとしては、デイスプレ
イ上におけるイメージの回転、デイスプレイ上のパター
ンの充てん等がある。

全点アドレス指定可能（APA）なCRTの如きラスタースキ
ヤンデイスプレイに関する問題はメモリアレイの更新で
ある。APA式デイスプレイシステムでは、ビツトシフ
ト、マスク、および合成のような１つ１つのオペレーシ
ヨンを遂行するためのハードウエアがメモリの更新中に
必要である。

リフレツシユオペレーシヨンを実現する１つの技術は、
ワード境界またはバイト境界の存在しない２次元的にア
ドレス指定可能なメモリアレイを提供することである。
すなわち、そのメモリアレイにおいてアドレス指定可能
な画素の各々に対して、その画素の場所を一意的に定め
るＸ−Ｙのアドレスペアが存在する。さらに、アレイが
アクセスされるときは、ビツトベクトルがアレイのアク
セスの方向と並行して複数の画素がそのメモリアレイに
書き込まれるかまたはそこから読み取られる。メモリア
レイのワード境界の制約が何であるかに関係なく任意の
Ｘ−Ｙの場所から始まつて、所定数の画素が単一のメモ
リサイクルでメモリアレイに書き込まれるかまたはそこ
から読み取られる。

このアドレス指定の手法によれば、メモリアレイに関連
するハードウエアはそのアレイにおけるどのメモリモジ
ユールが始点になるのかを識別する。始点となるメモリ
モジユールにはアドレスが与えられる。リフレツシユオ
ペレーシヨンにおいては始点メモリモジユールからその
すぐ後のモジユールまでの各メモリモジユールにアドレ
スｎ＋１が与えられる。したがつて、単一サイクルでリ
フレツシユアレイにメモリモジユールが存在するのと同
じ数の画素へのアクセスはワード境界に関係なく任意の
Ｘ−Ｙの画素の場所から始まる。

メモリアレイのアクセスを向上させるための第２の技術
は書込みオペレーシヨンを可変にすることである。この
ため、１つの書込みサイクルで実際に変更されるビツト
数を制御する目的で幅制御レジスタを設けることができ
る。この技術によれば、所与の書込みサイクルで始点が
識別されるとメモリアレイの全てのメモリモジユールに
対して書込みオペレーシヨンが付勢される。それらのメ
モリモジユールは最後のものに達するまで順次的に書き
込まれる。この時点で、書込みオペレーシヨンは最初の
メモリモジユールに戻り幅制御レジスタの指定された値
に達するまで続く、これらの２つの技術を組み合わせれ
ば、任意のＸ−Ｙの場所においてリフレツシユアレイ幅
までの幅で任意数の画素をアクセスすることができる。
これは、メモリアレイのワード境界に関係なく単一サイ
クルでアクセスの方向と並行な１つのビツトベクトルと
してなされるものである。

米国特許第4249172号はビデオメモリにおける垂直方向
および水平方向に位置するエントリ点に適応するための
デイスプレイアドレス指定システムについて開示してい
る。メモリ・リンクテーブルはビデオデイスプレイの行
の最初の文字バイトを指定するデイスプレイメモリアド
レスを記憶する。論理回路がメモリ・リンクテーブルに
記憶されたデイスプレイメモリアドレスをメモリアドレ
スカウンタに転送し、メモリアドレスカウンタは初期設
定時にビデオ情報の最初の行の最初の文字バイトを指定
する。メモリアドレスカウンタはビデオ情報の連続する
行を指定するように増分され、その結果それが表示され
る。

米国特許第4442053号はデイスプレイメモリの２次元的
なアドレス指定を可能にするための技術を開示するもの
である。この技術はデータのブロツクおよび行の両方を
記憶しデータの行を検索するための記憶ユニツトを利用
している。記憶ユニツトはインターリーブモードで動作
するので、この記憶ユニツト内で独立的にアドレス指定
可能な複数のメモリモジユールにおいて２次元的なアド
レス指定ができる。

アイ・イー・イー・イー・トランザンクシヨンズ・オン
・コンピユーターズ（IEEE Transactions on Computer
s）、第１巻Ｃ−27第２号第113頁ないし第125頁、1978
年２月の“イメージ処理のためのメモリシステム”と題
する論文は水平方向のみをアクセスすることのできるイ
メージサポーテイングシステムを開示する。

D.発明が解決しようとする問題点以上説明したように従来技術ではメモリアレイにおいて
は情報を水平方向でアクセスするのが通例であつた。し
たがつて、たとえば縦長の図形（文字なども一般的には
縦長である）をメモリアレイに書き込む場合には水平方
向で何回もアクセスしなければならないので効率が悪
い。

そこで本発明の目的はメモリアレイのアクセスに関する
技術を改善することにある。

E.問題点を解決するための手段この目的を達成するため、本発明のメモリシステムは、
行及び列で構成された複数のビツトを含む２次元メモリ
アレイと、１回のメモリサイクルにおいて２次元メモリ
アレイを互いに直交する第１および第２の方向でアクセ
スする手段と、を有することを特徴としている。

F.実施例はじめに実施例の概略を説明する。メモリアレイは書込
み、読取り、およびリフレツシユの際に水平方向および
垂直方向のいずれにおいてもアクセスできるように構成
される。メモリアレイを水平方向および垂直方向のいず
れにおいてもアクセスできるような構成のし方はいろい
ろ考えられるが以下一例を示す。このメモリアレイは複
数の独立したメモリモジユールを有する。所与の１つの
行及び列で水平及び垂直方向の順次的な画素位置が同じ
メモリモジユールではなく独立したメモリ・モジュール
の１つずつに対応するように多次元メモリアレイにおけ
る画素位置を配置することによつて両方向のアクセスが
可能となる。

メモリアレイのＸ方向およびＹ方向の両方向のアクセス
はビツトアドレス指定可能なＸ、Ｙフイールドで達成さ
れる。これによりメモリアレイにおける任意のビツトス
トリングをＸ方向およびＹ方向のいずれにもアドレス指
定して読取りまたは書込みすることができる。メモリア
レイへのアクセス方向信号入力でＸ方向のアクセスとＹ
方向のアクセスを切り換えることができる。Ｘ方向のア
クセスおよびＹ方向のアクセスのいずれについてもワー
ド境界またはバイト境界は存在しない。

メモリアレイに書き込むことのできるビット数（ビット
・ストリングの長さ）はメモリアレイへの書込み幅信号
を用いて制御することができる。ビツトの総数はアレイ
のメモリ幅に依存する。すなわち、１ないしアレイのメ
モリ幅までのビツト数をアレイに書き込むことができ
る。アレイに関連する分割選択信号により、アレイのビ
ツトは異なるＸ、Ｙのサイズで論理的に配置させること
ができる。

以下、図面を参照しながら実施例を詳細に説明する。

第１図はビデオデイスプレイシステムの構成を示すブロ
ツク図である。この例では情報はシステムバス11を介し
てシステムバスインターフエース12およびデイスプレイ
システムバス13に入力される。ラスタオペレーシヨン制
御部14はそのような情報を受け取つてアドレスを生成す
る。これらのアドレスはアドレスバス15を介してビツト
アドレス指定可能多次元アレイ（以下、BAMDAという）1
6に入力される。BAMDA16に書き込まれるデータまたはそ
こから読み取られるデータはビデオフオーマツタ17およ
びビデオドライブバス19を介してデイスプレイ22に供給
される。同期装置18は同期ドライブバス21を介してデイ
スプレイ22の水平および垂直の同期を制御する。本発明
は主にBAMDA16において実現される。ラスターオペレー
シヨン制御部14、ビデオフオーマツタ17、同期装置18、
およびデイスプレイ22のオペレーシヨンはビデオデイス
プレイの技術分野では周知であるので、これ以上の説明
は省略する。

上記第１表はBAMDA16におけるビツトの論理的な配置を
示すものである。第１表の例では４ビツト幅についての
メモリ構造を示したが、これはｎビツト幅についてのメ
モリ構造に容易に拡張できる。M0、M1、M2、およびM3は
BAMDA16内における４つの異なるメモリモジユールを表
わしている。メモリモジユールM0ないしM3の各々は８本
のアドレス線を有し、１つの独立した書込みラインを有
する。BAMDA16におけるビツトは、メモリモジユールM0
ないしM3からの全ての４つのビツトがアクセスの方向に
影響されずに各メモリサイクルでアクセスされるよう斜
めに配置される。本発明の主要な概念はBAMDA16のビツ
トが水平方向および垂直方向のいずれでも書き込み幅信
号で指定されたビット・ストリングの長さに応じてアク
セスできるということである。

BAMDA16における最小のエレメントはｎ×ｎの正方行列2
3である。ただしｎはBAMDA16のメモリモジユールの数で
ある。第１表はBAMDA16は４つのメモリモジユールを有
する例であるから、正方行列23のサイズは４×４とな
る。正方行列23はBAMDA16内に含まれる最小の繰返し可
能なエレメントである。

BAMDA16で次に最も大きなエレメントは分割セクタ24で
ある。分割セクタ２は正方行列23のような行列を複数有
する。分割セクタ24のビツト数は単一のメモリモジユー
ルのビツト数に等しい。各メモリモジユールは８つの独
立したアドレスを有するから、分割セクタ24のビツト数
は2⁸（＝256）である。第１表に示すように、分割セク
タ24は16×16の行列である。BAMDA16における分割セク
タ24のサイズはメモリモジユールM0ないしM3のアドレス
フイールドのサイズに依存する。16×16の行列である分
割セクタ24は４ビツトのアドレスフイールド２つでアド
レス指定される。すなわち2⁴×2⁴の行列が存在する。BA
MDA16内に含まれる分割セクタの数はBAMDA16内に含まれ
るメモリモジユールの数に等しい。したがつて、アレイ
が４つのメモリモジユールを有する場合は、４つの分割
セクタが存在する。第１表はこの列を示すものである
が、表に示されているのは１つだけである。

第３図、第４図、および第５図はBAMDA16に関する３つ
の異なるアレイの構成を示す図である。第３図のアレイ
25は分割セクタ26ないし29を有する16×64のアレイ、第
４図のアレイ35は分割セクタ31ないし34を有する32×32
のアレイ、第５図のアレイ41は分割セクタ36ないし39を
有する64×16のアレイを示す。これらのアレイ25、35、
および41における分割セクタのサイズは全て16×16であ
る。分割選択信号45（後出）値はＸ方向における分割セ
クタの数を表わす。したがつてアレイ25は分割選択信号
値１を有し、アレイ41は分割選択信号値４を有する。ア
レイの分割は任意数のメモリモジユールを有する任意の
サイズのアレイに容易に拡張できる。たとえば、メモリ
モジユールの数が８つの場合、分割選択信号の値として
可能なのは１、２、４、または８である。これら４つの
値が１×８、２×４、４×２、および８×１のアレイサ
イズをそれぞれ表わしている。

第２図に、アドレスを生成するのに必要な論理と、BAMD
A16のメモリモジユールM0ないしM3の各々の書込みライ
ンとを示した。４ビツトの行アドレスおよび列アドレス
がメモリモジユールM0ないしM3の各々に対し多重化され
たアドレスライン61ないし66の共通のセツトで生成され
る。これは＋行／−行ストローブ入力53で制御する。ア
クセスの方向をＸからＹにまたはＹからＸに切り換える
ときは、ゲート52で実現されるEXOR機能により行アドレ
スフイールドと列アドレスフイールドが切り換わる。第
２図に示す２つのアドレス入力は同一方向アドレス（以
下、SDAという）42および反対方向アドレス（以下、ODA
という）43である。Ｘ方向アクセス入力44が１のときSD
A42はＸ方向のアドレスを供給する。Ｘ方向アクセス入
力44が０のときSDA42はＹ方向のアドレスを供給する。
同様に、Ｘ方向アクセス入力44が１のときODA43はＹ方
向のアドレスを供給し、Ｘ方向アクセス入力44が０のと
きODA43はＸ方向のアドレスを供給する。BAMDA16に与え
られるＸ、Ｙのアドレスはアクセスの方向には関係なく
正確な開始ビツト位置を表わす。さらに、２次元のＸ、
ＹアドレスはメモリモジユールM0ないしM3のどのモジユ
ールが開始位置になるのかを示す。最初のビツトはその
開始位置からアクセスされる。アクセスの方向はメモリ
モジユールの開始位置には影響を与えない。モジユール
開始信号101はSDA42およびODA43の両方の下位２ビツト
どうしを加えてこの２ビツトの加算オペレーシヨン中に
生じる桁上げ出力を落とすことによつて生成される。

SAD42のオフセツト値はマルチプレクサ48から出力され
る。BAMDA16がＸ方向アクセスモードで動作していると
きは、SDA42のオフセツト値はODA43の上位で２ビツトと
分割選択信号45の値とを掛けたものに等しい。この乗算
は乗算器46で行われる。BAMDA16がＹ方向アクセスモー
ドで動作しているときは、SDA42のオフセツト値はODA43
の上位２ビツトに等しい。上位２ビツトではなく下位２
ビツトを用いるという点が異なる以外は、ODA43のオフ
セツト値もSDA42の場合と同様にして生成される。以上
のようにして生成された２つのオフセツト値で、BAMDA1
6内の異なる分割セクタに関するアドレス指定が付勢さ
れる。分割セクタ０をアクセスするときは、これら２つ
のオフセツト値は共に０である。Ｘ、Ｙアドレス入力で
示される開始ビツトは、常に、SDA42お浜びODA43のオフ
セツト値の和で生成される分割セクタ内にある。

SDA42に関する開始位置はSDA42のオフセツト値にSDA42
の下位４ビツトを加えることによつて生成される。ODA4
3に関する開始位置はODA43のオフセツト値にODA43の下
位４ビツトを加えることによつて生成される。第２図か
らわかるように、SDA開始信号102は加算器71で生成さ
れ、ODA開始信号103は加算器72で生成される。メモリモ
ジユールM0ないしM3の各々はアレイで多重化される４ビ
ツトアドレスを２つ有するので、SDA42およびODA43のフ
イールドで使用されるのは下位４ビツトだけである。SD
A開始信号102およびODA開始信号103の値はアクセスすべ
き始点ビツトの正確な行／列アドレスを表わす。これら
のアドレスとモジユール開始信号101の値で、適切なメ
モリモジユールの正確な始点ビツトがアクセスされる。

加算器48の出力であるモジユール開始信号101およびモ
ジユール番号からモジユールポインタが生成される。た
とえば、モジユール開始信号101の値が加算器75でモジ
ユール番号と加算されてその出力が１の補数化回路74に
供給される。１つの補数化回路74の出力がメモリモジユ
ールM0のモジユールポインタである。モジユールポイン
タは０からBAMDA16のメモリモジユールの合計の数まで
の数の順次的なストリングを表わす。１つのメモリサイ
クル中で０の値を有するモジユールポインタは１つだけ
である。値０を有するモジユールポインタは始点ビツト
の存するメモリモジユールを指定する。たとえば、メモ
リモジユールM2が始点ビツトを有するときはメモリモジ
ユールM3が連続する次のビツトを有する。同様に、メモ
リモジユールM0が連続する３番目のビツトを有する。メ
モリモジユールM2から始まるときは、メモリモジユール
M2に関するモジユールポインタ値は０である。メモリモ
ジユールM3のモジユールポインタ値が３なら、次のメモ
リモジユールであるM0はモジユールポインタの値０を用
いてそのアドレスを生成する。このようなモジユールポ
インタの値は、順次的なアドレスおよびメモリモジユー
ルにおける適切な始点を生成するための順次的なオフセ
ツトを供給する。

Ｘ方向で４ビツトストリングをアクセスするときは、必
要なのは２つの一意的な行アドレスだけである。すなわ
ち、開始アドレスと、開始アドレスに１を足したもので
ある。これら２つのアドレスは加算器72の出力であるOD
A開始信号103および加算器76の出力であるODA次信号104
によつて表わされる。ODA次信号104の値は、BAMDA16が
Ｘ方向アクセスモードにあるときODA開始信号103の値に
１を加えることによつて生成される。

Ｙ方向でアクセスするときは列アドレスフイールド１つ
の分割セクタ内の定数を維持する。したがつてＹ方向で
１ビツトストリングをアクセスするときは４つのメモリ
モジユールM0ないしM3に必要なのは２つの一意的な列ア
ドレスだけである。これら２つの一意的な列アドレスは
開始アドレスと、その開始アドレスに分割選択信号45の
値を加えたものである。これら２つの列アドレスはＹ方
向アクセスモードで動作するときのODA開始信号103の値
およびODA次信号104の値で表わされる。ODA次信号104の
値はＹ方向アクセスモードのときにODA開始信号103の値
に分割選択信号45の値を加えることによつて生成され
る。アクセスが１つの所与の分割セクタに含まれるもの
なら、ODA次信号104は使わない。分割セクタ境界を越え
るアクセスの場合は、ODA開始信号103およびODA次信号1
04の両方が使用される。

独立したメモリモジユールを各々に対してODA43のどれ
を使うかは、そのメモリモジユールの桁上げ選択信号で
選択する。０ないし３までの桁上げ選択信号の値はSDA4
2の下位４ビツトおよびそのメモリモジユールのモジユ
ールポインタから生成する。これら２つの数量を加算す
ると１つの桁上げビツトが生成される。たとえばモジユ
ール０で、１の補数化回路74からのモジユールポインタ
は４ビツトの桁上げ生成器81に入力される。桁上げ生成
器81のもう一方の入力はSDA42の下位４ビツトである。
桁上げ生成器81から１つの桁上げビツトが生成されると
それは2:1のマルチプレクサ82に入力される。この桁上
げ選択信号が活動状態になると、ODA次信号104の値が適
切なメモリモジユールに入力される。桁上げ選択信号が
非活動状態のときはODA開始信号103の値が適切なメモリ
モジユールに入力される。モジユール０のこのオペレー
シヨンはマルチプレクサ82によつて遂行される。

Ｘ方向およびＹ方向のそれぞれにおいて、BAMDA16の列
アドレスフイールドおよび行アドレスフイールドは事実
上両方とも順次的である。アドレスフイールドに関する
この順次的な性質は分割セクタ24の境界を越えるときに
もあてはまる。開始ビツトを含むメモリモジユールに対
し適切な順次的同一方向アドレスを生成するため、加算
器71の出力であるSDA開始信号102を用いる。メモリのア
クセスストリングにおける２番目のビツトに対し適切な
順次的同一方向アドレスを生成するため、SDA開始信号1
02の値を１つだけ増分する。したがつて、このアクセス
ストリングにおける連続する各ビツトに対して、新しい
順次的な同一方向アドレスビツトが必ず生成される。順
次的な同一方向アドレスフイールドは、BAMDA16のアク
セスの方向に応じて、行アドレスフイールドから列アド
レスフイールド（およびその逆）に切り換わる。BAMDA1
6のアクセスがＸ方向なら、順次的な同一方向アドレス
は列アドレスを構成し、逆にそれがＹ方向なら行アドレ
スを構成する。したがつて、順次的な同一方向アドレス
ビツトは、順次的アドレスを受け取るメモリモジユール
のモジユールポインタにSDA開始信号102の値を加えるこ
とによつて生成される。

書込み幅入力51はBAMDA16に何ビツトが書き込まれるの
かを示すものである。書込み幅入力51が０にセツトされ
るときは、全てのビツトがBAMDA16に書き込まれる。ラ
イン84に代表されるような各メモリモジユールに関する
書込みモジユール信号は所与のメモリモジユールのモジ
ユールポインタの値に書込み幅入力51を加えることによ
つて生成される。たとえばメモリモジユールM0でいう
と、この加算は加算器83で行われる。加算器83の入力は
書込み幅入力51と１の補数化回路74の出力である。書込
みモジユール０信号はライン84を介して供給される。加
算器83で行われる加算オペレーシヨンで桁上げ条件が生
じないときは、ライン84を介してBAMDA16にメモリビツ
トが書き込まれる。

G.発明の効果以上説明したように本発明によれば、縦長の画像に対し
ては垂直方向でアクセスし横長の画像に対しては水平方
向でアクセスすればよいから、２次元的なメモリアレイ
の情報を効率よくアクセスすることが可能である。

【図面の簡単な説明】

第１図は本発明を利用することのできるビデオデイスプ
レイシステムのブロツク図、第２図はメモリアレイのア
ドレス指定回路の実施例を示す図、第３図ないし第５図
は４つの分割セクタから成るメモリアレイの構成例を示
す図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭52−16935（ＪＰ，Ａ) 特開昭53−29033（ＪＰ，Ａ) 特開昭54−148439（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】全点アドレス指定可能ディスプレイに使用
されるｎ個の１ビット幅メモリ・モジュールから構成さ
れる多次元メモリ・アレイ中のビット・ストリングにア
クセスする方法であって、（ａ）所与の行及び列における水平および垂直方向の順
次的な画素位置が同じメモリ・モジュールでなく、上記
ｎ個の独立したメモリ・モジュールの１つずつに対応す
るように、上記多次元メモリ・アレイ中に、上記ディス
プレイの位置の表示を配列する段階と、（ｂ）上記多次元メモリ・アレイ中のビット・ストリン
グにアクセスするための開始位置として、行及び列の指
示子を与える段階と、（ｃ）上記ビット・ストリングを、水平方向と垂直方向
のどちらでアクセスするべきかを指示するためのアクセ
ス方向の指示子をセットする段階と、（ｄ）アクセスすべき上記ビット・ストリングの長さを
与える段階と、（ｅ）上記アクセス方向の指示子をセットする段階に応
答して、各メモリ・サイクルの間に、上記アクセス方向
の指示子に従い垂直または水平方向に、上記ｎ個のモジ
ュールに同時に、上記多次元メモリ・アレイ中の上記ビ
ット・ストリングに、上記段階（ｄ）で与えられた長さ
だけアクセスする段階を有する、メモリ・アレイのアクセス方法。