JPH07302500A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH07302500A JPH07302500A JP6096017A JP9601794A JPH07302500A JP H07302500 A JPH07302500 A JP H07302500A JP 6096017 A JP6096017 A JP 6096017A JP 9601794 A JP9601794 A JP 9601794A JP H07302500 A JPH07302500 A JP H07302500A
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Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 高精度・高速サンプリング及び低ドループを
全て同時に満足するサンプルホールド回路を提供するこ
と。 【構成】 入力光量に応じた電気信号を時系列で出力す
るＣＣＤ等の光電変換素子からの出力信号Ｖinを入力と
する入力バッファ１と、サンプル動作とホールド動作と
の動作モードを切り換えるモード切換スイッチ回路２
と、切り換えられた動作モードに従い入力バッファ１を
介して入力された出力信号Ｖinをサンプリングしてその
ピーク値をホールドするホールドコンデンサＣH とを備
えたサンプルホールド回路において、ホールドコンデン
サＣH の後段側にバイポーラトランジスタＱXXを主要要
素として形成され出力信号Ｖinの画素周波数に応じて動
作電流が変化されるボルテージフォロワ８を設けた。
全て同時に満足するサンプルホールド回路を提供するこ
と。 【構成】 入力光量に応じた電気信号を時系列で出力す
るＣＣＤ等の光電変換素子からの出力信号Ｖinを入力と
する入力バッファ１と、サンプル動作とホールド動作と
の動作モードを切り換えるモード切換スイッチ回路２
と、切り換えられた動作モードに従い入力バッファ１を
介して入力された出力信号Ｖinをサンプリングしてその
ピーク値をホールドするホールドコンデンサＣH とを備
えたサンプルホールド回路において、ホールドコンデン
サＣH の後段側にバイポーラトランジスタＱXXを主要要
素として形成され出力信号Ｖinの画素周波数に応じて動
作電流が変化されるボルテージフォロワ８を設けた。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル複写機又はデ
ジタルカラー複写機における画像入力装置、ＤＴＰ（又
は、コンピュータ）におけるイメージデータ入力装置、
ファクシミリにおける原稿読取装置、或いは、ＶＴＲ等
の撮像装置に適用可能で、入力光量に応じた電気信号を
時系列で出力するＣＣＤ等の光電変換素子からの出力信
号を高速で処理するためのディスクリート、ハイブリッ
ドＩＣ或いはモノリシックＩＣ構成のサンプルホールド
回路に関する。
ジタルカラー複写機における画像入力装置、ＤＴＰ（又
は、コンピュータ）におけるイメージデータ入力装置、
ファクシミリにおける原稿読取装置、或いは、ＶＴＲ等
の撮像装置に適用可能で、入力光量に応じた電気信号を
時系列で出力するＣＣＤ等の光電変換素子からの出力信
号を高速で処理するためのディスクリート、ハイブリッ
ドＩＣ或いはモノリシックＩＣ構成のサンプルホールド
回路に関する。
【０００２】
【従来の技術】一般に、この種のスキャナなどの画像入
力装置においては、原稿照明用光源の光量分布、ＣＣＤ
等の光電変換素子の感度分布等の要因が存在するため、
ＣＣＤ等から得られる光電変換信号をそのまま画像信号
として扱うことは困難であり、このような不要な要因を
取り除く必要がある。そこで、この種の画像入力装置で
は、基準となる白レベルを決める等の理由、或いは、画
像信号に関して検出した最大電圧に追従させて画像信号
のレベルを変化させるために、ＣＣＤから得られる時系
列の信号をサンプリングし、そのピーク値をホールドす
るためのサンプルホールド回路が設けられている。
力装置においては、原稿照明用光源の光量分布、ＣＣＤ
等の光電変換素子の感度分布等の要因が存在するため、
ＣＣＤ等から得られる光電変換信号をそのまま画像信号
として扱うことは困難であり、このような不要な要因を
取り除く必要がある。そこで、この種の画像入力装置で
は、基準となる白レベルを決める等の理由、或いは、画
像信号に関して検出した最大電圧に追従させて画像信号
のレベルを変化させるために、ＣＣＤから得られる時系
列の信号をサンプリングし、そのピーク値をホールドす
るためのサンプルホールド回路が設けられている。
【０００３】このようなサンプルホールド回路として、
例えば、図１４に示すように構成されたものがある。ま
ず、入力信号ＶinがＯＰアンプＡ１により形成されて入
力バッファとなるボルテージフォロワ（Ｂ１）１、及
び、ブリッジ接続されたダイオードＤ1 〜Ｄ4 によるモ
ード切換スイッチ回路なるダイオードスイッチ回路（Ｄ
ＳＷ１）２を通してホールドコンデンサＣH に与えられ
ている。このホールドコンデンサＣH の端子電圧はＯＰ
アンプＡ２により形成されたボルテージフォロワ（Ｂ
２）３によりインピーダンス変換されて信号Ｖo として
出力される。また、前記ダイオードＤ1 〜Ｄ4 は、ダイ
オードＤ1 ，Ｄ2 のアノードに接続された電流値Ｉの定
電流源４とダイオードＤ3 ，Ｄ4 のカソードに接続され
た電流値Ｉの定電流源５と、ダイオードＤ1 ，Ｄ2 のア
ノード側にコレクタが接続されたトランジスタＱ1 と、
ダイオードＤ3 ，Ｄ4 のカソード側にコレクタが接続さ
れたトランジスタＱ2 と、これらのトランジスタＱ1 ，
Ｑ2 のエミッタ側に接続された電流値２Ｉの定電流源６
とにより形成されたダイオードスイッチ駆動回路（ＤＲ
Ｖ１）７により切換駆動されるものである。トランジス
タＱ1 ，Ｑ2 のベースには、ダイオードスイッチ回路
（ＤＳＷ１）２の状態を切換制御するための制御信号Ｓ
ＡＭ，ＳＡＭＢが与えられている。これらの制御信号Ｓ
ＡＭ，ＳＡＭＢは互いに相補的な関係にあり、制御信号
ＳＡＭがＨレベル（トランジスタＱ2 が導通）の時に
は、ダイオードスイッチ回路（ＤＳＷ１）２が導通して
サンプル動作モードとなり、制御信号ＳＡＭがＬレベル
（従って、制御信号ＳＡＭＢがＨレベルでトランジスタ
Ｑ1 が導通）の時には、ダイオードスイッチ回路（ＤＳ
Ｗ１）２が非導通となってホールド動作モードとなるよ
うに構成されている。なお、トランジスタＱ1 ，Ｑ2 の
コレクタ側とホールドコンデンサＣH のアース側との間
に接続されたダイオードＤ5 ，Ｄ6 はダイオードスイッ
チ回路（ＤＳＷ１）２が非導通の時にこのダイオードス
イッチ回路（ＤＳＷ１）２の電位を規定するためのクラ
ンプダイオードである。また、図中、ＶCCはプラス側の
電源、ＶEEはマイナス側の電源を示す（各図において共
通事項である）。
例えば、図１４に示すように構成されたものがある。ま
ず、入力信号ＶinがＯＰアンプＡ１により形成されて入
力バッファとなるボルテージフォロワ（Ｂ１）１、及
び、ブリッジ接続されたダイオードＤ1 〜Ｄ4 によるモ
ード切換スイッチ回路なるダイオードスイッチ回路（Ｄ
ＳＷ１）２を通してホールドコンデンサＣH に与えられ
ている。このホールドコンデンサＣH の端子電圧はＯＰ
アンプＡ２により形成されたボルテージフォロワ（Ｂ
２）３によりインピーダンス変換されて信号Ｖo として
出力される。また、前記ダイオードＤ1 〜Ｄ4 は、ダイ
オードＤ1 ，Ｄ2 のアノードに接続された電流値Ｉの定
電流源４とダイオードＤ3 ，Ｄ4 のカソードに接続され
た電流値Ｉの定電流源５と、ダイオードＤ1 ，Ｄ2 のア
ノード側にコレクタが接続されたトランジスタＱ1 と、
ダイオードＤ3 ，Ｄ4 のカソード側にコレクタが接続さ
れたトランジスタＱ2 と、これらのトランジスタＱ1 ，
Ｑ2 のエミッタ側に接続された電流値２Ｉの定電流源６
とにより形成されたダイオードスイッチ駆動回路（ＤＲ
Ｖ１）７により切換駆動されるものである。トランジス
タＱ1 ，Ｑ2 のベースには、ダイオードスイッチ回路
（ＤＳＷ１）２の状態を切換制御するための制御信号Ｓ
ＡＭ，ＳＡＭＢが与えられている。これらの制御信号Ｓ
ＡＭ，ＳＡＭＢは互いに相補的な関係にあり、制御信号
ＳＡＭがＨレベル（トランジスタＱ2 が導通）の時に
は、ダイオードスイッチ回路（ＤＳＷ１）２が導通して
サンプル動作モードとなり、制御信号ＳＡＭがＬレベル
（従って、制御信号ＳＡＭＢがＨレベルでトランジスタ
Ｑ1 が導通）の時には、ダイオードスイッチ回路（ＤＳ
Ｗ１）２が非導通となってホールド動作モードとなるよ
うに構成されている。なお、トランジスタＱ1 ，Ｑ2 の
コレクタ側とホールドコンデンサＣH のアース側との間
に接続されたダイオードＤ5 ，Ｄ6 はダイオードスイッ
チ回路（ＤＳＷ１）２が非導通の時にこのダイオードス
イッチ回路（ＤＳＷ１）２の電位を規定するためのクラ
ンプダイオードである。また、図中、ＶCCはプラス側の
電源、ＶEEはマイナス側の電源を示す（各図において共
通事項である）。
【０００４】図１５はこのような構成のサンプルホール
ド回路における入力信号Ｖinと出力信号Ｖo との関係を
示すタイミングチャートである。
ド回路における入力信号Ｖinと出力信号Ｖo との関係を
示すタイミングチャートである。
【０００５】
【発明が解決しようとする課題】データコンバージョン
を含むアナログ信号処理回路では、サンプルホールド回
路は非常に重要な要素を占める。このようなサンプルホ
ールド回路では、高精度・高速サンプリング及び低ドル
ープ（ホールド動作時において、モード切換スイッチ回
路の電流の一部がホールドコンデンサに流れることによ
り発生する）が非常に重要な要素となる。
を含むアナログ信号処理回路では、サンプルホールド回
路は非常に重要な要素を占める。このようなサンプルホ
ールド回路では、高精度・高速サンプリング及び低ドル
ープ（ホールド動作時において、モード切換スイッチ回
路の電流の一部がホールドコンデンサに流れることによ
り発生する）が非常に重要な要素となる。
【０００６】ところが、図１４に示したような従来のサ
ンプルホールド回路構成において、ボルテージフォロワ
（Ｂ２）３の入力段にＦＥＴを用いた構成では、低ドル
ープは確保できるものの、オフセットが大きいとか、雑
音が大きいとか、高速性を確保し難いといった欠点があ
る。一方、ボルテージフォロワ（Ｂ２）３の入力段にバ
イポーラトランジスタを用いた通常の構成では、オフセ
ットが小さく、雑音も小さいため、高精度・高速性は確
保しやすいが、低ドループを実現するのが困難であると
いう欠点がある。結局、高精度・高速サンプリング及び
低ドループを全て同時に満足するサンプルホールド回路
構成は実現されていないものである。
ンプルホールド回路構成において、ボルテージフォロワ
（Ｂ２）３の入力段にＦＥＴを用いた構成では、低ドル
ープは確保できるものの、オフセットが大きいとか、雑
音が大きいとか、高速性を確保し難いといった欠点があ
る。一方、ボルテージフォロワ（Ｂ２）３の入力段にバ
イポーラトランジスタを用いた通常の構成では、オフセ
ットが小さく、雑音も小さいため、高精度・高速性は確
保しやすいが、低ドループを実現するのが困難であると
いう欠点がある。結局、高精度・高速サンプリング及び
低ドループを全て同時に満足するサンプルホールド回路
構成は実現されていないものである。
【０００７】
【課題を解決するための手段】請求項１記載のサンプル
ホールド回路は、入力光量に応じた電気信号を時系列で
出力するＣＣＤ等の光電変換素子からの出力信号を入力
とする入力バッファと、サンプル動作とホールド動作と
の動作モードを切り換えるモード切換スイッチ回路と、
切り換えられた動作モードに従い前記入力バッファを介
して入力された前記出力信号をサンプリングしてそのピ
ーク値をホールドするホールドコンデンサとを備えたサ
ンプルホールド回路において、前記ホールドコンデンサ
の後段側にバイポーラトランジスタを主要要素として形
成され前記出力信号の画素周波数に応じて動作電流が変
化されるボルテージフォロワを設けたものである。
ホールド回路は、入力光量に応じた電気信号を時系列で
出力するＣＣＤ等の光電変換素子からの出力信号を入力
とする入力バッファと、サンプル動作とホールド動作と
の動作モードを切り換えるモード切換スイッチ回路と、
切り換えられた動作モードに従い前記入力バッファを介
して入力された前記出力信号をサンプリングしてそのピ
ーク値をホールドするホールドコンデンサとを備えたサ
ンプルホールド回路において、前記ホールドコンデンサ
の後段側にバイポーラトランジスタを主要要素として形
成され前記出力信号の画素周波数に応じて動作電流が変
化されるボルテージフォロワを設けたものである。
【０００８】請求項２記載のサンプルホールド回路は、
請求項１記載のサンプルホールド回路中のボルテージフ
ォロワに代えて、バイポーラトランジスタを主要要素と
して形成され出力信号の振幅に応じて動作電流が変化さ
れるボルテージフォロワを設けたものである。
請求項１記載のサンプルホールド回路中のボルテージフ
ォロワに代えて、バイポーラトランジスタを主要要素と
して形成され出力信号の振幅に応じて動作電流が変化さ
れるボルテージフォロワを設けたものである。
【０００９】請求項３記載のサンプルホールド回路は、
請求項１記載のサンプルホールド回路中のボルテージフ
ォロワに代えて、バイポーラトランジスタを主要要素と
して形成されサンプル動作モード時にはホールド動作モ
ード時より大きくなるように動作電流が切り換えられる
ボルテージフォロワを設けたものである。
請求項１記載のサンプルホールド回路中のボルテージフ
ォロワに代えて、バイポーラトランジスタを主要要素と
して形成されサンプル動作モード時にはホールド動作モ
ード時より大きくなるように動作電流が切り換えられる
ボルテージフォロワを設けたものである。
【００１０】請求項４記載のサンプルホールド回路は、
請求項１，２及び３記載のサンプルホールド回路中のボ
ルテージフォロワを組み合わせたもので、バイポーラト
ランジスタを主要要素として形成されて、出力信号の画
素周波数、この出力信号の振幅、又は、サンプル動作と
ホールド動作との動作モードの切換の少なくとも一つに
応じて動作電流が変化されるボルテージフォロワを設け
たものである。
請求項１，２及び３記載のサンプルホールド回路中のボ
ルテージフォロワを組み合わせたもので、バイポーラト
ランジスタを主要要素として形成されて、出力信号の画
素周波数、この出力信号の振幅、又は、サンプル動作と
ホールド動作との動作モードの切換の少なくとも一つに
応じて動作電流が変化されるボルテージフォロワを設け
たものである。
【００１１】請求項５記載のサンプルホールド回路は、
請求項１，２，３又は４記載のサンプルホールド回路の
構成に加えて、サンプル動作時にホールドコンデンサの
電圧を入力バッファの入力側に帰還させる帰還回路を設
けたものである。
請求項１，２，３又は４記載のサンプルホールド回路の
構成に加えて、サンプル動作時にホールドコンデンサの
電圧を入力バッファの入力側に帰還させる帰還回路を設
けたものである。
【００１２】請求項６記載のサンプルホールド回路は、
請求項１，２，３又は４記載のサンプルホールド回路の
構成に加えて、サンプル動作時とホールド動作時とで入
力バッファに対して異なる帰還回路を形成したものであ
る。
請求項１，２，３又は４記載のサンプルホールド回路の
構成に加えて、サンプル動作時とホールド動作時とで入
力バッファに対して異なる帰還回路を形成したものであ
る。
【００１３】請求項７記載のサンプルホールド回路は、
請求項１，２，３又は４記載のサンプルホールド回路の
構成において、出力信号に切換信号を重畳させた制御信
号により切換制御されるモード切換スイッチ回路とした
ものである。
請求項１，２，３又は４記載のサンプルホールド回路の
構成において、出力信号に切換信号を重畳させた制御信
号により切換制御されるモード切換スイッチ回路とした
ものである。
【００１４】
【作用】請求項１記載のサンプルホールド回路において
は、ほぼ画素周波数に比例してホールドコンデンサに対
するボルテージフォロワの動作電流が変化するので、出
力信号の画素周波数が低い場合にはボルテージフォロワ
の入力電流も小さくなるためホールドコンデンサのドル
ープも小さくなり画素周波数に見合ったホールド時間が
確保される。また、ボルテージフォロワはバイポーラト
ランジスタを主要要素として形成されているので、その
動作電流も小さくて済み、画素周波数に応じた低い消費
電力となる。一方、出力信号の画素周波数が高い場合に
はボルテージフォロワの動作電流が大きくなるので、大
きなスルーレイトが確保され、高速応答が可能となる。
は、ほぼ画素周波数に比例してホールドコンデンサに対
するボルテージフォロワの動作電流が変化するので、出
力信号の画素周波数が低い場合にはボルテージフォロワ
の入力電流も小さくなるためホールドコンデンサのドル
ープも小さくなり画素周波数に見合ったホールド時間が
確保される。また、ボルテージフォロワはバイポーラト
ランジスタを主要要素として形成されているので、その
動作電流も小さくて済み、画素周波数に応じた低い消費
電力となる。一方、出力信号の画素周波数が高い場合に
はボルテージフォロワの動作電流が大きくなるので、大
きなスルーレイトが確保され、高速応答が可能となる。
【００１５】請求項２記載のサンプルホールド回路にお
いては、出力信号の振幅、即ち、大きさに比例してボル
テージフォロワの動作電流が変化するので、出力信号が
大きい場合にはボルテージフォロワの動作電流も大きく
なるため、十分なスルーレイトが確保される。一方、出
力信号が小さい場合にはボルテージフォロワの動作電流
も小さくなることにより、ボルテージフォロワの入力電
流が小さくなるため、ホールド時のドループが低く抑え
られる。
いては、出力信号の振幅、即ち、大きさに比例してボル
テージフォロワの動作電流が変化するので、出力信号が
大きい場合にはボルテージフォロワの動作電流も大きく
なるため、十分なスルーレイトが確保される。一方、出
力信号が小さい場合にはボルテージフォロワの動作電流
も小さくなることにより、ボルテージフォロワの入力電
流が小さくなるため、ホールド時のドループが低く抑え
られる。
【００１６】請求項３記載のサンプルホールド回路にお
いては、ボルテージフォロワの動作電流がサンプル動作
時には大きくホールド動作時には小さくされるため、サ
ンプル動作時にはモード切換スイッチ回路が閉じている
ことによりボルテージフォロワの入力電流が多少流れて
も支障がなく大きなスルーレイトを確保でき、かつ、ホ
ールド動作時にはボルテージフォロワの入力電流が小さ
くなることによりホールドコンデンサのドループが低く
抑えられる。
いては、ボルテージフォロワの動作電流がサンプル動作
時には大きくホールド動作時には小さくされるため、サ
ンプル動作時にはモード切換スイッチ回路が閉じている
ことによりボルテージフォロワの入力電流が多少流れて
も支障がなく大きなスルーレイトを確保でき、かつ、ホ
ールド動作時にはボルテージフォロワの入力電流が小さ
くなることによりホールドコンデンサのドループが低く
抑えられる。
【００１７】請求項４記載のサンプルホールド回路にお
いては、請求項１，２及び３記載のサンプルホールド回
路におけるボルテージフォロワを組み合わせて構成して
いるので、各々の請求項１，２及び３記載のサンプルホ
ールド回路による作用が同時に得られる。
いては、請求項１，２及び３記載のサンプルホールド回
路におけるボルテージフォロワを組み合わせて構成して
いるので、各々の請求項１，２及び３記載のサンプルホ
ールド回路による作用が同時に得られる。
【００１８】請求項５記載のサンプルホールド回路にお
いては、サンプル動作時にホールドコンデンサの電圧を
入力バッファにフィードバックさせているので、ホール
ド動作時には入力信号のボルテージフォロワとなるた
め、サンプル動作時はモード切換スイッチ回路のスイッ
チオン時のインピーダンス、及び、入力バッファの出力
インピーダンスによるサンプリング電圧のずれが、ホー
ルドコンデンサの電圧をフィードバックすることで軽減
され、良好なるサンプリング特性が得られる。一方、ホ
ールド動作時にはホールドコンデンサが入力バッファと
切り離されるため、入力バッファの入力電流の影響が除
去され、出力側のボルテージフォロワの入力電流による
ドループのみになる。
いては、サンプル動作時にホールドコンデンサの電圧を
入力バッファにフィードバックさせているので、ホール
ド動作時には入力信号のボルテージフォロワとなるた
め、サンプル動作時はモード切換スイッチ回路のスイッ
チオン時のインピーダンス、及び、入力バッファの出力
インピーダンスによるサンプリング電圧のずれが、ホー
ルドコンデンサの電圧をフィードバックすることで軽減
され、良好なるサンプリング特性が得られる。一方、ホ
ールド動作時にはホールドコンデンサが入力バッファと
切り離されるため、入力バッファの入力電流の影響が除
去され、出力側のボルテージフォロワの入力電流による
ドループのみになる。
【００１９】請求項６記載のサンプルホールド回路にお
いては、入力バッファに対する帰還回路がサンプル動作
時とホールド動作時とで異ならせているので、サンプル
動作時には上記の請求項５記載のサンプルホールド回路
の場合と同様に、モード切換スイッチ回路のスイッチオ
ン時のインピーダンス、及び、入力バッファの出力イン
ピーダンスによるサンプリング電圧のずれが、ホールド
コンデンサの電圧をフィードバックすることで軽減さ
れ、良好なるサンプリング特性が得られる。また、ホー
ルド動作時にはホールドコンデンサが入力バッファと切
り離されるため、入力バッファの入力電流の影響が除去
され、出力側のボルテージフォロワの入力電流によるド
ループのみになるとともに、その入力段の増幅器が切り
換えられて出力のボルテージフォロワとして働くことに
なり、入力信号からのフィードスルーが非常に小さく抑
えられる。
いては、入力バッファに対する帰還回路がサンプル動作
時とホールド動作時とで異ならせているので、サンプル
動作時には上記の請求項５記載のサンプルホールド回路
の場合と同様に、モード切換スイッチ回路のスイッチオ
ン時のインピーダンス、及び、入力バッファの出力イン
ピーダンスによるサンプリング電圧のずれが、ホールド
コンデンサの電圧をフィードバックすることで軽減さ
れ、良好なるサンプリング特性が得られる。また、ホー
ルド動作時にはホールドコンデンサが入力バッファと切
り離されるため、入力バッファの入力電流の影響が除去
され、出力側のボルテージフォロワの入力電流によるド
ループのみになるとともに、その入力段の増幅器が切り
換えられて出力のボルテージフォロワとして働くことに
なり、入力信号からのフィードスルーが非常に小さく抑
えられる。
【００２０】請求項７記載のサンプルホールド回路にお
いては、モード切換スイッチ回路を切換制御するための
制御信号を、出力信号に切換信号を重畳させたものとし
ているので、モード切換スイッチ回路をトランジスタ等
により簡単かつ駆動電流の小さなものとして形成できる
ため、小規模で消費電流の小さなモード切換スイッチ回
路となる。
いては、モード切換スイッチ回路を切換制御するための
制御信号を、出力信号に切換信号を重畳させたものとし
ているので、モード切換スイッチ回路をトランジスタ等
により簡単かつ駆動電流の小さなものとして形成できる
ため、小規模で消費電流の小さなモード切換スイッチ回
路となる。
【００２１】
【実施例】請求項１記載の発明の一実施例を図１及び図
２に基づいて説明する。図１４で示した部分と同一部分
は同一符号を用いて示す。本実施例のサンプルホールド
回路は、図１４に示したサンプルホールド回路中のボル
テージフォロワ（Ｂ１）１、ダイオードスイッチ回路
（ＤＳＷ１）２、ホールドコンデンサＣH 、定電流源
４，５，６及びダイオードスイッチ駆動回路（ＤＲＶ
１）７はそのまま用いた構成とされ、ボルテージフォロ
ワ（Ｂ２）３に代えて、本実施例の特徴とするボルテー
ジフォロワ（Ｂ３）８がホールドコンデンサＣH の後段
側に接続された構成とされている。このボルテージフォ
ロワ（Ｂ３）８は、バイポーラトランジスタを主要要素
として、ＣＣＤ等の出力信号の画素周波数に応じてバイ
アス電流（動作電流）が変化するボルテージフォロワと
して構成されたもので、大別すると、バイアス電流制御
型ＯＰアンプ構成のボルテージフォロワ（Ｂ４）９と、
そのバイアス電流制御入力に接続された周波数‐電圧変
換回路（ＦＶＩ）１０とにより構成されている。
２に基づいて説明する。図１４で示した部分と同一部分
は同一符号を用いて示す。本実施例のサンプルホールド
回路は、図１４に示したサンプルホールド回路中のボル
テージフォロワ（Ｂ１）１、ダイオードスイッチ回路
（ＤＳＷ１）２、ホールドコンデンサＣH 、定電流源
４，５，６及びダイオードスイッチ駆動回路（ＤＲＶ
１）７はそのまま用いた構成とされ、ボルテージフォロ
ワ（Ｂ２）３に代えて、本実施例の特徴とするボルテー
ジフォロワ（Ｂ３）８がホールドコンデンサＣH の後段
側に接続された構成とされている。このボルテージフォ
ロワ（Ｂ３）８は、バイポーラトランジスタを主要要素
として、ＣＣＤ等の出力信号の画素周波数に応じてバイ
アス電流（動作電流）が変化するボルテージフォロワと
して構成されたもので、大別すると、バイアス電流制御
型ＯＰアンプ構成のボルテージフォロワ（Ｂ４）９と、
そのバイアス電流制御入力に接続された周波数‐電圧変
換回路（ＦＶＩ）１０とにより構成されている。
【００２２】ここに、前記ボルテージフォロワ（Ｂ４）
９は、トランジスタＱ11〜Ｑ15を主体としたＯＰアンプ
Ａ３と、差動入力構成のトランジスタＱ11，Ｑ12のエミ
ッタ側に接続されてトランジスタＱ16〜Ｑ18及びエミッ
タ抵抗Ｒ11〜Ｒ13により構成された抵抗挿入型カレント
ミラー回路１１と、これらのトランジスタＱ16〜Ｑ１８
のベース側にエミッタが接続されたトランジスタＱ１９
とこのトランジスタＱ19のエミッタ・トランジスタ
Ｑ13，Ｑ14のエミッタ間に接続された抵抗Ｒ14とによる
エミッタフォロワ１２とにより構成されている。また、
周波数‐電圧変換回路（ＦＶＩ）１０は、画素周波数を
規定する画素クロックＰＩＸを入力としてその立ち上が
りエッジを検出するインバータＬ1 、抵抗ＲD 、コンデ
ンサＣD 及びＡＮＤゲートＬ2 による立ち上がりエッジ
検出回路１３と、この立ち上がりエッジ検出回路１３の
出力を入力とするトランジスタＱL1と前記出力をインバ
ータＬ3 で反転させた信号を入力とするトランジスタＱ
L2とこれらのトランジスタＱL1，ＱL2のエミッタ側に接
続された電流値Ｉf の定電流源１４とによる電流切換回
路１５と、トランジスタＱL2のコレクタ側に接続された
コンデンサＣf と抵抗Ｒf との並列回路による平均化回
路１６とにより構成されている。このトランジスタＱL2
のコレクタ側（平均化回路１６の出力側）が前記ボルテ
ージフォロワ（Ｂ４）９のバイアス電流制御入力として
トランジスタＱ19のベースに接続されている。
９は、トランジスタＱ11〜Ｑ15を主体としたＯＰアンプ
Ａ３と、差動入力構成のトランジスタＱ11，Ｑ12のエミ
ッタ側に接続されてトランジスタＱ16〜Ｑ18及びエミッ
タ抵抗Ｒ11〜Ｒ13により構成された抵抗挿入型カレント
ミラー回路１１と、これらのトランジスタＱ16〜Ｑ１８
のベース側にエミッタが接続されたトランジスタＱ１９
とこのトランジスタＱ19のエミッタ・トランジスタ
Ｑ13，Ｑ14のエミッタ間に接続された抵抗Ｒ14とによる
エミッタフォロワ１２とにより構成されている。また、
周波数‐電圧変換回路（ＦＶＩ）１０は、画素周波数を
規定する画素クロックＰＩＸを入力としてその立ち上が
りエッジを検出するインバータＬ1 、抵抗ＲD 、コンデ
ンサＣD 及びＡＮＤゲートＬ2 による立ち上がりエッジ
検出回路１３と、この立ち上がりエッジ検出回路１３の
出力を入力とするトランジスタＱL1と前記出力をインバ
ータＬ3 で反転させた信号を入力とするトランジスタＱ
L2とこれらのトランジスタＱL1，ＱL2のエミッタ側に接
続された電流値Ｉf の定電流源１４とによる電流切換回
路１５と、トランジスタＱL2のコレクタ側に接続された
コンデンサＣf と抵抗Ｒf との並列回路による平均化回
路１６とにより構成されている。このトランジスタＱL2
のコレクタ側（平均化回路１６の出力側）が前記ボルテ
ージフォロワ（Ｂ４）９のバイアス電流制御入力として
トランジスタＱ19のベースに接続されている。
【００２３】このような構成において、周波数‐電圧変
換回路（ＦＶＩ）１０中の立ち上がりエッジ検出回路１
３の入力には画素クロックＰＩＸが入力されており、Ａ
ＮＤゲートＬ2 からは画素クロックＰＩＸの立ち上がり
時にＲD ・ＣD により決まる幅のＨレベルのパルスが出
力される（図２参照）。このようなＡＮＤゲートＬ2の
出力はトランジスタＱL1のベースに入力されるととも
に、インバータＬ3 により反転されてトランジスタＱL2
のベースにも入力される。ここに、ＡＮＤゲートＬ2 の
出力がＨレベルの間は電流値Ｉf なる定電流源１４の電
流は殆どがトランジスタＱL2を流れ、ＡＮＤゲートＬ2
の出力がＬレベルの間は電流値Ｉf なる定電流源１４の
電流は殆どがトランジスタＱL1を流れる。トランジスタ
ＱL2を通った電流（ＱL2 ＩC）は平均化回路１６により
直流電圧に変換されてボルテージフォロワ（Ｂ４）９側
に出力される。ここに、周波数‐電圧変換回路（ＦＶ
Ｉ）１０の出力電圧は、単位時間当たりの立ち上がりエ
ッジの数、即ち、画素周波数に比例した電圧となる。
換回路（ＦＶＩ）１０中の立ち上がりエッジ検出回路１
３の入力には画素クロックＰＩＸが入力されており、Ａ
ＮＤゲートＬ2 からは画素クロックＰＩＸの立ち上がり
時にＲD ・ＣD により決まる幅のＨレベルのパルスが出
力される（図２参照）。このようなＡＮＤゲートＬ2の
出力はトランジスタＱL1のベースに入力されるととも
に、インバータＬ3 により反転されてトランジスタＱL2
のベースにも入力される。ここに、ＡＮＤゲートＬ2 の
出力がＨレベルの間は電流値Ｉf なる定電流源１４の電
流は殆どがトランジスタＱL2を流れ、ＡＮＤゲートＬ2
の出力がＬレベルの間は電流値Ｉf なる定電流源１４の
電流は殆どがトランジスタＱL1を流れる。トランジスタ
ＱL2を通った電流（ＱL2 ＩC）は平均化回路１６により
直流電圧に変換されてボルテージフォロワ（Ｂ４）９側
に出力される。ここに、周波数‐電圧変換回路（ＦＶ
Ｉ）１０の出力電圧は、単位時間当たりの立ち上がりエ
ッジの数、即ち、画素周波数に比例した電圧となる。
【００２４】ボルテージフォロワ（Ｂ４）９では、この
ような画素周波数に比例した電圧によるバイアス電流制
御入力が、エミッタフォロワ１２を通してトランジスタ
Ｑ16〜Ｑ18のベースに与えられる。これらのトランジス
タＱ16〜Ｑ18等による抵抗挿入型カレントミラー回路１
１では、トランジスタＱ17，Ｑ18に流れる電流がトラン
ジスタＱ16に流れる電流に対して各々Ｒ11／Ｒ12，Ｒ11
／Ｒ13倍となる。この時、トランジスタＱ16に流れる電
流はバイアス電流制御入力にほぼ比例しているため、ト
ランジスタＱ11，Ｑ12のバイアス電流、即ち、トランジ
スタＱ17のコレクタ電流もバイアス電流制御入力に比例
したものとなる。このため、画素周波数が低くなった場
合には、ボルテージフォロワ（Ｂ４）９のバイアス電流
も小さくなってトランジスタＱ11のベース電流も小さく
なるので、ホールドコンデンサＣH のドープも小さくな
り、画素周波数に見合ったホールド時間が確保できる。
同時に、ボルテージフォロワ（Ｂ４）９の動作電流も小
さくなるので、画素周波数に応じた消費電力で収まるも
のとなる。即ち、画素周波数が高い時には消費電力が大
きいが高速応答を確保でき、画素周波数が低い時には消
費電力を抑えて長時間のホールドを行えるものとなる。
ような画素周波数に比例した電圧によるバイアス電流制
御入力が、エミッタフォロワ１２を通してトランジスタ
Ｑ16〜Ｑ18のベースに与えられる。これらのトランジス
タＱ16〜Ｑ18等による抵抗挿入型カレントミラー回路１
１では、トランジスタＱ17，Ｑ18に流れる電流がトラン
ジスタＱ16に流れる電流に対して各々Ｒ11／Ｒ12，Ｒ11
／Ｒ13倍となる。この時、トランジスタＱ16に流れる電
流はバイアス電流制御入力にほぼ比例しているため、ト
ランジスタＱ11，Ｑ12のバイアス電流、即ち、トランジ
スタＱ17のコレクタ電流もバイアス電流制御入力に比例
したものとなる。このため、画素周波数が低くなった場
合には、ボルテージフォロワ（Ｂ４）９のバイアス電流
も小さくなってトランジスタＱ11のベース電流も小さく
なるので、ホールドコンデンサＣH のドープも小さくな
り、画素周波数に見合ったホールド時間が確保できる。
同時に、ボルテージフォロワ（Ｂ４）９の動作電流も小
さくなるので、画素周波数に応じた消費電力で収まるも
のとなる。即ち、画素周波数が高い時には消費電力が大
きいが高速応答を確保でき、画素周波数が低い時には消
費電力を抑えて長時間のホールドを行えるものとなる。
【００２５】つづいて、請求項２記載の発明の一実施例
を図３及び図４により説明する。前記実施例で示した部
分と同一部分は同一符号を用いて示す（以下の実施例で
も同様とする）。本実施例も、前記実施例と同様に、図
１４に示したサンプルホールド回路中のボルテージフォ
ロワ（Ｂ１）１、ダイオードスイッチ回路（ＤＳＷ１）
２、ホールドコンデンサＣH 、定電流源４，５，６及び
ダイオードスイッチ駆動回路（ＤＲＶ１）７はそのまま
用いた構成とされ、さらに、前記実施例中に示したバイ
アス電流制御型ＯＰアンプ構成のボルテージフォロワ
（Ｂ４）９を含む本実施例の特徴とするボルテージフォ
ロワ１７がホールドコンデンサＣH の後段側に接続され
た構成とされている。このボルテージフォロワ１７はＣ
ＣＤ等の出力信号の振幅に応じて前記ボルテージフォロ
ワ（Ｂ４）９のバイアス電流を変化させるもので、この
ボルテージフォロワ（Ｂ４）９の出力側に接続された利
得制御型増幅器（ＧＣＡ）１８と、この利得制御型増幅
器（ＧＣＡ）１８の出力側に接続されたＡＤコンバータ
（ＡＤＣ）１９と、前記ボルテージフォロワ（Ｂ４）９
のバイアス電流制御入力に接続されたＤＡコンバータ
（ＤＡＣ）２０及び抵抗ＲL とを含めて構成されてい
る。前記ＡＤコンバータ（ＡＤＣ）１９の出力はコント
ローラ（図示せず）に与えられ、前記ＤＡコンバータ
（ＤＡＣ）２０の入力には前記コントローラからのデジ
タルデータが与えられるものである。このコントローラ
からのデジタルデータは前記利得制御型増幅器（ＧＣ
Ａ）１８の利得設定入力にも与えられている。また、前
記抵抗ＲL はＤＡコンバータ（ＤＡＣ）２０の出力なる
電流を電圧値に変換してボルテージフォロワ（Ｂ４）９
のバイアス電流制御入力に与えるものである。
を図３及び図４により説明する。前記実施例で示した部
分と同一部分は同一符号を用いて示す（以下の実施例で
も同様とする）。本実施例も、前記実施例と同様に、図
１４に示したサンプルホールド回路中のボルテージフォ
ロワ（Ｂ１）１、ダイオードスイッチ回路（ＤＳＷ１）
２、ホールドコンデンサＣH 、定電流源４，５，６及び
ダイオードスイッチ駆動回路（ＤＲＶ１）７はそのまま
用いた構成とされ、さらに、前記実施例中に示したバイ
アス電流制御型ＯＰアンプ構成のボルテージフォロワ
（Ｂ４）９を含む本実施例の特徴とするボルテージフォ
ロワ１７がホールドコンデンサＣH の後段側に接続され
た構成とされている。このボルテージフォロワ１７はＣ
ＣＤ等の出力信号の振幅に応じて前記ボルテージフォロ
ワ（Ｂ４）９のバイアス電流を変化させるもので、この
ボルテージフォロワ（Ｂ４）９の出力側に接続された利
得制御型増幅器（ＧＣＡ）１８と、この利得制御型増幅
器（ＧＣＡ）１８の出力側に接続されたＡＤコンバータ
（ＡＤＣ）１９と、前記ボルテージフォロワ（Ｂ４）９
のバイアス電流制御入力に接続されたＤＡコンバータ
（ＤＡＣ）２０及び抵抗ＲL とを含めて構成されてい
る。前記ＡＤコンバータ（ＡＤＣ）１９の出力はコント
ローラ（図示せず）に与えられ、前記ＤＡコンバータ
（ＤＡＣ）２０の入力には前記コントローラからのデジ
タルデータが与えられるものである。このコントローラ
からのデジタルデータは前記利得制御型増幅器（ＧＣ
Ａ）１８の利得設定入力にも与えられている。また、前
記抵抗ＲL はＤＡコンバータ（ＤＡＣ）２０の出力なる
電流を電圧値に変換してボルテージフォロワ（Ｂ４）９
のバイアス電流制御入力に与えるものである。
【００２６】このような構成において、初期状態におい
ては、利得制御型増幅器（ＧＣＡ）１８の利得は最小利
得となっており、最大の光電変換信号が入力されてい
る。この状態でのＡＤコンバータ（ＡＤＣ）１９の出力
データＤＯ0 〜ＤＯ7 はこの時の信号をアナログ・デジ
タル変換したデータとなる。コントローラはこのような
デジタルデータ中から最大のデータを検出し、利得設定
データＤＩ0 〜ＤＩ7 として利得制御型増幅器（ＧＣ
Ａ）１８の利得設定入力に書き込む。この利得制御型増
幅器（ＧＣＡ）１８の利得設定カーブは設定値に対して
反比例する特性を持つため、利得制御型増幅器（ＧＣ
Ａ）１８の出力としては、信号の最大値（ＸＸH ）がほ
ぼＡＤコンバータ（ＡＤＣ）１９のフルスケールとなる
ように利得が決められたものとなる。このとき、利得設
定データＤＩ0 〜ＤＩ7 はＤＡコンバータ（ＤＡＣ）２
０にも書き込まれる（図４参照）。よって、このＤＡコ
ンバータ（ＤＡＣ）２０の出力電流はこの書込データに
比例して出力されることになり、ボルテージフォロワ
（Ｂ４）９のバイアス電流も利得設定データＤＩ0 〜Ｄ
Ｉ7の値に比例したものとなる。即ち、ＣＣＤ等の出力
信号（入力信号Ｖin）の大きさ（振幅）に比例してバイ
アス電流が変化するため、信号の振幅が大きいときには
バイアス電流が大きくなって十分なスルーレイトが得ら
れ、信号の振幅が小さいときにはバイアス電流が小さく
なってボルテージフォロワ（Ｂ４）９の入力電流が小さ
くなることにより、ホールド時のドループを低く抑える
ことができる。
ては、利得制御型増幅器（ＧＣＡ）１８の利得は最小利
得となっており、最大の光電変換信号が入力されてい
る。この状態でのＡＤコンバータ（ＡＤＣ）１９の出力
データＤＯ0 〜ＤＯ7 はこの時の信号をアナログ・デジ
タル変換したデータとなる。コントローラはこのような
デジタルデータ中から最大のデータを検出し、利得設定
データＤＩ0 〜ＤＩ7 として利得制御型増幅器（ＧＣ
Ａ）１８の利得設定入力に書き込む。この利得制御型増
幅器（ＧＣＡ）１８の利得設定カーブは設定値に対して
反比例する特性を持つため、利得制御型増幅器（ＧＣ
Ａ）１８の出力としては、信号の最大値（ＸＸH ）がほ
ぼＡＤコンバータ（ＡＤＣ）１９のフルスケールとなる
ように利得が決められたものとなる。このとき、利得設
定データＤＩ0 〜ＤＩ7 はＤＡコンバータ（ＤＡＣ）２
０にも書き込まれる（図４参照）。よって、このＤＡコ
ンバータ（ＤＡＣ）２０の出力電流はこの書込データに
比例して出力されることになり、ボルテージフォロワ
（Ｂ４）９のバイアス電流も利得設定データＤＩ0 〜Ｄ
Ｉ7の値に比例したものとなる。即ち、ＣＣＤ等の出力
信号（入力信号Ｖin）の大きさ（振幅）に比例してバイ
アス電流が変化するため、信号の振幅が大きいときには
バイアス電流が大きくなって十分なスルーレイトが得ら
れ、信号の振幅が小さいときにはバイアス電流が小さく
なってボルテージフォロワ（Ｂ４）９の入力電流が小さ
くなることにより、ホールド時のドループを低く抑える
ことができる。
【００２７】また、請求項３記載の発明の一実施例を図
５及び図６により説明する。本実施例も、前述した二つ
の実施例と同様に、図１４に示したサンプルホールド回
路中のボルテージフォロワ（Ｂ１）１、ダイオードスイ
ッチ回路（ＤＳＷ１）２、ホールドコンデンサＣH 、定
電流源４，５，６及びダイオードスイッチ駆動回路（Ｄ
ＲＶ１）７はそのまま用いた構成とされ、さらに、前述
した実施例中に示したバイアス電流制御型ＯＰアンプ構
成のボルテージフォロワ（Ｂ４）９を含む本実施例の特
徴とするボルテージフォロワ２１がホールドコンデンサ
ＣH の後段側に接続された構成とされている。このボル
テージフォロワ２１はサンプル動作モード時にはホール
ド動作モード時よりボルテージフォロワ（Ｂ４）９のバ
イアス電流が大きくなるように切り換えるもので、ボル
テージフォロワ（Ｂ４）９と、このボルテージフォロワ
（Ｂ４）９のバイアス電流制御入力に接続されたバイア
ス電流スイッチ回路（ＢＳＷ１）２２とにより構成され
ている。このバイアス電流スイッチ回路（ＢＳＷ１）２
２はダイオードスイッチ駆動回路（ＤＲＶ１）７とは対
称的な構成とされており、制御信号ＳＡＭＢがベースに
与えられたトランジスタＱB1と制御信号ＳＡＭがベース
に与えられたランジスタＱB2とこれらのトランジスタＱ
B1，ＱB2のエミッタに接続された電流値ＩB1の定電流源
２３とトランジスタＱB1の出力（コレクタ端子）に接続
された電流値ＩB2の定電流源２４とトランジスタＱB1の
出力（コレクタ端子）に接続された抵抗ＲB1とにより構
成されている。
５及び図６により説明する。本実施例も、前述した二つ
の実施例と同様に、図１４に示したサンプルホールド回
路中のボルテージフォロワ（Ｂ１）１、ダイオードスイ
ッチ回路（ＤＳＷ１）２、ホールドコンデンサＣH 、定
電流源４，５，６及びダイオードスイッチ駆動回路（Ｄ
ＲＶ１）７はそのまま用いた構成とされ、さらに、前述
した実施例中に示したバイアス電流制御型ＯＰアンプ構
成のボルテージフォロワ（Ｂ４）９を含む本実施例の特
徴とするボルテージフォロワ２１がホールドコンデンサ
ＣH の後段側に接続された構成とされている。このボル
テージフォロワ２１はサンプル動作モード時にはホール
ド動作モード時よりボルテージフォロワ（Ｂ４）９のバ
イアス電流が大きくなるように切り換えるもので、ボル
テージフォロワ（Ｂ４）９と、このボルテージフォロワ
（Ｂ４）９のバイアス電流制御入力に接続されたバイア
ス電流スイッチ回路（ＢＳＷ１）２２とにより構成され
ている。このバイアス電流スイッチ回路（ＢＳＷ１）２
２はダイオードスイッチ駆動回路（ＤＲＶ１）７とは対
称的な構成とされており、制御信号ＳＡＭＢがベースに
与えられたトランジスタＱB1と制御信号ＳＡＭがベース
に与えられたランジスタＱB2とこれらのトランジスタＱ
B1，ＱB2のエミッタに接続された電流値ＩB1の定電流源
２３とトランジスタＱB1の出力（コレクタ端子）に接続
された電流値ＩB2の定電流源２４とトランジスタＱB1の
出力（コレクタ端子）に接続された抵抗ＲB1とにより構
成されている。
【００２８】このような構成において、制御信号ＳＡＭ
がＨレベル（制御信号ＳＡＭＢはＬレベル）なるサンプ
ル動作時にはトランジスタＱB1が導通するため抵抗ＲB1
には（ＩB1＋ＩB2）なる電流が流れ、制御信号ＳＡＭが
Ｌレベル（制御信号ＳＡＭＢはＨレベル）なるホールド
動作時にはトランジスタＱB2が導通するため抵抗ＲB1に
はＩB2なる電流が流れる。よって、バイアス電流スイッ
チ回路（ＢＳＷ１）２２の出力はオフセットを持つもの
となり、図６中に示すように、サンプル動作時にそのレ
ベルが大きくなるパルス波形としてボルテージフォロワ
（Ｂ４）９のバイアス電流制御入力に与えられる。この
ため、ボルテージフォロワ（Ｂ４）９のバイアス電流は
サンプル動作時に大きくなり、ホールド動作時には小さ
くなる。ここに、サンプル動作時にはダイオードスイッ
チ回路（ＤＳＷ１）２は閉じているのでボルテージフォ
ロワ（Ｂ４）９のバイアス電流が多少流れても問題はな
く、大きなスルーレイトを確保できるものとなる。ま
た、ホールド動作時にはボルテージフォロワ（Ｂ４）９
のバイアス電流が小さくなるため、ボルテージフォロワ
（Ｂ４）９の入力電流も小さくなり、ホールドコンデン
サＣH のドループが低く抑えられることになる。
がＨレベル（制御信号ＳＡＭＢはＬレベル）なるサンプ
ル動作時にはトランジスタＱB1が導通するため抵抗ＲB1
には（ＩB1＋ＩB2）なる電流が流れ、制御信号ＳＡＭが
Ｌレベル（制御信号ＳＡＭＢはＨレベル）なるホールド
動作時にはトランジスタＱB2が導通するため抵抗ＲB1に
はＩB2なる電流が流れる。よって、バイアス電流スイッ
チ回路（ＢＳＷ１）２２の出力はオフセットを持つもの
となり、図６中に示すように、サンプル動作時にそのレ
ベルが大きくなるパルス波形としてボルテージフォロワ
（Ｂ４）９のバイアス電流制御入力に与えられる。この
ため、ボルテージフォロワ（Ｂ４）９のバイアス電流は
サンプル動作時に大きくなり、ホールド動作時には小さ
くなる。ここに、サンプル動作時にはダイオードスイッ
チ回路（ＤＳＷ１）２は閉じているのでボルテージフォ
ロワ（Ｂ４）９のバイアス電流が多少流れても問題はな
く、大きなスルーレイトを確保できるものとなる。ま
た、ホールド動作時にはボルテージフォロワ（Ｂ４）９
のバイアス電流が小さくなるため、ボルテージフォロワ
（Ｂ４）９の入力電流も小さくなり、ホールドコンデン
サＣH のドループが低く抑えられることになる。
【００２９】さらに、請求項４記載の発明の一実施例を
図７により説明する。本実施例は、実質的に前述した実
施例を組み合わせて構成したものであり、例えば、図３
に示したサンプルホールド回路において、ＤＡコンバー
タ（ＤＡＣ）２０を含む図７に示すバイアス電流コント
ロール部（ＢＣＯＮＴ）２５を設け、ボルテージフォロ
ワ（Ｂ４）９とともにボルテージフォロワ２６を形成す
るようにしたものである。即ち、図３中に示したボルテ
ージフォロワ（Ｂ１）１からＡＤコンバータ（ＡＤＣ）
１９までの構成要素は、本実施例でもそのまま用いられ
ている。
図７により説明する。本実施例は、実質的に前述した実
施例を組み合わせて構成したものであり、例えば、図３
に示したサンプルホールド回路において、ＤＡコンバー
タ（ＤＡＣ）２０を含む図７に示すバイアス電流コント
ロール部（ＢＣＯＮＴ）２５を設け、ボルテージフォロ
ワ（Ｂ４）９とともにボルテージフォロワ２６を形成す
るようにしたものである。即ち、図３中に示したボルテ
ージフォロワ（Ｂ１）１からＡＤコンバータ（ＡＤＣ）
１９までの構成要素は、本実施例でもそのまま用いられ
ている。
【００３０】このボルテージフォロワ２６は周波数‐電
圧変換回路（ＦＶ１）１０に準じた構成の周波数‐電圧
変換回路（ＦＶ２）２７と、前記ＤＡコンバータ（ＤＡ
Ｃ）２０と、前記バイアス電流スイッチ回路（ＢＳＷ
１）２２に準じた構成のバイアス電流スイッチ回路（Ｂ
ＳＷ２）２８とにより構成されている。ここに、入力信
号Ｖinの大きさに比例したバイアス電流を得るための利
得設定データＤＩ0 〜ＤＩ7 が入力されるＤＡコンバー
タ（ＤＡＣ）２０の出力は、周波数‐電圧変換回路（Ｆ
Ｖ２）２７中の電流切換回路１５のトランジスタＱL1，
ＱL2のエミッタに接続されている。これにより、ＤＡコ
ンバータ（ＤＡＣ）２０の出力が周波数‐電圧変換回路
（ＦＶ２）２７の切換電流として入力されており、動作
的には、図１中に示した電流値Ｉf が入力信号Ｖinの大
きさに比例するようなものとなる。また、バイアス電流
スイッチ回路（ＢＳＷ２）２８では定電流源２３，２４
として各々エミッタ抵抗ＲB2，ＲB3付きのトランジスタ
ＱB3，ＱB4が設けられ、周波数‐電圧変換回路（ＦＶ
２）２７中の平均化回路１６としてはコンデンサＣf 、
抵抗Ｒf に次段のトランジスタＱB3，ＱB4のベース・エ
ミッタ間電圧を補償するためのトランジスタＱL3が付加
された構成とされている。即ち、周波数‐電圧変換回路
（ＦＶ２）２７の出力がバイアス電流スイッチ回路（Ｂ
ＳＷ２）２８の動作電流をコントロールするための入力
に接続され、このバイアス電流スイッチ回路（ＢＳＷ
２）２８の出力がボルテージフォロワ（Ｂ４）９のバイ
アス電流制御入力に接続されているため、このボルテー
ジフォロワ（Ｂ４）９のバイアス電流は信号の大きさ
（振幅）及び画素周波数に比例し、かつ、サンプル動作
時にはホールド動作時よりも大きな電流となるようにコ
ントロールされることになる。この結果、前述した実施
例の効果を併せ持つものとなる。
圧変換回路（ＦＶ１）１０に準じた構成の周波数‐電圧
変換回路（ＦＶ２）２７と、前記ＤＡコンバータ（ＤＡ
Ｃ）２０と、前記バイアス電流スイッチ回路（ＢＳＷ
１）２２に準じた構成のバイアス電流スイッチ回路（Ｂ
ＳＷ２）２８とにより構成されている。ここに、入力信
号Ｖinの大きさに比例したバイアス電流を得るための利
得設定データＤＩ0 〜ＤＩ7 が入力されるＤＡコンバー
タ（ＤＡＣ）２０の出力は、周波数‐電圧変換回路（Ｆ
Ｖ２）２７中の電流切換回路１５のトランジスタＱL1，
ＱL2のエミッタに接続されている。これにより、ＤＡコ
ンバータ（ＤＡＣ）２０の出力が周波数‐電圧変換回路
（ＦＶ２）２７の切換電流として入力されており、動作
的には、図１中に示した電流値Ｉf が入力信号Ｖinの大
きさに比例するようなものとなる。また、バイアス電流
スイッチ回路（ＢＳＷ２）２８では定電流源２３，２４
として各々エミッタ抵抗ＲB2，ＲB3付きのトランジスタ
ＱB3，ＱB4が設けられ、周波数‐電圧変換回路（ＦＶ
２）２７中の平均化回路１６としてはコンデンサＣf 、
抵抗Ｒf に次段のトランジスタＱB3，ＱB4のベース・エ
ミッタ間電圧を補償するためのトランジスタＱL3が付加
された構成とされている。即ち、周波数‐電圧変換回路
（ＦＶ２）２７の出力がバイアス電流スイッチ回路（Ｂ
ＳＷ２）２８の動作電流をコントロールするための入力
に接続され、このバイアス電流スイッチ回路（ＢＳＷ
２）２８の出力がボルテージフォロワ（Ｂ４）９のバイ
アス電流制御入力に接続されているため、このボルテー
ジフォロワ（Ｂ４）９のバイアス電流は信号の大きさ
（振幅）及び画素周波数に比例し、かつ、サンプル動作
時にはホールド動作時よりも大きな電流となるようにコ
ントロールされることになる。この結果、前述した実施
例の効果を併せ持つものとなる。
【００３１】また、請求項５記載の発明の一実施例を図
８及び図９により説明する。本実施例は、請求項４記載
の発明に相当する前記実施例をベースとして構成された
もので、ＯＰアンプＡ１とその出力・反転入力間に接続
された抵抗ＲA とによるボルテージフォロワ（Ｂ５）２
９が入力バッファとして設けられ、サンプル動作時にホ
ールドコンデンサＣH の端子電圧を前記ボルテージフォ
ロワ（Ｂ５）２９の反転入力側に帰還させるためのダイ
オードスイッチ回路（ＤＳＷ２）３０を備えた帰還回路
３１が設けられている。このダイオードスイッチ回路
（ＤＳＷ２）３０はダイオードスイッチ回路（ＤＳＷ
１）２と同様に４個のダイオードをブリッジ接続した構
成からなるもので、ダイオードスイッチ駆動回路（ＤＲ
Ｖ１）７と同様なダイオードスイッチ駆動回路（ＤＲＶ
２）３２によって制御信号ＳＡＭ，ＳＡＭＢのタイミン
グで導通、非導通が制御されるものである。なお、図８
においてボルテージフォロワ（Ｂ４）９以降の構成は図
示が省略されているが、図３の場合と同様に、利得制御
型増幅器（ＧＣＡ）１８とＡＤコンバータ（ＡＤＣ）１
９とが設けられている。
８及び図９により説明する。本実施例は、請求項４記載
の発明に相当する前記実施例をベースとして構成された
もので、ＯＰアンプＡ１とその出力・反転入力間に接続
された抵抗ＲA とによるボルテージフォロワ（Ｂ５）２
９が入力バッファとして設けられ、サンプル動作時にホ
ールドコンデンサＣH の端子電圧を前記ボルテージフォ
ロワ（Ｂ５）２９の反転入力側に帰還させるためのダイ
オードスイッチ回路（ＤＳＷ２）３０を備えた帰還回路
３１が設けられている。このダイオードスイッチ回路
（ＤＳＷ２）３０はダイオードスイッチ回路（ＤＳＷ
１）２と同様に４個のダイオードをブリッジ接続した構
成からなるもので、ダイオードスイッチ駆動回路（ＤＲ
Ｖ１）７と同様なダイオードスイッチ駆動回路（ＤＲＶ
２）３２によって制御信号ＳＡＭ，ＳＡＭＢのタイミン
グで導通、非導通が制御されるものである。なお、図８
においてボルテージフォロワ（Ｂ４）９以降の構成は図
示が省略されているが、図３の場合と同様に、利得制御
型増幅器（ＧＣＡ）１８とＡＤコンバータ（ＡＤＣ）１
９とが設けられている。
【００３２】このような構成において、サンプル動作時
には、ＯＰアンプＡ１の出力はダイオードスイッチ回路
（ＤＳＷ１）２を通してホールドコンデンサＣH をドラ
イブし、このホールドコンデンサＣH の端子電圧はダイ
オードスイッチ回路（ＤＳＷ２）３０を通してＯＰアン
プＡ１の反転入力に帰還される。この時、抵抗ＲA はダ
イオードスイッチ回路（ＤＳＷ２）３０のオン抵抗に対
して十分に大きな値とされているので、殆ど影響ないも
のとなる。一方、ホールド動作時にはダイオードスイッ
チ回路（ＤＳＷ１）２，（ＤＳＷ２）３０がともにオフ
し、ダイオードスイッチ回路（ＤＳＷ２）３０のオフ抵
抗は抵抗ＲA に対して十分に大きな値となるので、ＯＰ
アンプＡ１は抵抗ＲA を通したボルテージフォロワ（Ｂ
５）２９となる。
には、ＯＰアンプＡ１の出力はダイオードスイッチ回路
（ＤＳＷ１）２を通してホールドコンデンサＣH をドラ
イブし、このホールドコンデンサＣH の端子電圧はダイ
オードスイッチ回路（ＤＳＷ２）３０を通してＯＰアン
プＡ１の反転入力に帰還される。この時、抵抗ＲA はダ
イオードスイッチ回路（ＤＳＷ２）３０のオン抵抗に対
して十分に大きな値とされているので、殆ど影響ないも
のとなる。一方、ホールド動作時にはダイオードスイッ
チ回路（ＤＳＷ１）２，（ＤＳＷ２）３０がともにオフ
し、ダイオードスイッチ回路（ＤＳＷ２）３０のオフ抵
抗は抵抗ＲA に対して十分に大きな値となるので、ＯＰ
アンプＡ１は抵抗ＲA を通したボルテージフォロワ（Ｂ
５）２９となる。
【００３３】このため、サンプル動作時にはダイオード
スイッチ回路（ＤＳＷ１）２のオン時のインピーダン
ス、及び、ＯＰアンプＡ１の出力インピーダンスによる
サンプリング電圧のずれが、ホールドコンデンサＣH の
端子電圧をＯＰアンプＡ１の反転入力に帰還させること
で軽減され、良好なるサンプリング特性が得られる（図
９参照）。一方、ホールド動作時にはダイオードスイッ
チ回路（ＤＳＷ１）２，（ＤＳＷ２）３０がともにオフ
されて切り離されるので、ＯＰアンプＡ１の入力バイア
ス電流の影響が除去される。よって、前述した図１，図
３及び図５に示した場合と同様に、ボルテージフォロワ
（Ｂ４）９のバイアス電流によるドループのみとなる。
特に、本実施例ではバイアス電流コントロール部（ＢＣ
ＯＮＴ）２５を用いてバイアス電流をコントロールして
いるので、ドループは小さな値に抑えられる。
スイッチ回路（ＤＳＷ１）２のオン時のインピーダン
ス、及び、ＯＰアンプＡ１の出力インピーダンスによる
サンプリング電圧のずれが、ホールドコンデンサＣH の
端子電圧をＯＰアンプＡ１の反転入力に帰還させること
で軽減され、良好なるサンプリング特性が得られる（図
９参照）。一方、ホールド動作時にはダイオードスイッ
チ回路（ＤＳＷ１）２，（ＤＳＷ２）３０がともにオフ
されて切り離されるので、ＯＰアンプＡ１の入力バイア
ス電流の影響が除去される。よって、前述した図１，図
３及び図５に示した場合と同様に、ボルテージフォロワ
（Ｂ４）９のバイアス電流によるドループのみとなる。
特に、本実施例ではバイアス電流コントロール部（ＢＣ
ＯＮＴ）２５を用いてバイアス電流をコントロールして
いるので、ドループは小さな値に抑えられる。
【００３４】なお、本実施例は図７に示した請求項４記
載の発明への適用例として説明したが、図１，図３又は
図５に示したような請求項１，２又は３記載の発明の単
独構成のものに対しても同様に適用できるものである。
載の発明への適用例として説明したが、図１，図３又は
図５に示したような請求項１，２又は３記載の発明の単
独構成のものに対しても同様に適用できるものである。
【００３５】さらに、請求項６記載の発明の一実施例を
図１０及び図１１により説明する。本実施例も、請求項
４記載の発明に相当する図７に示した実施例をベースと
して構成されたもので、ダイオードスイッチ回路（ＤＳ
Ｗ１）２の前段側にサンプル動作時とホールド動作時と
で異なる帰還回路３３，３４が形成される増幅器（Ａ
４）３５が入力バッファとして設けられている。この増
幅器（Ａ４）３５はトランジスタＱA1〜ＱA5を主体とし
たサンプル動作時用のＯＰアンプと、トランジスタＱA3
〜ＱA7を主体としたホールド動作時用のＯＰアンプとを
並列的に有し、トランジスタＱA1，ＱA2のエミッタ側に
は制御信号ＳＡＭによって導通するトランジスタＱA8が
電流値ＩA1の定電流源３６とともに接続され、同様に、
トランジスタＱA6，ＱA7のエミッタ側には制御信号ＳＡ
ＭＢによって導通するトランジスタＱA9が電流値ＩA1の
前記定電流源３６とともに接続されている。さらに、ト
ランジスタＱA1のベースには入力信号Ｖinが与えられ、
対応するトランジスタＱA2のベースには帰還回路３３に
よりホールドコンデンサＣH の端子電圧が与えられてい
る。一方、トランジスタＱA6のベースには帰還回路３４
により増幅器（Ａ４）３５の出力電圧が与えられ、対応
するトランジスタＱA7のベースにはボルテージフォロワ
（Ｂ４）９の出力電圧が与えられている。なお、トラン
ジスタＱA5の出力（コレクタ）には電流値ＩA2なる定電
流源３７が接続されている。また、図１０においてボル
テージフォロワ（Ｂ４）９以降の構成は図示が省略され
ているが、図３の場合と同様に、利得制御型増幅器（Ｇ
ＣＡ）１８とＡＤコンバータ（ＡＤＣ）１９とが設けら
れている。
図１０及び図１１により説明する。本実施例も、請求項
４記載の発明に相当する図７に示した実施例をベースと
して構成されたもので、ダイオードスイッチ回路（ＤＳ
Ｗ１）２の前段側にサンプル動作時とホールド動作時と
で異なる帰還回路３３，３４が形成される増幅器（Ａ
４）３５が入力バッファとして設けられている。この増
幅器（Ａ４）３５はトランジスタＱA1〜ＱA5を主体とし
たサンプル動作時用のＯＰアンプと、トランジスタＱA3
〜ＱA7を主体としたホールド動作時用のＯＰアンプとを
並列的に有し、トランジスタＱA1，ＱA2のエミッタ側に
は制御信号ＳＡＭによって導通するトランジスタＱA8が
電流値ＩA1の定電流源３６とともに接続され、同様に、
トランジスタＱA6，ＱA7のエミッタ側には制御信号ＳＡ
ＭＢによって導通するトランジスタＱA9が電流値ＩA1の
前記定電流源３６とともに接続されている。さらに、ト
ランジスタＱA1のベースには入力信号Ｖinが与えられ、
対応するトランジスタＱA2のベースには帰還回路３３に
よりホールドコンデンサＣH の端子電圧が与えられてい
る。一方、トランジスタＱA6のベースには帰還回路３４
により増幅器（Ａ４）３５の出力電圧が与えられ、対応
するトランジスタＱA7のベースにはボルテージフォロワ
（Ｂ４）９の出力電圧が与えられている。なお、トラン
ジスタＱA5の出力（コレクタ）には電流値ＩA2なる定電
流源３７が接続されている。また、図１０においてボル
テージフォロワ（Ｂ４）９以降の構成は図示が省略され
ているが、図３の場合と同様に、利得制御型増幅器（Ｇ
ＣＡ）１８とＡＤコンバータ（ＡＤＣ）１９とが設けら
れている。
【００３６】このような構成において、サンプル動作時
には電流値ＩA1なる電流はその殆どがトランジスタＱA8
側に流れるため、トランジスタＱA6，ＱA7側は動作しな
くなるので、トランジスタＱA1，ＱA2を主体としたＯＰ
アンプ構成の下、増幅器（Ａ４）３５は、電圧Ｖinを入
力としホールドコンデンサＣH の端子電圧をフィードバ
ックするボルテージフォロワとして働く。一方、ホール
ド動作時には、逆に、電流値ＩA1なる電流はその殆どが
トランジスタＱA9側に流れるため、トランジスタＱA1，
ＱA2側は動作しなくなるので、トランジスタＱA6，ＱA7
を主体としたＯＰアンプ構成の下、増幅器（Ａ４）３５
は、ボルテージフォロワ（Ｂ４）９の出力電圧Ｖo を入
力とし増幅器（Ａ４）３５の出力電圧をフィードバック
するボルテージフォロワとして働く。このため、サンプ
ル動作時には図８で説明した場合と同様に、ダイオード
スイッチ回路（ＤＳＷ１）２のオン時のインピーダン
ス、及び、増幅器（Ａ４）３５の出力インピーダンスに
よるサンプリング特性の乱れが抑制される。また、ホー
ルド動作時にはトランジスタＱA1，ＱA2のバイアス電流
が殆どゼロとなるため、ドループがボルテージフォロワ
（Ｂ４）９のバイアス電流によるもののみになるととも
に、ダイオードスイッチ回路（ＤＳＷ１）２の入力側の
電圧がボルテージフォロワ（Ｂ４）９の出力を入力とす
るボルテージフォロワの出力であるので、入力信号Ｖin
からのフィードスルーを非常に小さく抑えることができ
る。
には電流値ＩA1なる電流はその殆どがトランジスタＱA8
側に流れるため、トランジスタＱA6，ＱA7側は動作しな
くなるので、トランジスタＱA1，ＱA2を主体としたＯＰ
アンプ構成の下、増幅器（Ａ４）３５は、電圧Ｖinを入
力としホールドコンデンサＣH の端子電圧をフィードバ
ックするボルテージフォロワとして働く。一方、ホール
ド動作時には、逆に、電流値ＩA1なる電流はその殆どが
トランジスタＱA9側に流れるため、トランジスタＱA1，
ＱA2側は動作しなくなるので、トランジスタＱA6，ＱA7
を主体としたＯＰアンプ構成の下、増幅器（Ａ４）３５
は、ボルテージフォロワ（Ｂ４）９の出力電圧Ｖo を入
力とし増幅器（Ａ４）３５の出力電圧をフィードバック
するボルテージフォロワとして働く。このため、サンプ
ル動作時には図８で説明した場合と同様に、ダイオード
スイッチ回路（ＤＳＷ１）２のオン時のインピーダン
ス、及び、増幅器（Ａ４）３５の出力インピーダンスに
よるサンプリング特性の乱れが抑制される。また、ホー
ルド動作時にはトランジスタＱA1，ＱA2のバイアス電流
が殆どゼロとなるため、ドループがボルテージフォロワ
（Ｂ４）９のバイアス電流によるもののみになるととも
に、ダイオードスイッチ回路（ＤＳＷ１）２の入力側の
電圧がボルテージフォロワ（Ｂ４）９の出力を入力とす
るボルテージフォロワの出力であるので、入力信号Ｖin
からのフィードスルーを非常に小さく抑えることができ
る。
【００３７】なお、本実施例は図７に示した請求項４記
載の発明への適用例として説明したが、図１，図３又は
図５に示したような請求項１，２又は３記載の発明の単
独構成のものに対しても同様に適用できるものである。
載の発明への適用例として説明したが、図１，図３又は
図５に示したような請求項１，２又は３記載の発明の単
独構成のものに対しても同様に適用できるものである。
【００３８】ついで、請求項７記載の発明の一実施例を
図１２及び図１３により説明する。本実施例は、図１０
に示した前記実施例構成をベースとして構成されたもの
で、図１０中に示したダイオードスイッチ回路（ＤＳＷ
１）２及びそのダイオードスイッチ駆動回路（ＤＲＶ
１）７に代えて、トランジスタを主体としたスイッチ回
路３８がモード切換スイッチ回路として設けられてい
る。このスイッチ回路３８において、制御信号ＳＡＭに
より導通するトランジスタＱS1と制御信号ＳＡＭＢによ
り導通するトランジスタＱS2とが電流スイッチとして差
動入力接続されて設けられている。また、これらのトラ
ンジスタＱS1，ＱS2のエミッタ側にはトランジスタＱS3
〜ＱS5、抵抗ＲS1、これらのトランジスタＱS1，ＱS2の
コレクタ側に各々接続された抵抗ＲS2，ＲS3、及び、電
流値ＩS の定電流源３９によるレベルシフト回路４０が
設けられている。これらのトランジスタＱS1，ＱS2のコ
レクタ側には、各々抵抗ＲS2，ＲS3を介して、ベースが
増幅器（Ａ４）３５の出力側に接続されたトランジスタ
ＱS6がエミッタフォロワとして接続されている。さら
に、トランジスタＱS2のコレクタ・抵抗ＲS3間にはトラ
ンジスタＱS7のベースが接続されているとともに抵抗Ｒ
S4を介して増幅器（Ａ４）中のトランジスタＱA6のベー
スが接続されている。同様に、トランジスタＱS1のコレ
クタ・抵抗ＲS2間にはトランジスタＱS8のベースが接続
されているとともに抵抗ＲS5を介して増幅器（Ａ４）中
のトランジスタＱA6のベースが接続されている。ここ
に、トランジスタＱS7，ＱS8はＮＰＮ型トランジスタと
ＰＮＰ型トランジスタとの組み合わせとされ、エミッタ
同士が互いに接続されてホールドコンデンサＣH 側に接
続されている。なお、図１２においてもボルテージフォ
ロワ（Ｂ４）９以降の構成は図示が省略されているが、
図３の場合と同様に、利得制御型増幅器（ＧＣＡ）１８
とＡＤコンバータ（ＡＤＣ）１９とが設けられている。
図１２及び図１３により説明する。本実施例は、図１０
に示した前記実施例構成をベースとして構成されたもの
で、図１０中に示したダイオードスイッチ回路（ＤＳＷ
１）２及びそのダイオードスイッチ駆動回路（ＤＲＶ
１）７に代えて、トランジスタを主体としたスイッチ回
路３８がモード切換スイッチ回路として設けられてい
る。このスイッチ回路３８において、制御信号ＳＡＭに
より導通するトランジスタＱS1と制御信号ＳＡＭＢによ
り導通するトランジスタＱS2とが電流スイッチとして差
動入力接続されて設けられている。また、これらのトラ
ンジスタＱS1，ＱS2のエミッタ側にはトランジスタＱS3
〜ＱS5、抵抗ＲS1、これらのトランジスタＱS1，ＱS2の
コレクタ側に各々接続された抵抗ＲS2，ＲS3、及び、電
流値ＩS の定電流源３９によるレベルシフト回路４０が
設けられている。これらのトランジスタＱS1，ＱS2のコ
レクタ側には、各々抵抗ＲS2，ＲS3を介して、ベースが
増幅器（Ａ４）３５の出力側に接続されたトランジスタ
ＱS6がエミッタフォロワとして接続されている。さら
に、トランジスタＱS2のコレクタ・抵抗ＲS3間にはトラ
ンジスタＱS7のベースが接続されているとともに抵抗Ｒ
S4を介して増幅器（Ａ４）中のトランジスタＱA6のベー
スが接続されている。同様に、トランジスタＱS1のコレ
クタ・抵抗ＲS2間にはトランジスタＱS8のベースが接続
されているとともに抵抗ＲS5を介して増幅器（Ａ４）中
のトランジスタＱA6のベースが接続されている。ここ
に、トランジスタＱS7，ＱS8はＮＰＮ型トランジスタと
ＰＮＰ型トランジスタとの組み合わせとされ、エミッタ
同士が互いに接続されてホールドコンデンサＣH 側に接
続されている。なお、図１２においてもボルテージフォ
ロワ（Ｂ４）９以降の構成は図示が省略されているが、
図３の場合と同様に、利得制御型増幅器（ＧＣＡ）１８
とＡＤコンバータ（ＡＤＣ）１９とが設けられている。
【００３９】即ち、本実施例のスイッチ回路３８は、ト
ランジスタＱS6によるエミッタフォロワを通した後、レ
ベルシフト回路４０でレベルシフトしているが、トラン
ジスタＱS1，ＱS2の電流スイッチにより抵抗ＲS2側をレ
ベルシフトするか抵抗ＲS3側をレベルシフトするかを切
り換えており、制御信号ＳＡＭがＨレベルになると電流
はトランジスタＱS1側に流れ抵抗ＲS2側だけレベルシフ
トする。ここに、抵抗ＲS2，ＲS3の抵抗値は抵抗ＲS1の
抵抗値の２倍に設定されており、シフト量は２・Ｖbeと
なる。即ち、トランジスタＱS7，ＱS8のベース間には２
・Ｖbeのバイアス電圧がかかり、これらのトランジスタ
ＱS7，ＱS8がアクティブとなってホールドコンデンサＣ
H をドライブする。この状態では、ホールドコンデンサ
ＣH の端子電圧は増幅器（Ａ４）３５にフィードバック
されており、前述した実施例の場合と同様に精度の高い
サンプリングを行える。一方、制御信号ＳＡＭがＬレベ
ルになるとトランジスタＱS5を流れる電流は、トランジ
スタＱS2側を流れるため、トランジスタＱS7，ＱS8のベ
ース間電圧は２・Ｖbeの逆バイアスとなる。よって、こ
れらのトランジスタＱS7，ＱS8はカットオフし、ホール
ドモードとなり、増幅器（Ａ４）３５はボルテージフォ
ロワ（Ｂ４）９の出力を入力とし、抵抗ＲS4，ＲS5の接
続中点を出力とするボルテージフォロワとなり（図１３
参照）、前記実施例の場合と同様の効果が得られる。
ランジスタＱS6によるエミッタフォロワを通した後、レ
ベルシフト回路４０でレベルシフトしているが、トラン
ジスタＱS1，ＱS2の電流スイッチにより抵抗ＲS2側をレ
ベルシフトするか抵抗ＲS3側をレベルシフトするかを切
り換えており、制御信号ＳＡＭがＨレベルになると電流
はトランジスタＱS1側に流れ抵抗ＲS2側だけレベルシフ
トする。ここに、抵抗ＲS2，ＲS3の抵抗値は抵抗ＲS1の
抵抗値の２倍に設定されており、シフト量は２・Ｖbeと
なる。即ち、トランジスタＱS7，ＱS8のベース間には２
・Ｖbeのバイアス電圧がかかり、これらのトランジスタ
ＱS7，ＱS8がアクティブとなってホールドコンデンサＣ
H をドライブする。この状態では、ホールドコンデンサ
ＣH の端子電圧は増幅器（Ａ４）３５にフィードバック
されており、前述した実施例の場合と同様に精度の高い
サンプリングを行える。一方、制御信号ＳＡＭがＬレベ
ルになるとトランジスタＱS5を流れる電流は、トランジ
スタＱS2側を流れるため、トランジスタＱS7，ＱS8のベ
ース間電圧は２・Ｖbeの逆バイアスとなる。よって、こ
れらのトランジスタＱS7，ＱS8はカットオフし、ホール
ドモードとなり、増幅器（Ａ４）３５はボルテージフォ
ロワ（Ｂ４）９の出力を入力とし、抵抗ＲS4，ＲS5の接
続中点を出力とするボルテージフォロワとなり（図１３
参照）、前記実施例の場合と同様の効果が得られる。
【００４０】ところで、前述した各実施例のダイオード
スイッチ回路（ＤＳＷ１）２による場合、スイッチの出
力電流以上の駆動電流が必要となるが、本実施例のスイ
ッチ回路３８によれば、トランジスタＱS7，ＱS8がエミ
ッタフォロワとしても動作するので、小さな駆動電流で
大きな出力電流を取り出せるメリットを有する。また、
使用しているトランジスタが飽和動作しないので、寄生
トランジスタのあるモノリシックＩＣの場合にも有効な
回路構成であるとともに、ＰＮＰ型トランジスタをあま
り使用しないので小さなチップサイズでモノリシック化
することもできる。
スイッチ回路（ＤＳＷ１）２による場合、スイッチの出
力電流以上の駆動電流が必要となるが、本実施例のスイ
ッチ回路３８によれば、トランジスタＱS7，ＱS8がエミ
ッタフォロワとしても動作するので、小さな駆動電流で
大きな出力電流を取り出せるメリットを有する。また、
使用しているトランジスタが飽和動作しないので、寄生
トランジスタのあるモノリシックＩＣの場合にも有効な
回路構成であるとともに、ＰＮＰ型トランジスタをあま
り使用しないので小さなチップサイズでモノリシック化
することもできる。
【００４１】なお、本実施例は図７に示した請求項４記
載の発明への適用例として説明したが、図１，図３又は
図５に示したような請求項１，２又は３記載の発明の単
独構成のものに対しても同様に適用できるものである。
載の発明への適用例として説明したが、図１，図３又は
図５に示したような請求項１，２又は３記載の発明の単
独構成のものに対しても同様に適用できるものである。
【００４２】
【発明の効果】請求項１記載の発明のサンプルホールド
回路によれば、入力光量に応じた電気信号を時系列で出
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側にバイポーラトランジスタを主要要素として形成
され前記出力信号の画素周波数に応じて動作電流が変化
されるボルテージフォロワを設けたので、出力信号の画
素周波数が低い場合にはボルテージフォロワの入力電流
も小さくなるためホールドコンデンサのドループも小さ
くなり画素周波数に見合ったホールド時間を確保でき、
また、ボルテージフォロワはバイポーラトランジスタを
主要要素として形成されているので、その動作電流も小
さくて済み、画素周波数に応じた低い消費電力に抑える
ことができ、かつ、出力信号の画素周波数が高い場合に
はボルテージフォロワの動作電流が大きくなるので、大
きなスルーレイトを確保でき、高速応答を可能にするこ
とができる。
回路によれば、入力光量に応じた電気信号を時系列で出
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側にバイポーラトランジスタを主要要素として形成
され前記出力信号の画素周波数に応じて動作電流が変化
されるボルテージフォロワを設けたので、出力信号の画
素周波数が低い場合にはボルテージフォロワの入力電流
も小さくなるためホールドコンデンサのドループも小さ
くなり画素周波数に見合ったホールド時間を確保でき、
また、ボルテージフォロワはバイポーラトランジスタを
主要要素として形成されているので、その動作電流も小
さくて済み、画素周波数に応じた低い消費電力に抑える
ことができ、かつ、出力信号の画素周波数が高い場合に
はボルテージフォロワの動作電流が大きくなるので、大
きなスルーレイトを確保でき、高速応答を可能にするこ
とができる。
【００４３】請求項２記載の発明のサンプルホールド回
路によれば、請求項１記載の発明のサンプルホールド回
路中のボルテージフォロワに代えて、バイポーラトラン
ジスタを主要要素として形成され出力信号の振幅に応じ
て動作電流が変化されるボルテージフォロワを設けたの
で、出力信号が大きい場合にはボルテージフォロワの動
作電流も大きくなるため、十分なスルーレイトを確保で
き、かつ、出力信号が小さい場合にはボルテージフォロ
ワの動作電流も小さくなることにより、ボルテージフォ
ロワの入力電流が小さくなるため、ホールド時のドルー
プを低く抑えることができる。
路によれば、請求項１記載の発明のサンプルホールド回
路中のボルテージフォロワに代えて、バイポーラトラン
ジスタを主要要素として形成され出力信号の振幅に応じ
て動作電流が変化されるボルテージフォロワを設けたの
で、出力信号が大きい場合にはボルテージフォロワの動
作電流も大きくなるため、十分なスルーレイトを確保で
き、かつ、出力信号が小さい場合にはボルテージフォロ
ワの動作電流も小さくなることにより、ボルテージフォ
ロワの入力電流が小さくなるため、ホールド時のドルー
プを低く抑えることができる。
【００４４】請求項３記載の発明のサンプルホールド回
路によれば、請求項１記載の発明のサンプルホールド回
路中のボルテージフォロワに代えて、バイポーラトラン
ジスタを主要要素として形成されサンプル動作モード時
にはホールド動作モード時より大きくなるように動作電
流が切り換えられるボルテージフォロワを設けたので、
サンプル動作時にはモード切換スイッチ回路が閉じてい
ることによりボルテージフォロワの入力電流が多少流れ
ても支障がなく大きなスルーレイトを確保でき、かつ、
ホールド動作時にはボルテージフォロワの入力電流が小
さくなることによりホールドコンデンサのドループを低
く抑えることができる。
路によれば、請求項１記載の発明のサンプルホールド回
路中のボルテージフォロワに代えて、バイポーラトラン
ジスタを主要要素として形成されサンプル動作モード時
にはホールド動作モード時より大きくなるように動作電
流が切り換えられるボルテージフォロワを設けたので、
サンプル動作時にはモード切換スイッチ回路が閉じてい
ることによりボルテージフォロワの入力電流が多少流れ
ても支障がなく大きなスルーレイトを確保でき、かつ、
ホールド動作時にはボルテージフォロワの入力電流が小
さくなることによりホールドコンデンサのドループを低
く抑えることができる。
【００４５】請求項４記載の発明のサンプルホールド回
路によれば、請求項１，２及び３記載の発明のサンプル
ホールド回路中のボルテージフォロワを組み合わせて、
バイポーラトランジスタを主要要素として形成されて、
出力信号の画素周波数、この出力信号の振幅、又は、サ
ンプル動作とホールド動作との動作モードの切換の少な
くとも一つに応じて動作電流が変化されるボルテージフ
ォロワを設けたので、各々の請求項１，２及び３記載の
発明のサンプルホールド回路による効果を併せ持つもの
となる。
路によれば、請求項１，２及び３記載の発明のサンプル
ホールド回路中のボルテージフォロワを組み合わせて、
バイポーラトランジスタを主要要素として形成されて、
出力信号の画素周波数、この出力信号の振幅、又は、サ
ンプル動作とホールド動作との動作モードの切換の少な
くとも一つに応じて動作電流が変化されるボルテージフ
ォロワを設けたので、各々の請求項１，２及び３記載の
発明のサンプルホールド回路による効果を併せ持つもの
となる。
【００４６】請求項５記載の発明のサンプルホールド回
路によれば、請求項１，２，３又は４記載の発明のサン
プルホールド回路の構成に加えて、サンプル動作時にホ
ールドコンデンサの電圧を入力バッファの入力側に帰還
させる帰還回路を設けることにより、ホールド動作時に
は入力信号のボルテージフォロワとなるようにしたの
で、サンプル動作時はモード切換スイッチ回路のスイッ
チオン時のインピーダンス、及び、入力バッファの出力
インピーダンスによるサンプリング電圧のずれを、ホー
ルドコンデンサの電圧をフィードバックすることで軽減
でき、良好なるサンプリング特性を得ることができ、ま
た、ホールド動作時にはホールドコンデンサが入力バッ
ファと切り離されるため、入力バッファの入力電流の影
響を除去でき、出力側のボルテージフォロワの入力電流
によるドループのみにすることができる。
路によれば、請求項１，２，３又は４記載の発明のサン
プルホールド回路の構成に加えて、サンプル動作時にホ
ールドコンデンサの電圧を入力バッファの入力側に帰還
させる帰還回路を設けることにより、ホールド動作時に
は入力信号のボルテージフォロワとなるようにしたの
で、サンプル動作時はモード切換スイッチ回路のスイッ
チオン時のインピーダンス、及び、入力バッファの出力
インピーダンスによるサンプリング電圧のずれを、ホー
ルドコンデンサの電圧をフィードバックすることで軽減
でき、良好なるサンプリング特性を得ることができ、ま
た、ホールド動作時にはホールドコンデンサが入力バッ
ファと切り離されるため、入力バッファの入力電流の影
響を除去でき、出力側のボルテージフォロワの入力電流
によるドループのみにすることができる。
【００４７】請求項６記載の発明のサンプルホールド回
路によれば、請求項１，２，３又は４記載の発明のサン
プルホールド回路の構成に加えて、サンプル動作時とホ
ールド動作時とで入力バッファに対して異なる帰還回路
を形成したので、サンプル動作時には上記の請求項５記
載の発明のサンプルホールド回路の場合と同様に、モー
ド切換スイッチ回路のスイッチオン時のインピーダン
ス、及び、入力バッファの出力インピーダンスによるサ
ンプリング電圧のずれを、ホールドコンデンサの電圧を
フィードバックすることで軽減でき、良好なるサンプリ
ング特性を得ることができ、また、ホールド動作時には
ホールドコンデンサが入力バッファと切り離されるた
め、入力バッファの入力電流の影響を除去でき、出力側
のボルテージフォロワの入力電流によるドループのみに
することができるとともに、その入力段の増幅器が切り
換えられて出力のボルテージフォロワとして働くことに
なり、入力信号からのフィードスルーを非常に小さく抑
えることができる。
路によれば、請求項１，２，３又は４記載の発明のサン
プルホールド回路の構成に加えて、サンプル動作時とホ
ールド動作時とで入力バッファに対して異なる帰還回路
を形成したので、サンプル動作時には上記の請求項５記
載の発明のサンプルホールド回路の場合と同様に、モー
ド切換スイッチ回路のスイッチオン時のインピーダン
ス、及び、入力バッファの出力インピーダンスによるサ
ンプリング電圧のずれを、ホールドコンデンサの電圧を
フィードバックすることで軽減でき、良好なるサンプリ
ング特性を得ることができ、また、ホールド動作時には
ホールドコンデンサが入力バッファと切り離されるた
め、入力バッファの入力電流の影響を除去でき、出力側
のボルテージフォロワの入力電流によるドループのみに
することができるとともに、その入力段の増幅器が切り
換えられて出力のボルテージフォロワとして働くことに
なり、入力信号からのフィードスルーを非常に小さく抑
えることができる。
【００４８】請求項７記載の発明のサンプルホールド回
路によれば、請求項１，２，３又は４記載の発明のサン
プルホールド回路の構成において、出力信号に切換信号
を重畳させた制御信号により切換制御されるモード切換
スイッチ回路としたので、モード切換スイッチ回路をバ
イポーラトランジスタ等により簡単かつ駆動電流の小さ
なものとして形成でき、小規模で消費電流の小さなモー
ド切換スイッチ回路とすることができる。
路によれば、請求項１，２，３又は４記載の発明のサン
プルホールド回路の構成において、出力信号に切換信号
を重畳させた制御信号により切換制御されるモード切換
スイッチ回路としたので、モード切換スイッチ回路をバ
イポーラトランジスタ等により簡単かつ駆動電流の小さ
なものとして形成でき、小規模で消費電流の小さなモー
ド切換スイッチ回路とすることができる。
【図１】請求項１記載の発明の一実施例を示す回路構成
図である。
図である。
【図２】その動作を示すタイミングチャートである。
【図３】請求項２記載の発明の一実施例を示す回路構成
図である。
図である。
【図４】その動作を示すタイミングチャートである。
【図５】請求項３記載の発明の一実施例を示す回路構成
図である。
図である。
【図６】その動作を示すタイミングチャートである。
【図７】請求項４記載の発明の一実施例を示す回路構成
図である。
図である。
【図８】請求項５記載の発明の一実施例を示す回路構成
図である。
図である。
【図９】その動作を示すタイミングチャートである。
【図１０】請求項６記載の発明の一実施例を示す回路構
成図である。
成図である。
【図１１】その動作を示すタイミングチャートである。
【図１２】請求項７記載の発明の一実施例を示す回路構
成図である。
成図である。
【図１３】その動作を示すタイミングチャートである。
【図１４】従来例を示す回路構成図である。
【図１５】その動作を示すタイミングチャートである。
１ 入力バッファ ２ モード切換スイッチ回路 ８，１７，２１，２６ ボルテージフォロワ ２９ 入力バッファ ３１，３３，３４ 帰還回路 ３５ 入力バッファ ３８ モード切換スイッチ回路 ＣH ホールドコンデンサ ＱXX バイポーラトランジスタ
Claims (7)
- 【請求項１】 入力光量に応じた電気信号を時系列で出
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側にバイポーラトランジスタを主要要素として形成
され前記出力信号の画素周波数に応じて動作電流が変化
されるボルテージフォロワを設けたことを特徴とするサ
ンプルホールド回路。 - 【請求項２】 入力光量に応じた電気信号を時系列で出
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側にバイポーラトランジスタを主要要素として形成
され前記出力信号の振幅に応じて動作電流が変化される
ボルテージフォロワを設けたことを特徴とするサンプル
ホールド回路。 - 【請求項３】 入力光量に応じた電気信号を時系列で出
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側にバイポーラトランジスタを主要要素として形成
されサンプル動作モード時にはホールド動作モード時よ
り大きくなるように動作電流が切り換えられるボルテー
ジフォロワを設けたことを特徴とするサンプルホールド
回路。 - 【請求項４】 入力光量に応じた電気信号を時系列で出
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側に、バイポーラトランジスタを主要要素として形
成されて、前記出力信号の画素周波数、この出力信号の
振幅、又は、サンプル動作とホールド動作との動作モー
ドの切換の少なくとも一つに応じて動作電流が変化され
るボルテージフォロワを設けたことを特徴とするサンプ
ルホールド回路。 - 【請求項５】 サンプル動作時にホールドコンデンサの
電圧を入力バッファの入力側に帰還させる帰還回路を設
けたことを特徴とする請求項１，２，３又は４記載のサ
ンプルホールド回路。 - 【請求項６】 サンプル動作時とホールド動作時とで入
力バッファに対して異なる帰還回路を形成したことを特
徴とする請求項１，２，３又は４記載のサンプルホール
ド回路。 - 【請求項７】 出力信号に切換信号を重畳させた制御信
号により切換制御されるモード切換スイッチ回路とした
ことを特徴とする請求項１，２，３又は４記載のサンプ
ルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096017A JPH07302500A (ja) | 1994-05-10 | 1994-05-10 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096017A JPH07302500A (ja) | 1994-05-10 | 1994-05-10 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302500A true JPH07302500A (ja) | 1995-11-14 |
Family
ID=14153488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6096017A Pending JPH07302500A (ja) | 1994-05-10 | 1994-05-10 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302500A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414654B2 (en) | 2003-04-22 | 2008-08-19 | Matsushita Electric Industrial Co., Ltd. | Analog circuit for processing output signal of image sensor and imaging apparatus using the same |
| JP2009089140A (ja) * | 2007-10-01 | 2009-04-23 | Casio Comput Co Ltd | Ｃｃｄ出力信号処理回路 |
| JP2009159069A (ja) * | 2007-12-25 | 2009-07-16 | Panasonic Corp | 固体撮像装置およびカメラ |
-
1994
- 1994-05-10 JP JP6096017A patent/JPH07302500A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414654B2 (en) | 2003-04-22 | 2008-08-19 | Matsushita Electric Industrial Co., Ltd. | Analog circuit for processing output signal of image sensor and imaging apparatus using the same |
| JP2009089140A (ja) * | 2007-10-01 | 2009-04-23 | Casio Comput Co Ltd | Ｃｃｄ出力信号処理回路 |
| JP2009159069A (ja) * | 2007-12-25 | 2009-07-16 | Panasonic Corp | 固体撮像装置およびカメラ |
| US8476568B2 (en) | 2007-12-25 | 2013-07-02 | Panasonic Corporation | Solid-state imaging device that adjusts frequency of a clock to change a gain of a counter to a determined gain |
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