JPH0729392A - 不揮発性半導体メモリおよびそれを使用した半導体ディスク装置 - Google Patents

Abstract

(57)【要約】 【目的】フラッシュＥＥＰＲＯＭのチップ内部で不良記
憶領域と予備記憶領域との代替を行えるようにし、その
チップ耐用期間の延長を図る。 【構成】メモリセルアレイには、データ領域を構成する
２５６個のブロックと、これら各ブロックと同一サイズ
の予備ブロックが設けられている。ベリファイ回路１２
２による検証結果に基づいてデータ領域のブロックに不
良が発生したことが検出されると、その不良ブロックを
指定するアドレスが代替アドレステーブル１５に登録さ
れる。そして、以降は、その不良ブロックを指定するア
ドレスが外部から入力されると、そのアドレスと代替ア
ドレステーブル１５に登録されている不良ブロックのア
ドレスとがブロック選択制御回路１６によって比較され
る。この場合、アドレス値が一致されると、不良ブロッ
クと予備ブロックとの代替が行われ、不良ブロックの代
わりに予備ブロックが選択されてアクセスされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体メモ
リおよびそれを使用した半導体ディスク装置に関する。

【０００２】

【従来の技術】従来のワークステーションやパーソナル
コンピュータ等の情報処理装置の多くは、記憶装置とし
て磁気ディスク装置を用いていた。磁気ディスク装置
は、記録の信頼性が高い、ビット単価が安いなどの利点
がある反面、装置のサイズが大きい、物理的な衝撃に弱
いなどの欠点を持つ。

【０００３】すなわち、磁気ディスク装置は、磁気ヘッ
ドを回転ディスク表面に走らせることによって、データ
を回転ディスク上に磁気的に書き込む、あるいはそれら
を読み出すという動作原理である。この回転ディスクや
磁気ヘッドといった機械的な可動部分は、装置に物理的
な衝撃が与えられることによって誤動作や故障が発生す
る恐れがある。またそのような機械的可動部を必要とす
る事が、装置全体のサイズを小さくする障害となってい
る。

【０００４】このため、磁気ディスク装置は、机上に固
定して使用するデスクトップタイプのコンピュータで用
いるにはあまり支障とならないが、持ち運び可能で小型
なラップトップコンピュータやノートブックコンピュー
タにおいては、これらの欠点は大きな問題となる。

【０００５】そこで、近年、装置のサイズが小さく物理
的な衝撃にも強いシリコンディスク装置に注目が集まっ
ている。シリコンディスク装置とは、電気的に一括消去
が可能な不揮発メモリであるフラッシュＥＥＰＲＯＭ
を、従来の磁気ディスク装置などと同様にパーソナルコ
ンピュータなどの２次記憶装置として用いるものであ
る。このシリコンディスク装置には、磁気ディスク装置
のような機械的な可動部分がないため、物理的な衝撃に
よる誤動作や故障は発生しにくい。また、装置としての
サイズも小さくなる等の利点がある。

【０００６】しかし、このシリコンディスク装置の構成
要素であるフラッシュメモリは、同一メモリセルに対す
るデータ書き込み／消去の繰り返しによって、そのメモ
リセル中の酸化膜が徐々に劣化されるという特徴を持っ
ている。酸化膜の劣化が進むと、正しいデータの書き込
みや読み出しを行うことができなくなる。このため、フ
ラッシュメモリの書き替え回数の限界値は、１０の６乗
程度以下の回数に制限されている。この書き替え可能回
数の限界値は、フラッシュメモリを有するシリコンディ
スク装置を磁気ディスク装置などと同様にコンピュータ
の記憶装置として用いるには、必ずしも充分な値とはい
えない。

【０００７】書き替え可能回数の限界値に達したか否か
は、プログラムベリファイ動作を利用して検出される。
このプログラムベリファイ動作は、データ書き込み動作
に後続してフラッシュメモリ内で自動実行される動作で
あり、その動作は次の通りである。

【０００８】すなわち、フラッシュメモリのプログラム
動作においては、まず、外部からの書き込みアドレスお
よび書き込みデータにしたがってデータ書き込み動作が
行われ、次いで、そのデータ書き込み動作が正常に実行
されたか否かの確認のためのプログラムベリファイ動作
が行われる。このプログラムベリファイ動作では、メモ
リセルに書き込まれた実際のデータ内容とフラッシュメ
モリ内のレジスタに保持されているライトデータとが比
較され、一致すればベリファイＯＫを示すステータスが
フラッシュメモリから外部回路に出力され、プログラム
動作が終了される。

【０００９】一方、不一致の場合には、データ書き込み
動作が再試行され、その後、プログラムベリファイ動作
が再び行われる。データ書き込み動作の再試行は、ベリ
ファイＯＫになるまで繰り返される。この場合、再試行
の繰り返し回数がある一定値を越えると、書き込み失敗
を示すステータスがフラッシュメモリから外部回路に出
力される。外部回路は、書き込み失敗を示すステータス
を一旦受け取るとフラッシュメモリ内の該当する記憶領
域に書き込み可能回数を越えたメモリセルがあると判断
する。

【００１０】このように不良が検出されると、従来で
は、そのフラッシュメモリを別のチップに交換するか、
あるいはチップ交換せずに不良箇所以外の正常な部分だ
けを引き続き使用する等の手法が取られていた。

【００１１】後者の手法はフラッシュメモリの寿命（耐
用期間）を延ばすことでできるという点で有効である
が、実際にはあまり利用されてない。なぜなら、不良箇
所が発生するとアドレスの連続性が保てなくなったり、
チップ全体の記憶容量が変わるので、それに応じてコン
ピュータシステムのソフトウェアを設計し直すことが必
要とされるからである。

【００１２】

【発明が解決しようとする課題】従来では、チップ内部
の記憶領域に不良箇所が発生した場合には、そのチップ
を引き続き使用するためには、その不良によるアドレス
不連続性やチップ全体の記憶容量の減少を考慮した複雑
なアルゴリズムを外部システムに用意する必要があっ
た。このため、実際には、チップ内部の記憶領域に不良
箇所が発生すると、たとえ不良箇所が一部であってもチ
ップの交換が行なわれており、十分なチップ耐用期間を
得ることができなかった。

【００１３】この発明はこのような点に鑑みてなされた
もので、チップ内部で不良記憶領域と予備の記憶領域と
の代替を行えるようにし、チップ内部の記憶領域に不良
箇所が発生しても、複雑なアルゴリズムを外部システム
に用意する事なく引き続く使用することができる不揮発
性半導体メモリおよびそれを使用した半導体ディスク装
置を提供することを目的とする。

【００１４】

【課題を解決するための手段および作用】この発明の不
揮発性半導体メモリは、所定サイズの記憶容量を有する
複数のデータブロックと、前記所定サイズの記憶容量を
有する１以上の予備ブロックとを有するメモリセルアレ
イと、外部から供給される書き込みデータを前記メモリ
セルアレイの複数のデータブロックに書き込む書き込み
手段と、この書込み手段によって前記メモリセルアレイ
のデータブロックに書き込まれたデータ内容を前記書き
込みデータと比較し、その一致の有無に基づいてデータ
書き込み動作が正常に実行されたか否かを検証するベリ
ファイ手段と、このベリファイ手段による検証結果に基
づいて前記書き込みが行われたデータブロックの不良を
検出し、その不良データブロックを指定するアドレスを
保持する手段と、この保持された不良データブロックの
アドレスと外部からのアドレスを比較し、それらが一致
した際に前記不良データブロックの代わりに前記予備ブ
ロックをアクセス対象ブロックとして選択するブロック
代替手段とを具備することを特徴とする。

【００１５】この不揮発性半導体メモリにおいては、ベ
リファイ手段による検証結果に基づいて不良セルを含む
不良ブロックの存在が検出されると、その不良ブロック
を指定するアドレスが保持される。そして、以降は、そ
の不良ブロックを指定するアドレスが外部から入力され
ると、そのアドレスと保持されている不良ブロックのア
ドレスとが比較される。この場合、アドレス値が一致さ
れると、不良ブロックと予備ブロックとの代替が行わ
れ、不良ブロックの代わりに予備ブロックが選択されて
アクセスされる。このようにこのメモリにおいては、チ
ップ内部に予備領域が設けられており、その予備領域と
不良領域との代替がチップ内部で行われる。この場合、
予備領域と不良領域のサイズは同じなので、チップ全体
の記憶容量が変化されることもない。このため、ホスト
コンピュータ等の外部システムは、見掛け上あたかも不
良が発生していないかのように引き続きメモリをアクセ
スすることができる。したがって、複雑なアルゴリズム
を外部システムに用意する事なく引き続き同一チップを
使用することができ、耐用期間の延長を図ることができ
る。

【００１６】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１にはこの発明の一実施例に係わるフラッシ
ュＥＥＰＲＯＭのチップ内のロジックが示されている。
このフラッシュＥＥＰＲＯＭ１０はＮＡＮＤ型のメモリ
であり、データの書き込みは例えば５１２バイトのペー
ジ単位で行われ、データ消去は４Ｋバイトのブロック単
位で実行されるように構成されている。

【００１７】このフラッシュＥＥＰＲＯＭ１０には、図
示のように、入出力回路１１、制御回路１２、データバ
ッファ１３、メモリ回路１４、代替アドレステーブル１
５、およびブロック選択制御回路１６が設けられてお
り、これらは同一チップ上に集積形成されている。

【００１８】入出力回路１１は、外部回路との間でアド
レス、データ、各種制御信号を授受するためのものであ
り、各種入出力ピンに結合されている。フラッシュＥＥ
ＰＲＯＭ１０のピンには、データ入出力ピン（Ｉ／
Ｏ）、チップイネーブル信号入力ピン（ＣＥ）、レディ
ー／ビジー信号出力ピン（ＲＥＡＤＹ／ＢＵＳＹ）、ラ
イトイネーブル信号入力ピン（ＷＥ）、アウトプットイ
ネーブル信号入力ピン（ＯＥ）、アドレスラッチイネー
ブル信号入力ピン（ＡＬＥ）、エラー信号出力ピン（Ｅ
ＲＲＯＲ）、等が含まれている。

【００１９】データ入出力ピン（Ｉ／Ｏ）は、リード／
ライトデータの入出力の他、アドレスやコマンドの入力
にも利用される。フラッシュＥＥＰＲＯＭ１０の動作モ
ード（ライト、リード、消去、ベリファイ等）の指定は
コマンドによって行われる。例えば、データ書き込み時
においては、ライトアドレス、ライドデータ、ライトコ
マンドが順にデータ入出力ピン（Ｉ／Ｏ）に入力され、
これによってフラッシュＥＥＰＲＯＭ１０のデータ書き
込み動作が実行される。この場合、ライトアドレスおよ
びライトコマンドは入出力回路１１から制御回路１２に
送られ、ライトデータは入出力回路１１からデータバッ
ファ１３に送られる。

【００２０】また、データ入出力ピン（Ｉ／Ｏ）を介し
て入力されるコマンドには、不良ブロックアドレスの登
録コマンドもある。この登録コマンドは、代替アドレス
テーブル１５への不良ブロックアドレスの登録を指示す
る。

【００２１】制御回路１２は、メモリ回路１４のライ
ト、リード、消去、ベリファイ等の動作制御を初め、レ
ジスタ１５の書き替え制御を行う。この制御回路１２の
動作は、コマンドにしたがって制御される。

【００２２】制御回路１２には、図示のように、コント
ローラ１２１、ベリファイ回路１２２、リード／ライト
制御回路１２３、およびテーブル制御回路１２４が含ま
れている。コントローラ１２１は入力コマンドを解釈
し、その入力コマンドの内容にしたがってベリファイ回
路１２２、リード／ライト制御回路１２３およびテーブ
ル制御回路１２４を制御する。

【００２３】ベリファイ回路１２２は、メモリ回路１４
内のメモリセルアレイに書き込まれたデータ内容とデー
タバッファ１３に残っているライトデータを比較し、そ
の一致の有無に基づいてデータ書き込み動作が正常に実
行されたか否かを検出する。この検出結果は、コントロ
ーラ１２１に送られる。

【００２４】リード／ライト制御回路１２３は、メモリ
回路１４内のメモリセルアレイに対するデータの書き込
み、読み出し、消去を制御するためのものであり、アド
レスおよび各種制御信号をメモリ回路１４に供給する。

【００２５】テーブル制御回路１２４は、代替アドレス
テーブル１５への不良ブロックアドレスの登録を制御す
る。この代替アドレステーブル１５に登録された不良ブ
ロックアドレスは、ブロック選択制御回路１６に供給さ
れると共に、コントローラ１２１に必要に応じて読み出
される。

【００２６】データバッファ１３は、入出力回路１１を
介して外部から供給されるライトデータや、メモリ回路
１４から読み出されたリードデータを一時的に保持す
る。このデータバッファ１３には、例えば１ページ（２
５６バイト）分のライトデータが蓄積される。

【００２７】メモリ回路１４は、メモリセルアレイと、
ロウデコーダ、カラムデコーダ等を含むメモリセルアレ
イアクセスのための周辺回路とから構成されている。メ
モリセルアレイは、図２に示されているように、データ
領域と予備領域を含んでいる。データ領域はユーザが自
由にリード／ライトできる領域であり、このデータ領域
の大きさがフラッシュＥＥＰＲＯＭ１０の記憶容量とな
る。このデータ領域は、４Ｋバイトのサイズをそれぞれ
有する２５６個のブロックから構成されている。４Ｋバ
イトのブロックはデータ消去の単位であり、このブロッ
クは２５６バイト×１６ページから構成されている。デ
ータ書き込みは２５６バイトのページ単位で行われ、２
ページで１セクタが構成されている。

【００２８】予備領域は、データ領域の不良部分の代替
のために利用される領域であり、データ領域と同様にデ
ータ消去の単位となる４Ｋバイトの予備ブロックを４個
含んでいる。各予備ブロックは２５６バイト×１６ペー
ジから構成されている。データ書き込みは２５６バイト
のページ単位で行われ、２ページで１セクタが構成され
ている。

【００２９】このように、メモリセルアレイには、デー
タ領域のブロックと全く同一の構造を持つ予備ブロック
が設けられている。図１において、代替アドレステーブ
ル１５は、不良ブロックアドレスを保持するためのもの
であり、４個の予備ブロックにそれぞれ対応する４つの
エントリを有している。不良ブロックアドレスはデータ
領域における代替元ブロックを指定するアドレスであ
る。

【００３０】ブロック選択制御回路１６は、リードライ
ト制御回路１２３を介して外部から供給されるアドレス
にしたがってデータ領域のブロックを選択すると共に、
代替アドレステーブル１４を利用したアドレス変換によ
ってデータ領域のブロックと予備ブロックとの代替を行
う。

【００３１】すなわち、ブロック選択制御回路１６は、
外部からのアドレスと代替アドレステーブル１５の各エ
ントリに登録されている不良ブロックアドレスとを比較
し、一致しない場合には通常通りにデータ領域のブロッ
クを選択し、一致する場合には、データ領域のブロック
の代りに不良ブロックアドレスの登録エントリに対応す
る予備ブロックを選択する。

【００３２】次に、図３を参照して、ブロック選択制御
回路１６の具体的構成の一例を説明する。ブロック選択
制御回路１６は、図示のように、比較回路１６１〜１６
４、アドレス制御回路１６５、およびアドレスデコーダ
１６６から構成されている。

【００３３】比較回路１６１〜１６４は、代替アドレス
テーブル１５の対応するエントリに登録されている不良
ブロックアドレスとリード／ライト制御回路１２３から
のアドレスの上位ビット（ブロックアドレス）とをそれ
ぞれ比較し、一致した際には対応する予備ブロック選択
信号ＲＳ１〜ＲＳ４を“１”レベルに付勢する。また、
比較回路１６１〜１６４の比較結果は、アドレス制御回
路１６５にも送られる。予備ブロック選択信号ＲＳ１〜
ＲＳ４は、４個の予備ブロックにそれぞれ対応して設け
られたものであり、付勢された予備ブロック選択信号に
対応する予備ブロックが選択される。この場合、その選
択された予備ブロック内の行線および列線の選択はメモ
リ回路１４内に設けられている行デコーダおよび列デコ
ーダによって行われる。

【００３４】アドレス制御回路１６５は、リード／ライ
ト制御回路１２３からのアドレスの上位ビット（ブロッ
クアドレス）をアドレスデコーダ１６６に供給するため
のものであり、比較回路１６１〜１６４の比較結果出力
が全て“０”の場合にはブロックアドレスをそのまま出
力し、比較結果出力のいずれかが“１”の場合には無効
コードを出力する。この無効コードはデータ領域には存
在しない疑似アドレスである。

【００３５】アドレスデコーダ１６６は、アドレス制御
回路１６５からのブロックアドレスをデコードし、その
デコード結果にしたがってブロック選択信号Ｓ１〜Ｓ２
５６を択一的に“１”に付勢する。もし、アドレス制御
回路１６５からの出力が無効コードであるある場合に
は、アドレスデコーダ１６６はブロック選択信号Ｓ１〜
Ｓ２５６のどれも付勢しない。ブロック選択信号Ｓ１〜
Ｓ２５６はデータ領域の２５６個のブロックにそれぞれ
対応して設けられたものであり、付勢されたブロック選
択信号に対応するブロックが選択される。この場合、そ
の選択されたブロック内の行線および列線の選択はメモ
リ回路１４内に設けられている行デコーダおよび列デコ
ーダによって行われる。

【００３６】次に、図４のフローチャートを参照して、
ブロック選択制御回路１６によるブロック代替動作を説
明する。まず、コントローラ１２１およびリード／ライ
ト制御回路１２３を介して外部からのアドレスがブロッ
ク選択制御回路１６に入力される（ステップＳ１）。こ
の入力アドレスは、メモリ回路１４のロウデコーダやカ
ラムデコーダに供給される。また、その入力アドレスの
上位ビットから構成されるブロックアドレスは、アドレ
ス制御回路１６５、および比較回路１６１〜１６４にそ
れぞれ供給される。

【００３７】比較回路１６１〜１６４は、代替アドレス
テーブル１５の対応するエントリに格納されている不良
ブロックアドレスと入力ブロックアドレスとを比較し、
入力ブロックアドレスに一致する不良ブロックアドレス
が登録されているか否かを調べる（ステップＳ２）。

【００３８】入力ブロックアドレスに一致する不良ブロ
ックアドレスが登録されている場合には、その不良ブロ
ックアドレスの登録エントリに対応した比較回路は
“１”の予備ブロック選択信号を発生する（ステップＳ
３）。これにより、その“１”の予備ブロック選択信号
に対応する予備ブロックが選択される。また、アドレス
制御回路１６５は、データ領域のブロックの選択を禁止
するために、無効コードをアドレスデコーダ１６６に出
力する（ステップＳ４）。

【００３９】例えば、データ領域のブロック２を示すア
ドレスが不良ブロックアドレス１として代替アドレステ
ーブル１５に登録されている場合に、データ領域のブロ
ック２をアクセス先とするアドレスが入力されると、比
較回路１６１によって予備ブロック選択信号ＲＳ１が
“１”に付勢される。また、アドレスデコーダ１６６に
よるデータ領域のブロック２の選択は、アドレス制御回
路１６５から出力される無効コードによって禁止され
る。この結果、データ領域のブロック２の代替として予
備ブロック１がアクセスされる。

【００４０】一方、入力ブロックアドレスに一致する不
良ブロックアドレスが登録されて無い場合には、比較回
路１６１〜１６４の出力はすべて“０”となる。このた
め、アドレス制御回路１６５は、入力ブロックアドレス
をそのままアドレスデコーダ１６６に出力する（ステッ
プＳ５）。この結果、ブロック選択信号Ｓ１〜Ｓ２５６
の１つが“１”に付勢され、入力ブロックアドレスによ
って指定されたブロックが選択される。

【００４１】次に、図５および図６のフローチャートを
参照して、不良検出から不良ブロックの代替までの一連
の動作を説明する。ここでは、図５のフローチャートは
外部からのコマンド入力に応じて代替処理が実行される
場合の動作に対応し、図６のフローチャートはチップ内
部で自動的に代替処理が実行される場合の動作に対応し
ている。

【００４２】まず、図５を参照して、外部からのコマン
ド入力に応じて代替処理が実行される場合の動作につい
て説明する。データ書き込み時には、ライトアドレス、
ライドデータ、ライトコマンドが順に外部からフラッシ
ュＥＥＰＲＯＭ１０のデータ入出力ピン（Ｉ／Ｏ）に入
力される。この場合、入出力回路１１は、データ入出力
ピン（Ｉ／Ｏ）を介して受信したライトアドレス、ライ
トコマンドについては制御回路１２に転送し、ライトデ
ータについてはデータバッファ１３に転送する。アドレ
ス、データ，コマンドの種別は、その転送順序等によっ
て識別できる。また、アドレス入力時にはアドレスラッ
チイネーブル信号（ＡＬＥ）が付勢されるので、アドレ
ス入力のタイミングはこれによって識別することもでき
る。ライトデータは８ビット単位で順次転送され、１ペ
ージすなわち２５６バイト分のデータがデータバッファ
１３に蓄積される。

【００４３】制御回路１２のコントローラ１２１は、ラ
イトコマンドを受信すると、レディー／ビジー信号出力
ピン（ＲＥＡＤＹ／ＢＵＳＹ）をビジー状態にした後、
リード／ライト制御回路１２３を用いてメモリセルアレ
イに対するデータ書き込み試行する（ステップＳ１
１）。この書き込み試行においては、前述したように入
力アドレスと不良ブロックアドレスとの比較が行われ、
不一致であれはデータ領域のブロック、一致すれば予備
ブロックが選択される。

【００４４】そして、データバッファ１３に蓄積された
データがメモリセルアレイの選択されたブロックに転送
され、ライトアドレスによって指定されたページ位置に
２５６バイト分のデータが書き込まれる。

【００４５】続いて、コントローラ１２１は、リード／
ライト制御回路１２３およびベリファイ回路１２２を利
用して、プログラムベリファイ動作を実行する（ステッ
プＳ１２）。このプログラムベリファイ動作において
は、メモリセルアレイに書き込んだデータがリード／ラ
イト制御回路１２３によって読み出され、ベリファイ回
路１２２に送られる。ベリファイ回路１２２は、メモリ
セルアレイから読み出されたデータとデータバッファ１
３に保持されているライトデータとを比較し、その一致
の有無を示す検出信号をコントローラ１２１に出力す
る。この場合、データ書き込みが正常に実行されていれ
ば比較結果は一致し、書き込みが正常に行なわれなけれ
ば比較結果は不一致となる。

【００４６】コントローラ１２１は、ベリファイ回路１
２２から一致を示す検出信号を受信すると（ベリファイ
ＯＫ）、書き込み処理を終了すると共に、レディー／ビ
ジー信号出力ピン（ＲＥＡＤＹ／ＢＵＳＹ）をレディー
状態にして正常終了を示すステータスを外部に返送する
（ステップＳ１３）。そして、次のコマンドを待つ。

【００４７】一方、ベリファイ回路１２２から不一致を
示す検出信号を受信した時には、コントローラ１２１
は、リード／ライト制御回路１２３およびベリファイ回
路１２２を利用して、再びステップＳ１１の書き込み試
行とステップＳ１２のプログラムベリファイ処理を行
う。これら書き込み試行とプログラムベリファイ処理
は、書き込み処理が正しく行われるか、あるいは書き込
み処理の試行回数が所定の最大書き込み試行回数に達す
るまで繰り返される。

【００４８】最大書き込み試行回数に達っしても書き込
みが正しく実行されなかった場合には（ステップＳ１
４）、コントローラ１２１は、エラー信号出力ピン（Ｅ
ＲＲＯＲ）からエラー信号を出力して書き込みエラーの
ステータスを外部に返送する（ステップＳ１５）。この
ステータスは、書き込み対象のページに不良セルが含ま
れていることを示すものである。

【００４９】この場合は、そのフラッシュＥＥＰＲＯＭ
１０を使用しているコンピュータシステムから代替コマ
ンドが発行され、それがコントローラ１２１に入力され
る（ステップＳ１６）。

【００５０】コントローラ１２１は、まず、代替アドレ
ステーブル１５のエントリを検索して空きエントリが存
在するか否かを調べる（ステップＳ１７）。空きエント
リが無い場合には、全ての予備ブロックが使用されてお
り未使用の予備ブロックが存在しないので、コントロー
ラ１２１は、エラー信号出力ピン（ＥＲＲＯＲ）からエ
ラー信号を出力して代替不可のステータスを外部に返送
する（ステップＳ１８）。

【００５１】一方、空きエントリが存在する場合には、
コントローラ１２１は、代替コマンドによって指定され
た不良ブロックアドレスをデータバッファ１３を介して
代替アドレステーブル１５に転送し、登録する（ステッ
プＳ１９）。次いで、コントローラ１２１は、不良が発
生したのがデータ領域であるか予備（代替）領域である
かを調べる（ステップＳ２０）。これは、登録した不良
ブロックアドレスがすでに代替アドレステーブル１５の
エントリに登録されているか否かを検出することによっ
て行われる。もし、別のエントリに同一アドレスが登録
されていれば、代替領域としてすでに使用されている予
備ブロックに不良が発生したことになるので、コントロ
ーラ１２１は、代替アドレステーブル１５の対応するエ
ントリの内容を無効化する（ステップＳ２１）。この無
効化処理は、そのエントリに無効アドレス（データ領域
に存在しないアドレス）を書き込むことによって行われ
る。

【００５２】これにより、代替領域として使用されてい
る予備ブロックに不良が発生した場合の再代替も行うこ
とが可能となる。次に、図６を参照して、チップ内部で
自動的に代替処理が実行される場合の動作について説明
する。

【００５３】前述のように、制御回路１２のコントロー
ラ１２１は、ライトコマンドを受信すると、レディー／
ビジー信号出力ピン（ＲＥＡＤＹ／ＢＵＳＹ）をビジー
状態にした後、リード／ライト制御回路１２３を用いて
メモリセルアレイに対するデータ書き込み試行する（ス
テップＳ３１）。この書き込み試行においては、入力ア
ドレスと不良ブロックアドレスとの比較が行われ、不一
致であれはデータ領域のブロック、一致すれば予備ブロ
ックが選択される。そして、データバッファ１３に蓄積
されたデータがメモリセルアレイの選択されたブロック
に転送され、ライトアドレスによって指定されたページ
位置に２５６バイト分のデータが書き込まれる。

【００５４】続いて、コントローラ１２１は、リード／
ライト制御回路１２３およびベリファイ回路１２２を利
用して、プログラムベリファイ動作を実行する（ステッ
プＳ３２）。コントローラ１２１は、ベリファイ回路１
２２から一致を示す検出信号を受信すると（ベリファイ
ＯＫ）、書き込み処理を終了すると共に、レディー／ビ
ジー信号出力ピン（ＲＥＡＤＹ／ＢＵＳＹ）をレディー
状態にして正常終了を示すステータスを外部に返送する
（ステップＳ３３）。そして、次のコマンドを待つ。

【００５５】一方、ベリファイ回路１２２から不一致を
示す検出信号を受信した時には、コントローラ１２１
は、リード／ライト制御回路１２３およびベリファイ回
路１２２を利用して、再びステップＳ３１の書き込み試
行とステップＳ３２のプログラムベリファイ処理を行
う。これら書き込み試行とプログラムベリファイ処理
は、書き込み処理が正しく行われるか、あるいは書き込
み処理の試行回数が所定の最大書き込み試行回数に達す
るまで繰り返される。

【００５６】最大書き込み試行回数に達っしても書き込
みが正しく実行されなかった場合には（ステップＳ３
４）、コントローラ１２１は、代替アドレステーブル１
５のエントリを検索して空きエントリが存在するか否か
を調べる（ステップＳ３５）。空きエントリが無い場合
には、全ての予備ブロックが使用されており未使用の予
備ブロックが存在しないので、コントローラ１２１は、
エラー信号出力ピン（ＥＲＲＯＲ）からエラー信号を出
力して代替不可のステータスを外部に返送する（ステッ
プＳ３６）。

【００５７】一方、空きエントリが存在する場合には、
コントローラ１２１は、不良ブロックアドレス（ベリフ
ァイが失敗したライトアドレスの上位ビット）を代替ア
ドレステーブル１５に登録する（ステップＳ３７）。次
いで、コントローラ１２１は、不良が発生したのがデー
タ領域であるか予備（代替）領域であるかを調べる（ス
テップＳ３０）。これは、登録した不良ブロックアドレ
スがすでに代替アドレステーブル１５のエントリに登録
されているか否かを検出することによって行われる。も
し、別のエントリに同一アドレスが登録されていれば、
代替領域としてすでに使用されている予備ブロックに不
良が発生したことになるので、コントローラ１２１は、
代替アドレステーブル１５の対応するエントリの内容を
無効化する（ステップＳ３９）。この無効化処理は、そ
のエントリに無効アドレス（データ領域に存在しないア
ドレス）を書き込むことによって行われる。

【００５８】以上のように、この実施例のフラッシュＥ
ＥＰＲＯＭ１０においては、ベリファイ回路１２２によ
る検証結果に基づいて不良セルを含む不良ブロックの存
在が検出されると、その不良ブロックを指定するアドレ
スが代替アドレステーブル１５に登録される。そして、
以降は、その不良ブロックを指定するアドレスが外部か
ら入力されると、そのアドレスと代替アドレステーブル
１５登録されている不良ブロックのアドレスとが比較回
路１６１〜１６４によって比較される。この場合、アド
レス値が一致されると、不良ブロックと予備ブロックと
の代替が行われ、不良ブロックの代わりに予備ブロック
が選択されてアクセスされる。

【００５９】この場合、予備領域と不良領域のサイズは
同じなので、チップ全体の記憶容量が変化されることも
ない。このため、ホストコンピュータ等の外部システム
は、見掛け上あたかも不良が発生していないかのように
引き続きメモリをアクセスすることができる。したがっ
て、複雑なアルゴリズムを外部システムに用意する事な
く引き続き同一チップを使用することができ、耐用期間
の延長を図ることができる。

【００６０】なお、この実施例では、不良ブロックアド
レスを保持するための専用テーブル１５を設けたが、デ
ータバッファ１３やメモリセルアレイの一部を不良ブロ
ックアドレスの記憶領域として利用することもできる。
また、テーブル１５はフリップフロップで構成するほ
か、メモリセルアレイのセルと同一構造のセルを用いて
実現することもできる。

【００６１】さらに、ここでは、エラー信号出力専用の
ピンを設けたが、他のピンを利用して各種エラーステー
タスを返送することもできる。また、ここでは、４Ｋバ
イトの消去ブロックの単位で代替処理を行ったが、２５
６バイトのページ単位、あるいは２ページすなわち１セ
クタ単位で代替処理を行うことも可能である。

【００６２】図７には、図１のフラッシュＥＥＰＲＯＭ
を使用した半導体ディスク装置の構成が示されている。
この半導体ディスク装置２０は、ハードディスク装置や
フロッピーディスク装置の代替としてパーソナルコンピ
ュータの２次記憶装置として使用されるものであり、例
えば、ＰＣＭＣＩＡインターフェース、またはＩＤＥイ
ンターフェースを有する。この半導体ディスク装置２０
は、データ記憶用素子として図１のフラッシュＥＥＰＲ
ＯＭ１０とそれぞれ同一の構成を有する５個のフラッシ
ュＥＥＰＲＯＭ２１−１〜２１−５を備えている。

【００６３】また、この半導体ディスク装置２０は、ア
クセスコントローラ２２、ホストインターフェースコン
トローラ２３、ホストインターフェース２４、およびデ
ータバッファ２５を備えている。アクセスコントローラ
２２は、ホストインターフェース２４およびホストイン
ターフェースコントローラ２３を介してホストＣＰＵか
ら供給されるディスクアクセス要求に応じて、フラッシ
ュＥＥＰＲＯＭ２１−１〜２１−５をアクセス制御す
る。

【００６４】このアクセスは、前述したようにフラッシ
ュＥＥＰＲＯＭの動作モードをコマンドによって指定す
るコマンド方式で実現される。このため、例えばライト
モードにおいては、アクセス対象のフラッシュＥＥＰＲ
ＯＭのデータバッファにライトデータが転送された後
は、フラッシュＥＥＰＲＯＭ内部でライト動作が実行さ
れるので、アクセスコントローラ２２はそのライトアク
セスの制御から解放される。

【００６５】このアクセスコントローラ２２には、アド
レス変換テーブル２２１が設けられている。アドレス変
換テーブル２２１には、ホストＣＰＵからのディスクア
ドレス（トラック番号、セクタ番号、ヘッド番号）とフ
ラッシュＥＥＰＲＯＭ２１−１〜２１−５をアクセスす
るためのメモリアドレス（メモリアドレス、チップ番
号）との対応関係が定義されている。

【００６６】ホストインターフェース２４は、ホストシ
ステムバスに接続可能なハードディスク装置と同様に例
えばＩＤＥインターフェースに準拠した４０ピンのピン
配置、またはＩＣカードスロットに装着可能なＩＣカー
ドと同様に例えばＰＣＭＣＩＡインターフェースに準拠
した６８ピンのピン配置を有している。

【００６７】ホストインターフェースコントローラ２３
は、ホストインターフェース２４とアクセスコントロー
ラ２２間のインターフェースとして使用されるものであ
り、ここには、ホストＣＰＵによってリード／ライト可
能な複数のレジスタが設けられている。

【００６８】データバッファ２５は、ホストＣＰＵから
送られてきたライトデータやフラッシュメモリ２１−１
〜２１−５からの読み出しデータを保持する。アクセス
コントローラ２２は、フラッシュＥＥＰＲＯＭ２１−１
〜２１−５の選択、およびその選択したフラッシュＥＥ
ＰＲＯＭに対するデータのリード／ライト制御等を行な
う。この場合、アクセスコントローラ２２は、アドレス
変換テーブル２２１から出力されるメモリチップ番号に
対応するフラッシュＥＥＰＲＯＭを選択するために、フ
ラッシュＥＥＰＲＯＭ２１−１〜２１−５に選択的にチ
ップイネーブル信号ＣＥを供給する。また、アクセスコ
ントローラ２２は、アドレス変換テーブル２２１から出
力されるメモリアドレスを先頭アドレスとして発生し、
そしてホストＣＰＵから送られてきたデータサイズ分の
データのリード／ライト動作が実行されるように、その
先頭アドレスを順次カウントアップする。

【００６９】このように構成された半導体ディスク装置
２０を使用すれば、アクセスコントローラ２２からの指
示に応じて不良ブロックアドレスをテーブル１５に登録
することによって、半導体ディスク装置２０自体の性能
をユーザが用途に応じて設定することができる。

【００７０】

【発明の効果】以上説明したように、この発明によれ
ば、チップ内部で不良記憶領域と予備の記憶領域との代
替が行えるようになり、チップ内部の記憶領域に不良箇
所が発生しても、複雑なアルゴリズムを外部システムに
用意する事なく引き続く使用することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るフラッシュＥＥＰＲ
ＯＭの構成を示すブロック図。

【図２】同実施例のフラッシュＥＥＰＲＯＭのメモリセ
ルアレイの構成を示す図。

【図３】同実施例のフラッシュＥＥＰＲＯＭに設けられ
たブロック選択制御回路の具体的構成の一例を示す回路
図。

【図４】図３に示したブロック選択制御回路の動作を説
明するフローチャート。

【図５】同実施例のフラッシュＥＥＰＲＯＭにおけるデ
ータ書き込み時における代替処理の一例を説明するフロ
ーチャート。

【図６】同実施例のフラッシュＥＥＰＲＯＭにおけるデ
ータ書き込み時における代替処理の他の例を説明するフ
ローチャート。

【図７】同実施例のフラッシュＥＥＰＲＯＭを使用した
半導体ディスク装置の構成の一例を示すブロック図。

【符号の説明】

１０…フラッシュＥＥＰＲＯＭ、１１…入出力回路、１
２…制御回路、１３…データバッファ、１４…メモリ回
路、１５…代替アドレステーブル、１６…ブロック選択
制御回路、１２１…コントローラ、１２２…ベリファイ
回路、１２３…リード／ライト回路、１２４…テーブル
御回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定サイズの記憶容量を有する複数のデ
   ータブロックと、前記所定サイズの記憶容量を有する１
   以上の代替ブロックとを有するメモリセルアレイと、 外部から供給される書き込みデータを前記メモリセルア
   レイの複数のデータブロックに書き込む書き込み手段
   と、 この書込み手段によって前記メモリセルアレイのデータ
   ブロックに書き込まれたデータ内容を前記書き込みデー
   タと比較し、その一致の有無に基づいてデータ書き込み
   動作が正常に実行されたか否かを検証するベリファイ手
   段と、 このベリファイ手段による検証結果に基づいて前記書き
   込みが行われたデータブロックの不良を検出し、その不
   良データブロックを指定するアドレスを保持する手段
   と、 この保持された不良データブロックのアドレスと外部か
   らのアドレスを比較し、それらが一致した際に前記不良
   データブロックの代わりに前記代替ブロックをアクセス
   対象ブロックとして選択するブロック代替手段とを具備
   することを特徴とする不揮発性半導体メモリ。
2. 【請求項２】 前記不揮発性半導体メモリはフラッシュ
   ＥＥＰＲＯＭであることを特徴とする請求項１記載の不
   揮発性半導体メモリ。
3. 【請求項３】 前記所定サイズの記憶容量を有する複数
   のデータブロックと、前記所定サイズの記憶容量を有す
   る１以上の代替ブロックとを有するメモリセルアレイ
   と、 外部からのコマンドによって指定される代替元データブ
   ロックのアドレスを保持する手段と、 この保持された代替元データブロックのアドレスと一致
   するアドレスが外部から供給された際、前記代替元デー
   タブロックの代わりに前記代替ブロックをアクセス対象
   ブロックとして選択するブロック代替手段とを具備する
   ことを特徴とする不揮発性半導体メモリ。
4. 【請求項４】 前記不揮発性半導体メモリはフラッシュ
   ＥＥＰＲＯＭであることを特徴とする請求項３記載の不
   揮発性半導体メモリ。
5. 【請求項５】 フラッシュＥＥＰＲＯＭと、このフラッ
   シュＥＥＰＲＯＭをホストコンピュータからの要求に応
   じてアクセス制御するコントローラとを有する半導体デ
   ィスク装置において、 前記フラッシュＥＥＰＲＯＭは、 所定サイズの記憶容量を有する複数のデータブロック
   と、前記所定サイズの記憶容量を有する１以上の代替ブ
   ロックとを有するメモリセルアレイと、 外部から供給される書き込みデータを前記メモリセルア
   レイの複数のデータブロックに書き込む書き込み手段
   と、 この書込み手段によって前記メモリセルアレイのデータ
   ブロックに書き込まれたデータ内容を前記書き込みデー
   タと比較し、その一致の有無に基づいてデータ書き込み
   動作が正常に実行されたか否かを検証するベリファイ手
   段と、 このベリファイ手段による検証結果に基づいて前記書き
   込みが行われたデータブロックの不良を検出し、その不
   良データブロックを指定するアドレスを保持する手段
   と、 この保持された不良データブロックのアドレスと外部か
   らのアドレスを比較し、それらが一致した際に前記不良
   データブロックの代わりに前記代替ブロックをアクセス
   対象ブロックとして選択するブロック代替手段とを具備
   することを特徴とする半導体ディスク装置。