JPH0728060B2 - 磁気低抗素子 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は磁性回転センサ等に用いられる磁気抵抗素子の
内部配線構造に関するものである。

〔発明の背景〕

従来、強磁性薄膜抵抗素子としては、パーマロイ等を用
いて磁界検出部を構成する磁気抵抗素子が知られている
（特開昭57−131642号公報参照）。

しかし、磁界検出部の高集積化に伴ない磁界検出部と外
部接続用端子部までの内部配線を、多層配線構造とする
必要が生じた。

第１図は磁界検出部として２組のブリツジ回路をもつ磁
気抵抗素子の一例を示す平面構成図である。同図におい
て、磁界検出部１はパーマロイ薄膜抵抗（以下抵抗と称
する）1a,1b,1c,1d,1e,1f,1g,1hの８本からなり、所定
の狭いピツチで配置されている。また、この磁界検出部
１の両端には外部接続端子部２と接続するためにこの磁
界検出部１の抵抗値に比べて十分に抵抗値の低い導電材
料からなる第１層配線３が形成されている。

近年、磁気抵抗素子の面積の小形化および高集積化に伴
ない、多層配線構造とし、配線に必要な面積を少なくし
ている。この場合は第１層配線３の上層に図示しない層
間絶縁膜を形成し、その上に第２層配線４を形成し、第
１層配線３との接続はスルーホール５のみで行なう２層
配線構造が用いられる。

第２図は第１図に示すスルーホール５を配置した場合の
第１図の電気回路図を示したものである。同図におい
て、抵抗1a,1b,1e,1fの４本で１組、また抵抗1c,1d,1g,
1hの４本で１組のブリツジ回路をそれぞれ構成してい
る。このとき、外部接続端子（以下端子と称する）2b,2
dおよび端子2c,2eは各ブリッジ回路での出力端子とな
る。

しかしながら、このような回路構成において、各ブリツ
ジ回路内でスルーホール５の位置が端子2b,2cでは端子2
f側に、また端子2d,2e側では端子2a側に配置されること
になる。この場合、第１図から明らかなようにスルーホ
ール５の第１層配線３と第２層配線４との接続抵抗は、
磁界検出部１の抵抗値に比べて小さいが、第１層配線3,
第２層配線４部分の抵抗に比べて大きい値であり、ま
た、製造プロセスの変動によつても影響を受ける。この
ため、端子2a,2fを電源に接続して磁界検出部１に磁界
を印加しない場合、端子2bの電位と端子2dの電位との差
および端子2cの電位と端子2eの電位との差、すなわちオ
フセツト電圧が大きくなり、また変動も大きくなるとい
う問題があつた。

〔発明の目的〕

したがつて本発明は前述した従来の問題に鑑みてなされ
たものであり、その目的とするところは、オフセツト電
圧の値が小さくかつ変動の少ない磁気抵抗素子の内部配
線構造を提供することにある。

〔発明の概要〕

このような目的を達成するために本発明は、ブリツジ回
路内でのスルーホール配置を、一方の電源端子側のみと
し、スルーホールを通しての第１層配線，第２層配線の
接続抵抗によるオフセツト電圧への影響を軽減させたも
のである。

〔発明の実施例〕

次に図面を用いて本発明の実施例を詳細に説明する。

第３図は本発明による磁気抵抗素子の内部配線構造の一
例を示す平面構成図であり、前述の図と同一部分は同一
符号を付す。同図において、磁界検出部１を構成する各
抵抗1a,1b,1c,1d,1e,1f,1g,1hは互いに約100μｍ程度の
狭いピツチで形成配置されている。そして、これらの抵
抗1a〜1hのうち、抵抗1a,1e,1d,1hと各端子2b,2c,2d,2e
との間は、磁界検出部１の抵抗値に比べて十分小さい抵
抗値となる導電材料からなる第１層配線３′で直接配線
されている。残りの抵抗1c,1g,1b,1fは第１層配線３で
スルーホール５が形成可能な部位まで配線されている。
また、第１層配線3,3′上にスルーホール５の部分を除
いて図示しない層間絶縁膜を形成し、その上に第１層配
線3,3′同様に配線抵抗の小さい導電材からなる第２層
配線４を形成し、第１層配線3,3′とスルーホール５部
分とで接続され２組のブリツジ回路を構成する。

第４図は第３図の２組のブリツジ回路の電気回路図を示
したものである。第４図において、スルーホール５の配
置は、抵抗1a,1b,1e,1fで構成されるブリツジ回路にお
いては端子2b,2cに対して電源端子2f側に、また抵抗1c,
1d,1g,1hで構成されるブリツジ回路においては2e,2dに
対して電源端子2a側となるようにそれぞれ構成されるこ
とになる。

このような構成によれば、スルーホール５の配置は、ブ
リツジ回路内ではどちらか一方の電源接続端子2aまたは
電源接続端子2f側に統一して配置できる内部配線構造と
なる。この結果、スルーホール５における第１層配線3,
3′と第２層配線４との接続抵抗が製造プロセスで変動
を生じた場合でも端子2bと端子2cとの間および端子2eと
端子2dとの間の磁界を印加しない状態での各電位差、す
なわちオフセツト電圧への影響を小さくすることができ
る。

〔発明の効果〕

以上説明したように本発明によれば、多層配線構造にお
ける各層配線間での接続抵抗の影響を押えることができ
るので、オフセツト電圧値の小さいかつ変動の少ない磁
気抵抗素子が得られるという極めて優れた効果を奏す
る。

【図面の簡単な説明】

第１図は従来の多層配線構造を有する磁気抵抗素子の内
部配線構造を示す平面構成図、第２図は第１図の電気回
路図、第３図は本発明による磁気抵抗素子の内部配線構
造の一例を示す平面構成図、第４図は第３図の電気回路
図である。 １……磁界検出部、1a,1b,1c,1d,1e,1f,1g,1h……パー
マロイ薄膜抵抗（抵抗）、２……外部接続端子部、2a,2
f……電源接続端子、2b,2c,2d,2e,2g,2h……外部接続端
子（端子）、3,3′……第１層配線、４……第２層配
線、５……スルーホール。

Claims (1)

【特許請求の範囲】
1. 【請求項１】薄膜抵抗で構成される磁界検出部（１）と
   直接接続される第１層配線と、第１層配線上に形成され
   る層間絶縁膜と、層間絶縁膜上に形成される第２層配線
   と、第１層配線と第２層配線とを接続するスルーホール
   とを有する磁気抵抗素子において、４ケの薄膜抵抗（1
   a,1f,1e,1b）で形成されるブリッジ回路は電流を供給す
   るための２ケの電源端子（2a,2f）を有し、前記ブリッ
   ジ回路を構成する２ケの薄膜抵抗（1a,1f）間には、２
   ケの薄膜抵抗（1a,1f）の抵抗値の相互変化を検出する
   ための出力端子（2b）及び前記スルーホール（５）が存
   在し、前記ブリッジ回路を構成する他の２ケの薄膜抵抗
   （1e,1b）間には、２ケの薄膜抵抗（1e,1b）の抵抗値の
   相互変化を検出するための出力端子（2c）及び前記スル
   ーホール（５）が存在し、前記スルーホール（５）はブ
   リッジ回路内において、前記出力端子（2b,2c）からみ
   て、電源端子（2a）または電源端子（2f）のどちらか一
   方の側に統一されて配置されていることを特徴とするブ
   リッジ回路を有する磁気抵抗素子。