JPH07273188A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07273188A JPH07273188A JP6328494A JP6328494A JPH07273188A JP H07273188 A JPH07273188 A JP H07273188A JP 6328494 A JP6328494 A JP 6328494A JP 6328494 A JP6328494 A JP 6328494A JP H07273188 A JPH07273188 A JP H07273188A
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Landscapes
- Element Separation (AREA)
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Abstract
(57)【要約】
【目的】 単結晶下のサイドエッチングを防止し、配線
間短絡を抑制する。 【構成】 絶縁体面上に設けられた、溝堀り分離により
電気的に分離を行った半導体層と、該半導体層上に設け
られた絶縁膜とを有する半導体装置において、前記半導
体層の主面上の絶縁膜の厚さＡよりも側壁面上の絶縁膜
の厚さＢを厚くした半導体装置及びその製造方法。
間短絡を抑制する。 【構成】 絶縁体面上に設けられた、溝堀り分離により
電気的に分離を行った半導体層と、該半導体層上に設け
られた絶縁膜とを有する半導体装置において、前記半導
体層の主面上の絶縁膜の厚さＡよりも側壁面上の絶縁膜
の厚さＢを厚くした半導体装置及びその製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係わり、特に絶縁体面上に、溝堀り分離により電
気的に分離を行った半導体層を有する半導体装置及びそ
の製造方法に関する。
方法に係わり、特に絶縁体面上に、溝堀り分離により電
気的に分離を行った半導体層を有する半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】絶縁物上に単結晶シリコン半導体層を形
成する技術は、ＳＯＩ技術として広く知られている。そ
して、ＳＯＩ基板を用いて半導体装置を形成することに
より、高集積化（微細化）、高速化（容量低減）、高耐
圧化、耐ラッチアップ（素子分離性）、耐宇宙線性等の
優れた特性が得られることも確認されている。一方、更
なる高集積化のために素子分離の方法も、選択酸化によ
る分離法からメサ分離やトレンチ分離等への検討がなさ
れている。
成する技術は、ＳＯＩ技術として広く知られている。そ
して、ＳＯＩ基板を用いて半導体装置を形成することに
より、高集積化（微細化）、高速化（容量低減）、高耐
圧化、耐ラッチアップ（素子分離性）、耐宇宙線性等の
優れた特性が得られることも確認されている。一方、更
なる高集積化のために素子分離の方法も、選択酸化によ
る分離法からメサ分離やトレンチ分離等への検討がなさ
れている。
【０００３】
【発明が解決しようとする課題】上記ＳＯＩ基板に例え
ばＭＯＳトランジスタ等の半導体素子を作製すべく、絶
縁体上の半導体層をエッチングにより分離しようとした
場合、次のような課題を生ずる。
ばＭＯＳトランジスタ等の半導体素子を作製すべく、絶
縁体上の半導体層をエッチングにより分離しようとした
場合、次のような課題を生ずる。
【０００４】即ち、図１２に示すように、絶縁基板２０
１上に形成された半導体層２０２を、パターン化された
熱酸化膜２０３をマスクとしてエッチングを行った場
合、エッチング後にマスクたる熱酸化膜２０３を除去し
ようとすると、図１３に示すように露出した絶縁基板２
０１の表面もエッチングされてしまい、半導体層２０２
下側にサイドエッチ部２０５が生じ、図１４に示すよう
に絶縁膜２０６上のゲート電極２０７、その他の配線形
成工程等によりサイドエッチ部に導体２０８が入り込ん
で短絡を生じさせる課題があった。
１上に形成された半導体層２０２を、パターン化された
熱酸化膜２０３をマスクとしてエッチングを行った場
合、エッチング後にマスクたる熱酸化膜２０３を除去し
ようとすると、図１３に示すように露出した絶縁基板２
０１の表面もエッチングされてしまい、半導体層２０２
下側にサイドエッチ部２０５が生じ、図１４に示すよう
に絶縁膜２０６上のゲート電極２０７、その他の配線形
成工程等によりサイドエッチ部に導体２０８が入り込ん
で短絡を生じさせる課題があった。
【０００５】
【課題を解決するための手段 】本発明の半導体装置
は、絶縁体面上に設けられた、溝堀り分離により電気的
に分離を行った半導体層と、該半導体層上に設けられた
絶縁膜とを有する半導体装置において、前記半導体層の
主面上の絶縁膜の厚さよりも側壁面上の絶縁膜の厚さを
厚くしたことを特徴とする。
は、絶縁体面上に設けられた、溝堀り分離により電気的
に分離を行った半導体層と、該半導体層上に設けられた
絶縁膜とを有する半導体装置において、前記半導体層の
主面上の絶縁膜の厚さよりも側壁面上の絶縁膜の厚さを
厚くしたことを特徴とする。
【０００６】本発明の半導体装置の製造方法は、絶縁体
面上に設けられた半導体層上にパターン化された第１の
絶縁膜を形成し、該第１の絶縁膜をマスクとして該半導
体層を部分的に除去する工程と、前記第１の絶縁膜及び
半導体層上に更に第２の絶縁膜を形成する工程と、少な
くとも前記半導体層の主面上の第１及び第２の絶縁膜を
異方性エッチングにより除去する工程と、を有すること
を特徴とする。
面上に設けられた半導体層上にパターン化された第１の
絶縁膜を形成し、該第１の絶縁膜をマスクとして該半導
体層を部分的に除去する工程と、前記第１の絶縁膜及び
半導体層上に更に第２の絶縁膜を形成する工程と、少な
くとも前記半導体層の主面上の第１及び第２の絶縁膜を
異方性エッチングにより除去する工程と、を有すること
を特徴とする。
【０００７】本発明の半導体装置の製造方法は、絶縁体
面上に設けられた半導体層上にパターン化された第１の
酸化膜及び耐酸化性膜を形成し、該耐酸化性膜をマスク
として半導体層を部分的に除去する工程と、少なくとも
前記半導体層の側壁面に第２の酸化膜を形成する工程
と、少なくとも前記耐酸化性膜を除去する工程と、を有
することを特徴とする。
面上に設けられた半導体層上にパターン化された第１の
酸化膜及び耐酸化性膜を形成し、該耐酸化性膜をマスク
として半導体層を部分的に除去する工程と、少なくとも
前記半導体層の側壁面に第２の酸化膜を形成する工程
と、少なくとも前記耐酸化性膜を除去する工程と、を有
することを特徴とする。
【０００８】
【作用】本発明の半導体装置は、半導体層の主面上の絶
縁膜の厚さよりも側壁面上の絶縁膜の厚さを厚くするこ
とにより、単結晶層下のサイドエッチングを防止したも
のであり、絶縁膜上に配線を形成する場合に配線間の短
絡を抑制することを可能としたものである。
縁膜の厚さよりも側壁面上の絶縁膜の厚さを厚くするこ
とにより、単結晶層下のサイドエッチングを防止したも
のであり、絶縁膜上に配線を形成する場合に配線間の短
絡を抑制することを可能としたものである。
【０００９】本発明の半導体装置の製造方法は、絶縁体
面上に設けられた半導体層を、パターン化された第１の
絶縁膜をマスクとして部分的に除去した後、更に第２の
絶縁膜を形成することで半導体層の側壁部にも絶縁膜を
形成して半導体層下の絶縁面がその後のエッチングプロ
セスでエッチングされないようにし、その後に少なくと
も半導体層の主面上の第１及び第２の絶縁膜を異方性エ
ッチングにより除去するようにしたものである。
面上に設けられた半導体層を、パターン化された第１の
絶縁膜をマスクとして部分的に除去した後、更に第２の
絶縁膜を形成することで半導体層の側壁部にも絶縁膜を
形成して半導体層下の絶縁面がその後のエッチングプロ
セスでエッチングされないようにし、その後に少なくと
も半導体層の主面上の第１及び第２の絶縁膜を異方性エ
ッチングにより除去するようにしたものである。
【００１０】また本発明の半導体装置の製造方法は、絶
縁面上に設けられた半導体層を、パターン化された耐酸
化性膜をマスクとして部分的に除去した後、該耐酸化性
膜で覆われていない少なくとも前記半導体層の側壁面に
第２の酸化膜を形成することで半導体層の側壁部にも絶
縁膜を形成して半導体層下の絶縁面がその後のエッチン
グプロセスでエッチングされないようにし、その後に前
記耐酸化性膜を除去するようにしたものである。
縁面上に設けられた半導体層を、パターン化された耐酸
化性膜をマスクとして部分的に除去した後、該耐酸化性
膜で覆われていない少なくとも前記半導体層の側壁面に
第２の酸化膜を形成することで半導体層の側壁部にも絶
縁膜を形成して半導体層下の絶縁面がその後のエッチン
グプロセスでエッチングされないようにし、その後に前
記耐酸化性膜を除去するようにしたものである。
【００１１】上記本発明の製造方法は、従来技術である
トレンチ分離法や選択酸化法等を用いて、半導体層下の
絶縁体がサイドエッチングされないようにしたものであ
り、特に新規な装置を導入することなく、安価でバラツ
キの小さいＳＯＩ型半導体装置を提供することができ
る。
トレンチ分離法や選択酸化法等を用いて、半導体層下の
絶縁体がサイドエッチングされないようにしたものであ
り、特に新規な装置を導入することなく、安価でバラツ
キの小さいＳＯＩ型半導体装置を提供することができ
る。
【００１２】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。なお、ここではＳＯＩ基板にＭＯＳト
ランジスタを形成する場合を例にとって説明を行う。 （実施例１）図１は本発明によるＳＯＩ型ＭＯＳトラン
ジスタの模式的断面図である。同図において、１０１は
絶縁性基板、１０２は半導体層のＭＯＳトランジスタの
チャネル部となる領域、１０３は厚い絶縁膜、１０４は
ゲート絶縁膜、１０５はＭＯＳトランジスタのゲート電
極及び配線、１０６，１０７は半導体層内に形成された
ＭＯＳトランジスタのソース，ドレイン領域、１０８は
層間絶縁膜、１０９，１１０はソース及びドレイン領域
の引出し電極及び配線である。なお、絶縁性基板１０１
は基板自体が絶縁体であっても、非絶縁体基板上に絶縁
層が形成された基板であってもよい。なお、本発明では
貼合わせ基板、ＳＩＭＯＸ、ＳＯＳ等の種々のＳＯＩ基
板を用いることができる。
詳細に説明する。なお、ここではＳＯＩ基板にＭＯＳト
ランジスタを形成する場合を例にとって説明を行う。 （実施例１）図１は本発明によるＳＯＩ型ＭＯＳトラン
ジスタの模式的断面図である。同図において、１０１は
絶縁性基板、１０２は半導体層のＭＯＳトランジスタの
チャネル部となる領域、１０３は厚い絶縁膜、１０４は
ゲート絶縁膜、１０５はＭＯＳトランジスタのゲート電
極及び配線、１０６，１０７は半導体層内に形成された
ＭＯＳトランジスタのソース，ドレイン領域、１０８は
層間絶縁膜、１０９，１１０はソース及びドレイン領域
の引出し電極及び配線である。なお、絶縁性基板１０１
は基板自体が絶縁体であっても、非絶縁体基板上に絶縁
層が形成された基板であってもよい。なお、本発明では
貼合わせ基板、ＳＩＭＯＸ、ＳＯＳ等の種々のＳＯＩ基
板を用いることができる。
【００１３】本発明の特徴となるのは、ゲート絶縁膜１
０４の絶縁膜厚（Ａ）と絶縁膜１０３の絶縁膜厚（Ｂ）
との関係がＡ＜Ｂであることである。つまり、絶縁膜厚
Ｂを絶縁膜厚Ａより大きくすることにより、半導体層下
の絶縁性基板１０１にサイドエッチングが生じないよう
にしたことである。このことにより、ゲート電極１０５
やソース・ドレイン電極１０９，１１０形成時に生ずる
配線間短絡を抑制することができる。なお、絶縁膜
（Ａ）のエッチングを行なう場合、工程の安定化を考え
ると５０％のオーバーエッチングが行なわれるため、絶
縁膜厚はＢ＞１．５Ａであることが望ましい。又、ＭＯ
ＳトランジスタのＶth変動を考えた場合、主表面側でＶ
thを決定させるためには１．５倍以上の良質の絶縁膜が
側壁面にあることが望ましい。
０４の絶縁膜厚（Ａ）と絶縁膜１０３の絶縁膜厚（Ｂ）
との関係がＡ＜Ｂであることである。つまり、絶縁膜厚
Ｂを絶縁膜厚Ａより大きくすることにより、半導体層下
の絶縁性基板１０１にサイドエッチングが生じないよう
にしたことである。このことにより、ゲート電極１０５
やソース・ドレイン電極１０９，１１０形成時に生ずる
配線間短絡を抑制することができる。なお、絶縁膜
（Ａ）のエッチングを行なう場合、工程の安定化を考え
ると５０％のオーバーエッチングが行なわれるため、絶
縁膜厚はＢ＞１．５Ａであることが望ましい。又、ＭＯ
ＳトランジスタのＶth変動を考えた場合、主表面側でＶ
thを決定させるためには１．５倍以上の良質の絶縁膜が
側壁面にあることが望ましい。
【００１４】次に上記ＳＯＩ型ＭＯＳトランジスタの製
造方法について説明する。先ず、図２に示すように、絶
縁性基板３０１上にシリコン単結晶層３０２を設けた基
体を熱酸化することによりマスク材としての熱酸化膜３
０３を形成する。続いて、レジストパターンニングによ
り、素子（トランジスタ等）を形成する領域のみに酸化
膜を残すべく酸化膜エッチングを行い、その後レジスト
剥離を行う。この酸化膜をマスク材として、単結晶層３
０２を部分的にエッチング除去する。エッチング時に注
意することは酸化膜とシリコン単結晶層との選択比であ
るが、塩素系ガス３０４を用い、ＲＩＥモードで異方的
にエッチングすると選択比は５〜１０程度とれるため、
単結晶層の厚さが５０００オングストローム程度なら
ば、マスク材としての熱酸化膜は〜１０００オングスト
ロームで十分である。
造方法について説明する。先ず、図２に示すように、絶
縁性基板３０１上にシリコン単結晶層３０２を設けた基
体を熱酸化することによりマスク材としての熱酸化膜３
０３を形成する。続いて、レジストパターンニングによ
り、素子（トランジスタ等）を形成する領域のみに酸化
膜を残すべく酸化膜エッチングを行い、その後レジスト
剥離を行う。この酸化膜をマスク材として、単結晶層３
０２を部分的にエッチング除去する。エッチング時に注
意することは酸化膜とシリコン単結晶層との選択比であ
るが、塩素系ガス３０４を用い、ＲＩＥモードで異方的
にエッチングすると選択比は５〜１０程度とれるため、
単結晶層の厚さが５０００オングストローム程度なら
ば、マスク材としての熱酸化膜は〜１０００オングスト
ロームで十分である。
【００１５】次に図３に示すように、ＣＶＤ法等を用い
ることで基体全面に絶縁膜３０５を形成する。続いて、
この絶縁膜３０５を再びＲＩＥモードでエッチング除去
する。この場合のエッチングで注意することは、前述の
エッチングとは逆に半導体層より絶縁膜のエッチング速
度を大きくとることである。これには、ＣＨＦ3 ，ＣＦ
4 ，ＳＦ6 等のフッ素系エッチャント３０６を用いるこ
とにより、〜３０程度の選択比を得ることができる。こ
のようにして、図４に示すように本発明の特徴である半
導体層側壁に厚い絶縁膜３０７を残すことが可能とな
る。
ることで基体全面に絶縁膜３０５を形成する。続いて、
この絶縁膜３０５を再びＲＩＥモードでエッチング除去
する。この場合のエッチングで注意することは、前述の
エッチングとは逆に半導体層より絶縁膜のエッチング速
度を大きくとることである。これには、ＣＨＦ3 ，ＣＦ
4 ，ＳＦ6 等のフッ素系エッチャント３０６を用いるこ
とにより、〜３０程度の選択比を得ることができる。こ
のようにして、図４に示すように本発明の特徴である半
導体層側壁に厚い絶縁膜３０７を残すことが可能とな
る。
【００１６】この後、図５に示すように、ゲート酸化膜
３０８を形成し、ゲート電極３０９となる多結晶シリコ
ンを全面に形成しこれをパターンニングすることにより
所望の場合のみに多結晶シリコンを残すことが可能とな
る。続いて、この多結晶シリコンをマスクとしてセルフ
アライメントでソース・ドレインのイオン注入を行う。
イオン注入量は表面濃度として１Ｅ１９ｃｍ-3以上にな
るようドーズ量と加速電圧をコントロールする。
３０８を形成し、ゲート電極３０９となる多結晶シリコ
ンを全面に形成しこれをパターンニングすることにより
所望の場合のみに多結晶シリコンを残すことが可能とな
る。続いて、この多結晶シリコンをマスクとしてセルフ
アライメントでソース・ドレインのイオン注入を行う。
イオン注入量は表面濃度として１Ｅ１９ｃｍ-3以上にな
るようドーズ量と加速電圧をコントロールする。
【００１７】次に図６に示すように、層間絶縁膜３１２
としてＣＶＤ法にＢＰＳＧ膜を形成し、これを熱処理す
る。この熱処理によりイオン注入層（ソース・ドレイ
ン）が電気的に活性化されるとともに、ＢＰＳＧ膜が流
動（リフロー）し段差が軽減される。図中、３１０，３
１１はソース・ドレイン領域である。続いて、この絶縁
膜に電極引出し用の窓あけを行う。最後にＡｌ等の金属
をスパッタ法を用い全面に形成し、これをパターンニン
グして配線３１３，３１２を形成することによりＭＯＳ
トランジスタが形成される。この後４００℃程度の熱処
理を加えることで、良好なオーミック接触を有し、且つ
配線間短絡のない特性が得られる。本実施例ではＭＯＳ
トランジスタについて説明したがバイポーラトランジス
タについても同様の効果が期待できる。 （実施例２）実施例１ではサイドウォール形成により本
発明を実現したが、本実施例では選択酸化法により本発
明を実現する。
としてＣＶＤ法にＢＰＳＧ膜を形成し、これを熱処理す
る。この熱処理によりイオン注入層（ソース・ドレイ
ン）が電気的に活性化されるとともに、ＢＰＳＧ膜が流
動（リフロー）し段差が軽減される。図中、３１０，３
１１はソース・ドレイン領域である。続いて、この絶縁
膜に電極引出し用の窓あけを行う。最後にＡｌ等の金属
をスパッタ法を用い全面に形成し、これをパターンニン
グして配線３１３，３１２を形成することによりＭＯＳ
トランジスタが形成される。この後４００℃程度の熱処
理を加えることで、良好なオーミック接触を有し、且つ
配線間短絡のない特性が得られる。本実施例ではＭＯＳ
トランジスタについて説明したがバイポーラトランジス
タについても同様の効果が期待できる。 （実施例２）実施例１ではサイドウォール形成により本
発明を実現したが、本実施例では選択酸化法により本発
明を実現する。
【００１８】図７に示すように、絶縁性基板４０１上に
シリコン単結晶４０２を設けた基体を熱酸化して酸化膜
４０３を形成し、続いてＬＰ−ＣＶＤ法を用いて窒化膜
４０４を形成する。次にレジストパターンニングにより
窒化膜４０４及び酸化膜４０３のエッチングを行う。続
いて、この窒化膜４０４をマスクにして単結晶層４０２
を塩素系のプラズマ４０５を用いてエッチング除去す
る。ここで、注意することは単結晶層４０２のエッチン
グが終了しても、窒化膜４０４が〜１０００オングスト
ローム残るよう厚く窒化膜を形成しておくことがポイン
トである。
シリコン単結晶４０２を設けた基体を熱酸化して酸化膜
４０３を形成し、続いてＬＰ−ＣＶＤ法を用いて窒化膜
４０４を形成する。次にレジストパターンニングにより
窒化膜４０４及び酸化膜４０３のエッチングを行う。続
いて、この窒化膜４０４をマスクにして単結晶層４０２
を塩素系のプラズマ４０５を用いてエッチング除去す
る。ここで、注意することは単結晶層４０２のエッチン
グが終了しても、窒化膜４０４が〜１０００オングスト
ローム残るよう厚く窒化膜を形成しておくことがポイン
トである。
【００１９】次に図８に示すように、これを熱酸化する
ことにより、窒化膜４０４のない部分が選択的に酸化さ
れ、単結晶層側壁にのみ厚い酸化膜４０６を形成するこ
とが可能となる。
ことにより、窒化膜４０４のない部分が選択的に酸化さ
れ、単結晶層側壁にのみ厚い酸化膜４０６を形成するこ
とが可能となる。
【００２０】この後図９に示すように、熱リン酸により
選択的に窒化膜４０４を除去することで側壁の酸化膜４
０６を残したまま、窒化膜を除去することが可能とな
る。最後に窒化膜ストレス制御用に形成してあった酸化
膜（〜３００オングストローム）４０３を除去すること
で、本発明の特徴である半導体層側壁に厚い絶縁膜を残
すことが可能となる。この後は、実施例１と同様にＭＯ
Ｓトランジスタ等のトランジスタの形成が可能である。
選択的に窒化膜４０４を除去することで側壁の酸化膜４
０６を残したまま、窒化膜を除去することが可能とな
る。最後に窒化膜ストレス制御用に形成してあった酸化
膜（〜３００オングストローム）４０３を除去すること
で、本発明の特徴である半導体層側壁に厚い絶縁膜を残
すことが可能となる。この後は、実施例１と同様にＭＯ
Ｓトランジスタ等のトランジスタの形成が可能である。
【００２１】
【発明の効果】以上説明したように、本発明によれば半
導体層側壁の絶縁膜を主表面の絶縁膜より厚くすること
で、配線間短絡を抑制することができる。
導体層側壁の絶縁膜を主表面の絶縁膜より厚くすること
で、配線間短絡を抑制することができる。
【００２２】更には、本発明により半導体素子を形成す
る場合の半導体層の側壁による影響も軽減できる。例え
ば、本発明によるＭＯＳトランジスタでは側壁の影響を
大幅に軽減できた。本発明を利用した場合と従来法の場
合とにおける、ＭＯＳトランジスタのスレッシュホルド
電圧ＶthのＷ（ゲート幅）依存性を図１０に示す。半導
体層の厚さにも影響するが、半導体層厚〜５０００オン
グストロームにおいて、従来法ではＷ≦２０μｍでＶth
の低下が認められるが本発明を用いた場合、Ｗ〜３μｍ
までＶthは変動していないことがわかる。また本発明を
適用した５００段シフトレジスタ歩留まりのＷ依存性を
図１１に示す。本発明によれば歩留まりが改善され、特
にＷ＜１０μｍで改善の効果が顕著である。このこと
は、回路計算等を行う上で、自由度が広がり、高集積、
高性能化する上で重要である。
る場合の半導体層の側壁による影響も軽減できる。例え
ば、本発明によるＭＯＳトランジスタでは側壁の影響を
大幅に軽減できた。本発明を利用した場合と従来法の場
合とにおける、ＭＯＳトランジスタのスレッシュホルド
電圧ＶthのＷ（ゲート幅）依存性を図１０に示す。半導
体層の厚さにも影響するが、半導体層厚〜５０００オン
グストロームにおいて、従来法ではＷ≦２０μｍでＶth
の低下が認められるが本発明を用いた場合、Ｗ〜３μｍ
までＶthは変動していないことがわかる。また本発明を
適用した５００段シフトレジスタ歩留まりのＷ依存性を
図１１に示す。本発明によれば歩留まりが改善され、特
にＷ＜１０μｍで改善の効果が顕著である。このこと
は、回路計算等を行う上で、自由度が広がり、高集積、
高性能化する上で重要である。
【図１】本発明によるＳＯＩ型ＭＯＳトランジスタの模
式的断面図である。
式的断面図である。
【図２】本発明による第１実施例のＳＯＩ型ＭＯＳトラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図３】本発明による第１実施例のＳＯＩ型ＭＯＳトラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図４】本発明による第１実施例のＳＯＩ型ＭＯＳトラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図５】本発明による第１実施例のＳＯＩ型ＭＯＳトラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図６】本発明による第１実施例のＳＯＩ型ＭＯＳトラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図７】本発明による第２実施例のＳＯＩ型ＭＯＳトラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図８】本発明による第２実施例のＳＯＩ型ＭＯＳトラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図９】本発明による第２実施例のＳＯＩ型ＭＯＳトラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図１０】本発明を適用したＭＯＳトランジスタのＷ依
存性を示す特性図である。
存性を示す特性図である。
【図１１】本発明を適用した５００段シフトレジスタ歩
留まりのＷ依存性を示す特性図である。
留まりのＷ依存性を示す特性図である。
【図１２】ＳＯＩ基板に溝堀り素子分離を適用した場合
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１３】ＳＯＩ基板に溝堀り素子分離を適用した場合
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１４】ＳＯＩ基板に溝堀り素子分離を適用した場合
の製造方法を示す断面図である。
の製造方法を示す断面図である。
１０１ 絶縁性基板 １０２ ＭＯＳトランジスタのチャネル部となる領域 １０３ 厚い絶縁膜 １０４ ゲート絶縁膜 １０５ ゲート電極及び配線 １０６，１０７ ソース，ドレイン領域 １０８ 層間絶縁膜 １０９，１１０ ソース及びドレイン領域の引出し電極
及び配線 ３０１ 絶縁性基板 ３０２ シリコン単結晶層 ３０３ 熱酸化膜 ３０４ 塩素系ガス ３０５ 絶縁膜 ３０６ フッ素系エッチャント ３０７ 厚い絶縁膜 ３０８ ゲート酸化膜 ３０９ ゲート電極 ３１０ ソース領域 ３１１ ドレイン領域 ３１２ 層間絶縁膜（ＢＰＳＧ膜） ３１３ 配線 ３１４ 配線 ４０１ 絶縁性基板 ４０２ シリコン単結晶 ４０３ 酸化膜 ４０４ 窒化膜 ４０５ プラズマエッチング（塩素系ガス） ４０６ 厚い酸化膜
及び配線 ３０１ 絶縁性基板 ３０２ シリコン単結晶層 ３０３ 熱酸化膜 ３０４ 塩素系ガス ３０５ 絶縁膜 ３０６ フッ素系エッチャント ３０７ 厚い絶縁膜 ３０８ ゲート酸化膜 ３０９ ゲート電極 ３１０ ソース領域 ３１１ ドレイン領域 ３１２ 層間絶縁膜（ＢＰＳＧ膜） ３１３ 配線 ３１４ 配線 ４０１ 絶縁性基板 ４０２ シリコン単結晶 ４０３ 酸化膜 ４０４ 窒化膜 ４０５ プラズマエッチング（塩素系ガス） ４０６ 厚い酸化膜
Claims (6)
- 【請求項１】 絶縁体面上に設けられた、溝堀り分離に
より電気的に分離を行った半導体層と、該半導体層上に
設けられた絶縁膜とを有する半導体装置において、 前記半導体層の主面上の絶縁膜の厚さよりも側壁面上の
絶縁膜の厚さを厚くしたことを特徴とする半導体装置。 - 【請求項２】 前記側壁面上の絶縁膜は熱酸化膜である
請求項１記載の半導体装置。 - 【請求項３】 前記側壁面上の絶縁膜の厚さは主面上の
絶縁膜の厚さの１．５倍以上である請求項１記載の半導
体装置。 - 【請求項４】 前記半導体層にソース，ドレイン領域を
設け、前記半導体層の主面上の絶縁膜上にゲート電極を
設けて絶縁ゲート型トランジスタを構成した請求項１記
載の半導体装置。 - 【請求項５】 絶縁体面上に設けられた半導体層上にパ
ターン化された第１の絶縁膜を形成し、該第１の絶縁膜
をマスクとして該半導体層を部分的に除去する工程と、 前記第１の絶縁膜及び半導体層上に更に第２の絶縁膜を
形成する工程と、 少なくとも前記半導体層の主面上の第１及び第２の絶縁
膜を異方性エッチングにより除去する工程と、 を有する半導体装置の製造方法。 - 【請求項６】 絶縁体面上に設けられた半導体層上にパ
ターン化された第１の酸化膜及び耐酸化性膜を形成し、
該耐酸化性膜をマスクとして半導体層を部分的に除去す
る工程と、 少なくとも前記半導体層の側壁面に第２の酸化膜を形成
する工程と、 少なくとも前記耐酸化性膜を除去する工程と、 を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6328494A JPH07273188A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6328494A JPH07273188A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273188A true JPH07273188A (ja) | 1995-10-20 |
Family
ID=13224880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6328494A Pending JPH07273188A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273188A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002061846A1 (en) * | 2001-02-01 | 2002-08-08 | Sony Corporation | Semiconductor device and fabrication method therefor |
-
1994
- 1994-03-31 JP JP6328494A patent/JPH07273188A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002061846A1 (en) * | 2001-02-01 | 2002-08-08 | Sony Corporation | Semiconductor device and fabrication method therefor |
| JP2002231957A (ja) * | 2001-02-01 | 2002-08-16 | Sony Corp | 半導体装置及びその製造方法 |
| US6664165B2 (en) | 2001-02-01 | 2003-12-16 | Sony Corporation | Semiconductor device and fabrication method therefor |
| KR100839894B1 (ko) * | 2001-02-01 | 2008-06-20 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
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