JPH0727007B2 - 欠陥バイアコンタクトの検査性能を向上した集積回路 - Google Patents
欠陥バイアコンタクトの検査性能を向上した集積回路Info
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- JPH0727007B2 JPH0727007B2 JP61501263A JP50126386A JPH0727007B2 JP H0727007 B2 JPH0727007 B2 JP H0727007B2 JP 61501263 A JP61501263 A JP 61501263A JP 50126386 A JP50126386 A JP 50126386A JP H0727007 B2 JPH0727007 B2 JP H0727007B2
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Description
【発明の詳細な説明】 発明の背景 本発明は論理集積回路に関し、特に不良接続部の検査性
能を向上させた回路の構成に関する。
能を向上させた回路の構成に関する。
論理集積回路は、基本的には単一の半導体チツプ上に集
積された数百あるいは数千の論理ゲートの結合である。
これらのゲートは種々の論理機能を遂行するように、１
本あるいはそれ以上のパターン化された金属層により形
成された導体によつて相互に接続されている。これら導
体は絶縁層によりゲートや他の導体から分離されてい
る。導体とゲートの接続は絶縁層を貫通する接続部（ビ
ア・コンタクト）によりなされている。
積された数百あるいは数千の論理ゲートの結合である。
これらのゲートは種々の論理機能を遂行するように、１
本あるいはそれ以上のパターン化された金属層により形
成された導体によつて相互に接続されている。これら導
体は絶縁層によりゲートや他の導体から分離されてい
る。導体とゲートの接続は絶縁層を貫通する接続部（ビ
ア・コンタクト）によりなされている。
論理集積回路の製作が完成すると、通常、チツプの入力
端子に一連の論理信号を与え、作成された出力信号の状
態を検査することにより、チツプが検査される。この検
査は一般的に入力信号をいろいろ組合わせて、数百回に
渡つて繰り返し実施されるが、入力信号をいかに多くい
ろいろ組合わせても、チツプにおけるある種の欠陥は依
然として検知できない。特に上述した検査では、チツプ
が適正なスピード動作しているかどうかを検知すること
はできない。回路のスピードを検査するには、チツプの
入力端子への入力信号の入力と、チツプの出力端子での
出力信号の発生との間の遅延時間を測定しなければなら
ない。単に出力信号の状態が正しいかをみるような検査
では、スピードのチエツクは行なわれない。
端子に一連の論理信号を与え、作成された出力信号の状
態を検査することにより、チツプが検査される。この検
査は一般的に入力信号をいろいろ組合わせて、数百回に
渡つて繰り返し実施されるが、入力信号をいかに多くい
ろいろ組合わせても、チツプにおけるある種の欠陥は依
然として検知できない。特に上述した検査では、チツプ
が適正なスピード動作しているかどうかを検知すること
はできない。回路のスピードを検査するには、チツプの
入力端子への入力信号の入力と、チツプの出力端子での
出力信号の発生との間の遅延時間を測定しなければなら
ない。単に出力信号の状態が正しいかをみるような検査
では、スピードのチエツクは行なわれない。
しかし、一般的にチツプは百以上の端子を有しており、
それらの端子の各々に対するチツプの遅延時間は、チツ
プ内の接続により異なる。そのため、全ての入力端子か
ら全ての出力端子への信号の伝達スピードを、入力信号
の全ての組合わせに対して検査することは実際的でな
い。更に、チツプの入出力端子とテスターとの接続には
個々の配線が必要となり、そのような配線は入力信号と
出力信号に反射やリンギングを生じさせることになる。
従つて、たとえ入力信号の全ての組合わせに対して、全
ての出力信号の遅延時間が個々に測定されたとしても、
個々の配線によるリンギングや反射が遅延時間に加えら
れ、誤つたチツプ不良指示を与えることとなろう。
それらの端子の各々に対するチツプの遅延時間は、チツ
プ内の接続により異なる。そのため、全ての入力端子か
ら全ての出力端子への信号の伝達スピードを、入力信号
の全ての組合わせに対して検査することは実際的でな
い。更に、チツプの入出力端子とテスターとの接続には
個々の配線が必要となり、そのような配線は入力信号と
出力信号に反射やリンギングを生じさせることになる。
従つて、たとえ入力信号の全ての組合わせに対して、全
ての出力信号の遅延時間が個々に測定されたとしても、
個々の配線によるリンギングや反射が遅延時間に加えら
れ、誤つたチツプ不良指示を与えることとなろう。
製造不良により論理ゲートのスピードが低下する場合と
して、接続部の不良によるものがある。ゲートが論理１
あるいは論理０かどうかによりターンオンあるいはター
ンオフする出力トランジスタを有し、プルダウン抵抗が
接続部により出力端子に接続されている様なタイプの論
理ゲートの場合に、特にこのことが言える。もし接続部
が不良の時にはプルダウン抵抗は出力端子に接続されな
い。その時は、出力トランジスタがターンオフしても、
出力端子の電圧は急速に０レベルに下降せず、ゆつくり
と０レベルに下降する。
して、接続部の不良によるものがある。ゲートが論理１
あるいは論理０かどうかによりターンオンあるいはター
ンオフする出力トランジスタを有し、プルダウン抵抗が
接続部により出力端子に接続されている様なタイプの論
理ゲートの場合に、特にこのことが言える。もし接続部
が不良の時にはプルダウン抵抗は出力端子に接続されな
い。その時は、出力トランジスタがターンオフしても、
出力端子の電圧は急速に０レベルに下降せず、ゆつくり
と０レベルに下降する。
この種の不良は、チツプの出力信号のスピードを測定せ
ず、出力信号の状態を検査するだけの簡単な検査では検
出できない。しかしながらそのような不良は、信号スピ
ードに余裕のないシステム環境では耐えられないもので
ある。従つて、本発明の主な目的は不良接続部の検査性
能を改善した論理集積回路を提供することにある。
ず、出力信号の状態を検査するだけの簡単な検査では検
出できない。しかしながらそのような不良は、信号スピ
ードに余裕のないシステム環境では耐えられないもので
ある。従つて、本発明の主な目的は不良接続部の検査性
能を改善した論理集積回路を提供することにある。
発明の概要 上記及び他の目的は、それぞれ入力端子及び出力端子を
有する複数の論理ゲートを備える本願発明の一実施例の
集積回路によつて実現される。
有する複数の論理ゲートを備える本願発明の一実施例の
集積回路によつて実現される。
ゲートは多数のグループに分類され、各グループでは１
つの論理ゲートの出力端子と他のゲートのそれぞれの入
力端子が導体により互いに結合されて配列されている。
各グループの導体は寄生キヤパシタを通して高電圧バス
に接続されている。そして不良がなければ導体は第１の
接続部と第１の抵抗成分を通して低電圧バスに接続され
る。また各グループにおいて、不良がなければ導体は第
２の接続部の第２の抵抗成分を通して高電圧バスに接続
される。
つの論理ゲートの出力端子と他のゲートのそれぞれの入
力端子が導体により互いに結合されて配列されている。
各グループの導体は寄生キヤパシタを通して高電圧バス
に接続されている。そして不良がなければ導体は第１の
接続部と第１の抵抗成分を通して低電圧バスに接続され
る。また各グループにおいて、不良がなければ導体は第
２の接続部の第２の抵抗成分を通して高電圧バスに接続
される。
図面の簡単な説明 本願発明の種々の特徴や長所は添付した図面と共に詳細
な説明の欄に記載されている。
な説明の欄に記載されている。
第１図は本発明の１つの好適な実施例の詳細回路図であ
る。
る。
第２図は第１図の回路の動作を示す曲線群を示す図であ
る。
る。
第３図は第１図の回路のプルアツプ抵抗を制約する一連
の方程式を示す図である。
の方程式を示す図である。
第４図は第１図の回路のプルアツプ抵抗の他の制約を示
す一連の方程式を示す図である。
す一連の方程式を示す図である。
第５図は第１図の回路がプルダウン抵抗が無くなつてい
ることが検知できない確率をかなり減少できる一連の方
程式を示す図である。
ることが検知できない確率をかなり減少できる一連の方
程式を示す図である。
第6A図及び第6B図は第１図の接続部の詳細な構造を示す
図である。
図である。
発明の詳細な説明 まず第１図を参照して本発明の好適な一実施例を述べ
る。本実施例は論理ゲート10−1,10−2,…10−Ｎの群を
含んでいる。全てのゲートは同一の内部構成を有してい
て、簡単のためゲート10−１のみが詳細に示されてい
る。ゲート10−１は４個のトランジスタ11、12,13,14と
２本の抵抗15,16、そして電流源17を含んでいる。これ
らの要素11〜17は図示した如く相互に接続され、ゲート
の入力端子はトランジスタ11,12のベースであり、出力
端子はトランジスタ14のエミツタである。
る。本実施例は論理ゲート10−1,10−2,…10−Ｎの群を
含んでいる。全てのゲートは同一の内部構成を有してい
て、簡単のためゲート10−１のみが詳細に示されてい
る。ゲート10−１は４個のトランジスタ11、12,13,14と
２本の抵抗15,16、そして電流源17を含んでいる。これ
らの要素11〜17は図示した如く相互に接続され、ゲート
の入力端子はトランジスタ11,12のベースであり、出力
端子はトランジスタ14のエミツタである。
入力端子の少なくとも１つの信号が論理１になると、電
流源17への電流が抵抗15を流れる。これによりトランジ
スタ14はオフとなり、ゲートは０の状態となる。逆に入
力端子の信号がともに論理０のときは、電流源17への電
流は抵抗16を流れる。これによりトランジスタ14はター
ンオンし、ゲートは１の状態になる。
流源17への電流が抵抗15を流れる。これによりトランジ
スタ14はオフとなり、ゲートは０の状態となる。逆に入
力端子の信号がともに論理０のときは、電流源17への電
流は抵抗16を流れる。これによりトランジスタ14はター
ンオンし、ゲートは１の状態になる。
導体20はゲート10−１の出力端子と、他のゲートの10−
２〜10−Ｎのそれぞれの入力端子とを結合しており、導
体20は寄生キヤパシタ21を有している。プルダウン抵抗
22は導体20を低電圧バスに接続し、プルアツプ抵抗23は
導体20を高電圧バスに接続している。上述した要素の全
ては単一の半導体チツプ上に作成され、上述した様な各
導体20によつてグループ単位に相互に接続されてた他の
多くの論理ゲートを含んでいてもよい。好ましくは、チ
ツプは少なくとも500ゲートを含み、グループ当りのゲ
ート数は２乃至20の間とする。
２〜10−Ｎのそれぞれの入力端子とを結合しており、導
体20は寄生キヤパシタ21を有している。プルダウン抵抗
22は導体20を低電圧バスに接続し、プルアツプ抵抗23は
導体20を高電圧バスに接続している。上述した要素の全
ては単一の半導体チツプ上に作成され、上述した様な各
導体20によつてグループ単位に相互に接続されてた他の
多くの論理ゲートを含んでいてもよい。好ましくは、チ
ツプは少なくとも500ゲートを含み、グループ当りのゲ
ート数は２乃至20の間とする。
要素11〜17、22と23、加えてゲートの全ての内部結線
は、導体20が形成されるまえにチツプ上に構築される。
その場合、ゲートやプルアツプ、プルダウン抵抗は、固
定の一連のマスクパターンによつて形成される。その
後、ゲートを相互に接続する導体20が、固定ではない希
望する相互接続パターンに従つて誂えられた他のマスク
パターンによつて作成される。
は、導体20が形成されるまえにチツプ上に構築される。
その場合、ゲートやプルアツプ、プルダウン抵抗は、固
定の一連のマスクパターンによつて形成される。その
後、ゲートを相互に接続する導体20が、固定ではない希
望する相互接続パターンに従つて誂えられた他のマスク
パターンによつて作成される。
相互接続用の導体20は２つのパターン化された金属層で
形成される。その層の１つは導体20のＸ方向の全ての部
分を形成し、他の層は導体20の残るＹ方向の部分を形成
する。
形成される。その層の１つは導体20のＸ方向の全ての部
分を形成し、他の層は導体20の残るＹ方向の部分を形成
する。
これら金属の２つの層は互いに重なり合つて導体20を形
成し、これらは絶縁層によつて分離されている。導体層
間の接続は絶縁層を貫く接続部によつて行なわれてい
る。例えば、参照番号30は、接続部がプルダウン抵抗22
を導体20に接続していることを示し、同様に参照番号3
1,32,33は他の接続部が存在する導体20上の位置を示し
ている。
成し、これらは絶縁層によつて分離されている。導体層
間の接続は絶縁層を貫く接続部によつて行なわれてい
る。例えば、参照番号30は、接続部がプルダウン抵抗22
を導体20に接続していることを示し、同様に参照番号3
1,32,33は他の接続部が存在する導体20上の位置を示し
ている。
次に第２図を参照すると、そこには一連の波形40,41,42
が例示されていて、前記回路が検査性能を向上させたこ
とを示している。これらの曲線において、導体20上の電
圧V1は垂直軸上にプロツトされ、時間は水平軸上にプロ
ツトされている。波形40は全ての接続部30〜33が存在す
る条件のもとでの、電圧V1の変化を示したものである。
これに比べ、波形41は接続部30が不良で、プルアツプ抵
抗23が回路から除かれた状態のときの電圧V1の波形を示
したものである。そして波形42は接続部30が不良で、プ
ルアツプ抵抗23が存在する時の電圧V1を示したものであ
る。
が例示されていて、前記回路が検査性能を向上させたこ
とを示している。これらの曲線において、導体20上の電
圧V1は垂直軸上にプロツトされ、時間は水平軸上にプロ
ツトされている。波形40は全ての接続部30〜33が存在す
る条件のもとでの、電圧V1の変化を示したものである。
これに比べ、波形41は接続部30が不良で、プルアツプ抵
抗23が回路から除かれた状態のときの電圧V1の波形を示
したものである。そして波形42は接続部30が不良で、プ
ルアツプ抵抗23が存在する時の電圧V1を示したものであ
る。
まず波形40をみると、時間t1の間トランジスタ14がオン
となり高電圧が導体20に接続される。そして、時間t2で
トランジスタ14がターンオフすると、プルダウン抵抗22
により急速に導体20上の電位が低電位になる。しかし、
もし接続部30が不良のときは、プルダウン抵抗22は低電
位を導体20に接続できなくなる。その代わりに、導体20
の電圧V1は寄生キヤパシタ21を流れる電流と、論理ゲー
ト10−２〜10−Ｎの入力端子に流れ込む電流によつてゆ
つくりと降下する。
となり高電圧が導体20に接続される。そして、時間t2で
トランジスタ14がターンオフすると、プルダウン抵抗22
により急速に導体20上の電位が低電位になる。しかし、
もし接続部30が不良のときは、プルダウン抵抗22は低電
位を導体20に接続できなくなる。その代わりに、導体20
の電圧V1は寄生キヤパシタ21を流れる電流と、論理ゲー
ト10−２〜10−Ｎの入力端子に流れ込む電流によつてゆ
つくりと降下する。
もしプルアツプ抵抗23がなければ、導体20上の電圧V1は
曲線41で示された様に、基準電位Vrになるまで降下す
る。このことは第２図において時間t3で起こる様に示さ
れている。その時、その電位V1を入力した論理ゲートは
論理０と判断して状態を変化させる。論理ゲート10−２
〜10−Ｎが状態を変化した後では、接続部30に欠陥があ
ることをその出力信号から決定することは不可能であ
る。
曲線41で示された様に、基準電位Vrになるまで降下す
る。このことは第２図において時間t3で起こる様に示さ
れている。その時、その電位V1を入力した論理ゲートは
論理０と判断して状態を変化させる。論理ゲート10−２
〜10−Ｎが状態を変化した後では、接続部30に欠陥があ
ることをその出力信号から決定することは不可能であ
る。
このように不良接続部30を検知するには、論理ゲート10
−２〜10−Ｎの出力状態が時間間隔t2〜t3の間に検査さ
れねばならない。しかし、この時間間隔はテスタで捕え
るにはあまりにも短すぎる。数学的には、時間間隔t2〜
t3はＶ・Cp÷（Ｎ−１）Ibで表わされる。この式におい
て、Ｖはt2−t3の時間間隔でのキヤパシタ21における電
圧変動分、Cpはキヤパシタ21の容量、Ｎ−１は導体20に
入力端子を接続しているゲートの数、Ibは１ゲートの入
力端子に流れ込む電流値である。
−２〜10−Ｎの出力状態が時間間隔t2〜t3の間に検査さ
れねばならない。しかし、この時間間隔はテスタで捕え
るにはあまりにも短すぎる。数学的には、時間間隔t2〜
t3はＶ・Cp÷（Ｎ−１）Ibで表わされる。この式におい
て、Ｖはt2−t3の時間間隔でのキヤパシタ21における電
圧変動分、Cpはキヤパシタ21の容量、Ｎ−１は導体20に
入力端子を接続しているゲートの数、Ibは１ゲートの入
力端子に流れ込む電流値である。
実際の数値例として、Ｖが0.3V,Cpが0.25pF〜25pFの範
囲にあり、Ｎ−１が５、そしてIbが５μＡの場合を考え
ると、時間間隔t2〜t3は3nsから300nsの範囲内にある。
この付加された遅延時間はシステム動作環境では許容で
きないものである。これに比べ、接続部30が不良でプル
アツプ抵抗が存在する時は、導体20の電位V1は基準電圧
に到達する前に降下しなくなる。これを波形42で示す。
このとき論理ゲート10−２〜10−Ｎの出力電位は決して
反転しないため、不良接続部30の存在が容易に検知でき
る。
囲にあり、Ｎ−１が５、そしてIbが５μＡの場合を考え
ると、時間間隔t2〜t3は3nsから300nsの範囲内にある。
この付加された遅延時間はシステム動作環境では許容で
きないものである。これに比べ、接続部30が不良でプル
アツプ抵抗が存在する時は、導体20の電位V1は基準電圧
に到達する前に降下しなくなる。これを波形42で示す。
このとき論理ゲート10−２〜10−Ｎの出力電位は決して
反転しないため、不良接続部30の存在が容易に検知でき
る。
電圧波形42が上述の形を有していることを保証する１つ
の条件が第３図の式１で与えられている。その式ではト
ランジスタ14がターンオフしていて、接続部30が不良で
あるという条件のもとで、プルアツプ抵抗23が導体20に
接続されている点の電位の絶対値が論理０よりも論理１
により近くなければならないことが示されている。
の条件が第３図の式１で与えられている。その式ではト
ランジスタ14がターンオフしていて、接続部30が不良で
あるという条件のもとで、プルアツプ抵抗23が導体20に
接続されている点の電位の絶対値が論理０よりも論理１
により近くなければならないことが示されている。
式２はプルアツプ抵抗23が導体20に接続している点の電
位をIbとＮとPupとで表わしている。Ibは１つの論理ゲ
ートの入力端子に入力されるベース電流、Ｎは導体20に
よつて接続される論理ゲートの最大値、Rupはプルアツ
プ抵抗23の抵抗値である。
位をIbとＮとPupとで表わしている。Ibは１つの論理ゲ
ートの入力端子に入力されるベース電流、Ｎは導体20に
よつて接続される論理ゲートの最大値、Rupはプルアツ
プ抵抗23の抵抗値である。
式２をRupについて代数的に解くことにより式３が得ら
れる。この式はプルアツプ抵抗23の抵抗値に１つの制約
を与えるもので、一般的には抵抗値を小さく保つように
している。式３を満足させる数字例が式４に示されてい
る。この例では、ベース電流Ibは５μＡ、Ｎの値は11、
基準電位は1.3Vである。これらの数値を式３に代入する
と、プルアツプ抵抗23は26KΩより小さくなければなら
ないという制約が得られる。
れる。この式はプルアツプ抵抗23の抵抗値に１つの制約
を与えるもので、一般的には抵抗値を小さく保つように
している。式３を満足させる数字例が式４に示されてい
る。この例では、ベース電流Ibは５μＡ、Ｎの値は11、
基準電位は1.3Vである。これらの数値を式３に代入する
と、プルアツプ抵抗23は26KΩより小さくなければなら
ないという制約が得られる。
さて第４図を参照すれば、示された種々の一連の方程式
がプルアツプ抵抗23に関する別の制約を課していること
がわかる。これらの式は、接続部30が可動可能な条件の
もとでの、抵抗23が導体20の電圧V1に加える遅延を表わ
している。この遅延を小さくするためにはプルアツプ抵
抗の値は大きくなければならない。
がプルアツプ抵抗23に関する別の制約を課していること
がわかる。これらの式は、接続部30が可動可能な条件の
もとでの、抵抗23が導体20の電圧V1に加える遅延を表わ
している。この遅延を小さくするためにはプルアツプ抵
抗の値は大きくなければならない。
第４図の最初の式１をみると、寄生キヤパシタ21をチヤ
ージするのに要する時間tcは、コンデンサの大きさをコ
ンデンサ流れる電流で割つたものに、コンデンサにかか
る電圧をかけたものに等しい。プルアツプ抵抗23がない
場合の寄生キヤパシタを流れる平均電流は式２で表わさ
れる。それに比べ、プルアツプ抵抗がある時の寄生キヤ
パシタを流れる平均電流は式３で与えられる。式２と式
３とを比較すると、その差は基準電圧Vrをプルアツプ抵
抗で割つたものに等しいことは明らかである。プルアツ
プ抵抗の分路効果によつて発生する遅延を最小にするた
めには、その項はできる限り小さくなければならない。
こうして式４は、好ましくはプルアツプ抵抗23は少なく
ともプルダウン抵抗22の４倍以上であるという制約を与
えている。
ージするのに要する時間tcは、コンデンサの大きさをコ
ンデンサ流れる電流で割つたものに、コンデンサにかか
る電圧をかけたものに等しい。プルアツプ抵抗23がない
場合の寄生キヤパシタを流れる平均電流は式２で表わさ
れる。それに比べ、プルアツプ抵抗がある時の寄生キヤ
パシタを流れる平均電流は式３で与えられる。式２と式
３とを比較すると、その差は基準電圧Vrをプルアツプ抵
抗で割つたものに等しいことは明らかである。プルアツ
プ抵抗の分路効果によつて発生する遅延を最小にするた
めには、その項はできる限り小さくなければならない。
こうして式４は、好ましくはプルアツプ抵抗23は少なく
ともプルダウン抵抗22の４倍以上であるという制約を与
えている。
上記式の数値例は式５に示されている。この例では、基
準電圧は1.3V、プルダウン抵抗22は3KΩ、プルアツプ抵
抗23は20KΩとなつている。これらの数値を基にして式
６に示された如く、プルアツプ抵抗23はプルアツプが無
い場合よりおよそ５％遅く寄生キヤパシタを充電する。
更に、プルアツプ抵抗23の影響は１つのゲートの入力端
子から他のゲートの入力端子への全遅延の５％より少な
い。それは全遅延はゲート自身の遅延を含んでおり、プ
ルアツプ抵抗23の存在はゲート遅延に影響を与えないた
めである。一般的にはゲート遅延はおよそ寄生キヤパシ
タによる遅延tcに等しい。それでそのような場合、式７
で示すように、プルアツプ抵抗23の存在は全遅延に約2.
5％だけ影響を与える。
準電圧は1.3V、プルダウン抵抗22は3KΩ、プルアツプ抵
抗23は20KΩとなつている。これらの数値を基にして式
６に示された如く、プルアツプ抵抗23はプルアツプが無
い場合よりおよそ５％遅く寄生キヤパシタを充電する。
更に、プルアツプ抵抗23の影響は１つのゲートの入力端
子から他のゲートの入力端子への全遅延の５％より少な
い。それは全遅延はゲート自身の遅延を含んでおり、プ
ルアツプ抵抗23の存在はゲート遅延に影響を与えないた
めである。一般的にはゲート遅延はおよそ寄生キヤパシ
タによる遅延tcに等しい。それでそのような場合、式７
で示すように、プルアツプ抵抗23の存在は全遅延に約2.
5％だけ影響を与える。
次に第５図について考えると、第５図は第１図の回路に
プルアツプ抵抗23が組込まれた状態で、不良接続部30を
検知できない確率を計算する一連の方程式と、対照的に
第１図の回路で抵抗23がない状態で、不良接続部30を検
知できない確率を計算する方程式を示している。
プルアツプ抵抗23が組込まれた状態で、不良接続部30を
検知できない確率を計算する一連の方程式と、対照的に
第１図の回路で抵抗23がない状態で、不良接続部30を検
知できない確率を計算する方程式を示している。
まず初めに、式１では接続部のいずれかが不良になる確
率がPdで示されている。接続部30が不良のとき、導体20
からプルダウン抵抗22が分離され、プルダウン抵抗が無
くなるという現象が表われる。こうして式２で示した如
く、特定の導体20上でプルダウン抵抗22が無くなる確率
がPdとなる。同様に接続部31が不良のときプルアツプ抵
抗23が導体20から分離される。言い換えれば、不良接続
部31によりプルアツプ抵抗23が無くなるという現象が現
われる。こうして式３で示された様に、特定の導体のど
こかでプルアツプ抵抗が無くなる確率もまたPdとなる。
率がPdで示されている。接続部30が不良のとき、導体20
からプルダウン抵抗22が分離され、プルダウン抵抗が無
くなるという現象が表われる。こうして式２で示した如
く、特定の導体20上でプルダウン抵抗22が無くなる確率
がPdとなる。同様に接続部31が不良のときプルアツプ抵
抗23が導体20から分離される。言い換えれば、不良接続
部31によりプルアツプ抵抗23が無くなるという現象が現
われる。こうして式３で示された様に、特定の導体のど
こかでプルアツプ抵抗が無くなる確率もまたPdとなる。
さて、プルダウン抵抗22が無くなつたことが検知されな
いためには、同じ導体20上のプルダウン抵抗22とプルア
ツプ抵抗23が共に無くならなければならない。こうし
て、単一の導体上におけるプルダウン抵抗が無くなつた
ことが検知できない確率は(Pd)2である。このことが式
４に示されている。
いためには、同じ導体20上のプルダウン抵抗22とプルア
ツプ抵抗23が共に無くならなければならない。こうし
て、単一の導体上におけるプルダウン抵抗が無くなつた
ことが検知できない確率は(Pd)2である。このことが式
４に示されている。
いまチツプ上の論理ゲートのグループ総数をNgとする
と、式５に示す如く、チツプ上のどこかで発生するプル
ダウン抵抗23が無くなつたことが検知できない確率は(P
d)2・Ngとなる。式６は上述した確率の数値例を示し、こ
の例では接続部が不良の確率は10-6、そしてチツプ上の
論理ゲートのグループ数は103である。こうして、チツ
プ上における、プルダウン抵抗が無くなつたことが検知
できない確率は10-9となる。
と、式５に示す如く、チツプ上のどこかで発生するプル
ダウン抵抗23が無くなつたことが検知できない確率は(P
d)2・Ngとなる。式６は上述した確率の数値例を示し、こ
の例では接続部が不良の確率は10-6、そしてチツプ上の
論理ゲートのグループ数は103である。こうして、チツ
プ上における、プルダウン抵抗が無くなつたことが検知
できない確率は10-9となる。
対照的に、プルアツプ抵抗がない場合における、プルダ
ウン抵抗が無くなつたことが検知できない確率はPd・Ng
または10-3となる。言い換えれば、本発明によりプルダ
ウン抵抗がないことの検知が100万倍改善されたことに
なる。
ウン抵抗が無くなつたことが検知できない確率はPd・Ng
または10-3となる。言い換えれば、本発明によりプルダ
ウン抵抗がないことの検知が100万倍改善されたことに
なる。
さて第6A図と第6B図には、接続部の構成に関する詳細が
追加されている。第6A図において、参照番号30は１つの
接続部（ビア・コンタクト）を示し、参照番号22はプル
ダウン抵抗22の部分を、参照番号20は相互接続する導体
の部分を示している。抵抗22は半導体サブストレートの
ドープ領域に形成され、導体20は絶縁層によつて抵抗22
から分離されたパターン状の金属層、接続部30は絶縁層
を貫通する金属が充填された穴である。
追加されている。第6A図において、参照番号30は１つの
接続部（ビア・コンタクト）を示し、参照番号22はプル
ダウン抵抗22の部分を、参照番号20は相互接続する導体
の部分を示している。抵抗22は半導体サブストレートの
ドープ領域に形成され、導体20は絶縁層によつて抵抗22
から分離されたパターン状の金属層、接続部30は絶縁層
を貫通する金属が充填された穴である。
第6B図では、２つの接続部30aと30bが導体20を介してプ
ルダウン抵抗22を接続している。ここでは導体20のＸ方
向の部分は１つのパターン状の金属層で形成され、導体
20のＹ方向の部分は他のパターン状の金属層で形成され
ている。絶縁層は２つのパターン状の金属層を互いに分
離し、接続部30aと30bが絶縁層を貫通する、金属が充填
された穴となつている。
ルダウン抵抗22を接続している。ここでは導体20のＸ方
向の部分は１つのパターン状の金属層で形成され、導体
20のＹ方向の部分は他のパターン状の金属層で形成され
ている。絶縁層は２つのパターン状の金属層を互いに分
離し、接続部30aと30bが絶縁層を貫通する、金属が充填
された穴となつている。
２つの接続部が順次、１本の抵抗をゲート10−２から10
−Ｎに接続しているとき、いずれかのコンタクトにおけ
る不良によりプルダウンがないという影響が発生する。
こうして抵抗がなくなる確率が2Pdに増える。しかし本
発明によれば、プルダウンのないことが検知できない確
率は依然として10-9の範囲にあるため、この増加は問題
にならない。しかしプルダウン抵抗がないと、プルダウ
ン抵抗がないことを検知できない確率は2Pd・Ngまたは
約1/500に増大する。これは許容できないものである。
−Ｎに接続しているとき、いずれかのコンタクトにおけ
る不良によりプルダウンがないという影響が発生する。
こうして抵抗がなくなる確率が2Pdに増える。しかし本
発明によれば、プルダウンのないことが検知できない確
率は依然として10-9の範囲にあるため、この増加は問題
にならない。しかしプルダウン抵抗がないと、プルダウ
ン抵抗がないことを検知できない確率は2Pd・Ngまたは
約1/500に増大する。これは許容できないものである。
接続部30a,30b,30cにおける不良は、多くの種々の原因
から生じる。例えば、金属が充填される前にコンタクト
ホールを塵の粒子や他の汚染物質が詰めてしまうことに
よる。またビアホールを規定しているマスクにきずがあ
つたり、ホールが作られる絶縁層が一定の厚さで沈積さ
れず、ある部分が所定時間のエツチングで貫通できるよ
りも厚すぎる場合等が考えられる。
から生じる。例えば、金属が充填される前にコンタクト
ホールを塵の粒子や他の汚染物質が詰めてしまうことに
よる。またビアホールを規定しているマスクにきずがあ
つたり、ホールが作られる絶縁層が一定の厚さで沈積さ
れず、ある部分が所定時間のエツチングで貫通できるよ
りも厚すぎる場合等が考えられる。
以上、本発明の好適な実施例を詳述したが、更に本発明
の趣旨を逸脱しない範囲で、これら詳細な説明に対し多
くの変更や修正が可能である。
の趣旨を逸脱しない範囲で、これら詳細な説明に対し多
くの変更や修正が可能である。
例えば、第１図において、ゲート10−１から10−Ｎは全
て同じである必要はなく、あるゲートはNOR関数を、あ
るゲートはNAND関数、あるゲートはAND関数というよう
にしても良い。
て同じである必要はなく、あるゲートはNOR関数を、あ
るゲートはNAND関数、あるゲートはAND関数というよう
にしても良い。
他の変形例として、プルアツプ抵抗23は単一の抵抗であ
る必要はなく、その端子間に適当な抵抗を有する電気的
要素でも良い。例えば抵抗23はダイオードでも置き換え
られ、またベースとコレクタが接続されたトランジスタ
でも置き換え可能である。
る必要はなく、その端子間に適当な抵抗を有する電気的
要素でも良い。例えば抵抗23はダイオードでも置き換え
られ、またベースとコレクタが接続されたトランジスタ
でも置き換え可能である。
更に他の変形例としては、プルアツプ抵抗23は接地され
ている必要はなく、基準電圧Vr以上の電圧を供給する電
圧バスに接続されていれば良い。
ている必要はなく、基準電圧Vr以上の電圧を供給する電
圧バスに接続されていれば良い。
従つて、上述した詳細な説明に対し多くの修正が可能で
あるため、本発明は詳細な説明に限定されるものでな
く、添付した請求の範囲により規定されるものである。
あるため、本発明は詳細な説明に限定されるものでな
く、添付した請求の範囲により規定されるものである。
Claims (8)
- 【請求項１】欠陥バイアコンタクトの検査性能を向上し
た集積回路であって、 半導体チップ内に設けられたＮ（Ｎ≧２）個の論理ゲー
トであって、前記Ｎ個の論理ゲートの内の１つの論理ゲ
ート（10−１）の出力端子が導体（20）を通して残りの
（Ｎ−１）個の論理ゲート（10−２〜10−Ｎ）の入力端
子に接続されており、 前記１つの論理ゲート（10−１）は前記導体（20）に論
理レベル１をそれぞれ連結或いは非連結する１或は０の
状態を取り得、 第１のバイアコンタクト（30）を通して前記導体（20）
を論理レベル０の電圧バスに接続する第１の抵抗手段
（RDN）と、 第２のバイアコンタクト（31）を通して前記導体（20）
を他の論理レベルの電圧バスに接続する第２の抵抗手段
（RUP）とを有し、 前記（Ｎ−１）個の論理ゲート（10−２〜10−Ｎ）の各
入力端子は前記導体（20）より電流Ibを流入し、前記第
２の抵抗手段（RUP）の抵抗値は、前記第１のバイアコ
ンタクト（30）が欠陥により開放状態となり前記１つの
論理ゲート（10−１）がオフの場合に、前記導体の電圧
が前記論理レベル０よりも論理レベル１に近い値となる
ように前記他の論理レベルの電圧バスより前記導体への
電流を少なくともIb（Ｎ−１）とするように選択され、
前記第２の抵抗手段の抵抗値は前記第１の抵抗手段の抵
抗値よりも大きいことを特徴とする集積回路。 - 【請求項２】前記第２の抵抗手段の抵抗値は前記第１の
抵抗手段の抵抗値の少なくとも４倍であることを特徴と
する請求項１に記載の集積回路。 - 【請求項３】前記入力端子は前記（Ｎ−１）個のゲート
内で、各バイポーラトランジスタのベースのそれぞれに
前記導体より電流Ibが流入するように接続されているこ
とを特徴とする請求項１に記載の集積回路。 - 【請求項４】前記第１と第２のバイアコンタクトは、前
記バイアコンタクト部分以外で絶縁層により分離された
２つのパターン化された金属層の間にあることを特徴と
する請求項１に記載の集積回路。 - 【請求項５】前記第１と第２のバイアコンタクトは、前
記バイアコンタクト部分以外で絶縁層により分離された
サブストレート上のパターン化された金属層と抵抗領域
との間にあることを特徴とする請求項１に記載の集積回
路。 - 【請求項６】前記Ｎ個の論理ゲートが更に複数個設けら
れたことを特徴とする請求項１に記載の集積回路。 - 【請求項７】前記他の論理レベルの電圧バスは、前記チ
ップに前記論理レベル１の電圧レベルを供給するために
接続されていることを特徴とする請求項１に記載の集積
回路。 - 【請求項８】前記論理レベル１は接地レベルで、前記論
理レベル０は負のレベルであることを特徴とする請求項
１に記載の集積回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70519285A | 1985-02-25 | 1985-02-25 | |
| PCT/US1986/000330 WO1986004995A1 (en) | 1985-02-25 | 1986-02-18 | Logic circuit having improved testability for defective via contacts |
| US705192 | 1991-05-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62500262A JPS62500262A (ja) | 1987-01-29 |
| JPH0727007B2 true JPH0727007B2 (ja) | 1995-03-29 |
Family
ID=24832428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61501263A Expired - Lifetime JPH0727007B2 (ja) | 1985-02-25 | 1986-02-18 | 欠陥バイアコンタクトの検査性能を向上した集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4697139A (ja) |
| EP (1) | EP0214229B1 (ja) |
| JP (1) | JPH0727007B2 (ja) |
| AT (1) | ATE70639T1 (ja) |
| DE (1) | DE3682981D1 (ja) |
| WO (1) | WO1986004995A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779041A (en) * | 1987-05-20 | 1988-10-18 | Hewlett-Packard Company | Integrated circuit transfer test device system |
| CH691237A5 (fr) * | 1997-07-15 | 2001-05-31 | Em Microelectronic Marin Sa | Photocapteur intégré. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810070B2 (ja) * | 1981-01-07 | 1983-02-24 | 日本たばこ産業株式会社 | 紙巻たばこ解放分離装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3792349A (en) * | 1972-10-25 | 1974-02-12 | Honeywell Inf Systems | Dual channel, dual potential open-circuit test apparatus |
| US4499579A (en) * | 1983-03-10 | 1985-02-12 | Honeywell Information Systems Inc. | Programmable logic array with dynamic test capability in the unprogrammed state |
-
1986
- 1986-02-18 WO PCT/US1986/000330 patent/WO1986004995A1/en active IP Right Grant
- 1986-02-18 JP JP61501263A patent/JPH0727007B2/ja not_active Expired - Lifetime
- 1986-02-18 EP EP86901643A patent/EP0214229B1/en not_active Expired - Lifetime
- 1986-02-18 AT AT86901643T patent/ATE70639T1/de not_active IP Right Cessation
- 1986-02-18 DE DE8686901643T patent/DE3682981D1/de not_active Expired - Fee Related
-
1987
- 1987-02-02 US US07/011,368 patent/US4697139A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810070B2 (ja) * | 1981-01-07 | 1983-02-24 | 日本たばこ産業株式会社 | 紙巻たばこ解放分離装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4697139A (en) | 1987-09-29 |
| EP0214229B1 (en) | 1991-12-18 |
| JPS62500262A (ja) | 1987-01-29 |
| WO1986004995A1 (en) | 1986-08-28 |
| ATE70639T1 (de) | 1992-01-15 |
| EP0214229A1 (en) | 1987-03-18 |
| DE3682981D1 (de) | 1992-01-30 |
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