JPH07262023A - 割込制御方式 - Google Patents
割込制御方式Info
- Publication number
- JPH07262023A JPH07262023A JP5145894A JP5145894A JPH07262023A JP H07262023 A JPH07262023 A JP H07262023A JP 5145894 A JP5145894 A JP 5145894A JP 5145894 A JP5145894 A JP 5145894A JP H07262023 A JPH07262023 A JP H07262023A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- processor
- request level
- peripheral device
- vector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 プロセッサに対して周辺装置から割込みを行
う割込制御方式に関し、状況に対応して割込要求レベル
及び割込ベクタを変更可能とする。 【構成】 周辺装置２は、割込制御回路３と、割込要求
レベル保存レジスタ４と、割込ベクタ保存レジスタ５と
を備え、割込要求レベル保存レジスタ４と割込ベクタ保
存レジスタ５との内容を、ソフトウェアによって更新可
能の構成とし、状況に応じて割込要求レベル及び割込ベ
クタを更新する。周辺装置２からプロセッサ１に対して
割込みを行う時、割込制御回路３により、割込要求レベ
ル保存レジスタ４にセットされた割込要求レベルと、割
込ベクタ保存レジスタ５にセットされた割込ベクタとを
プロセッサ１に送出する。
う割込制御方式に関し、状況に対応して割込要求レベル
及び割込ベクタを変更可能とする。 【構成】 周辺装置２は、割込制御回路３と、割込要求
レベル保存レジスタ４と、割込ベクタ保存レジスタ５と
を備え、割込要求レベル保存レジスタ４と割込ベクタ保
存レジスタ５との内容を、ソフトウェアによって更新可
能の構成とし、状況に応じて割込要求レベル及び割込ベ
クタを更新する。周辺装置２からプロセッサ１に対して
割込みを行う時、割込制御回路３により、割込要求レベ
ル保存レジスタ４にセットされた割込要求レベルと、割
込ベクタ保存レジスタ５にセットされた割込ベクタとを
プロセッサ１に送出する。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサに対して周
辺装置から割込みを行う割込制御方式に関する。プロセ
ッサと各種の入力装置や出力装置等の周辺装置とを備え
たコンピュータシステムに於いて、周辺装置からプロセ
ッサに割込みを行って処理を実行させる割込制御方式
は、既に各種の方式が知られている。このような割込制
御方式に於いて、プロセッサの処理能力が飛躍的に増大
しており、各種の状況に応じて最適な割込みを可能とす
ることが要望されている。
辺装置から割込みを行う割込制御方式に関する。プロセ
ッサと各種の入力装置や出力装置等の周辺装置とを備え
たコンピュータシステムに於いて、周辺装置からプロセ
ッサに割込みを行って処理を実行させる割込制御方式
は、既に各種の方式が知られている。このような割込制
御方式に於いて、プロセッサの処理能力が飛躍的に増大
しており、各種の状況に応じて最適な割込みを可能とす
ることが要望されている。
【０００２】
【従来の技術】従来例の割込制御方式は、例えば、周辺
装置からプロセッサに対する割込要求により、周辺装置
の割込制御回路からプロセッサに対して割込要求レベル
を設定し、且つ割込ベクタを設定し、プロセッサの割込
許可により割込処理を実行することになる。
装置からプロセッサに対する割込要求により、周辺装置
の割込制御回路からプロセッサに対して割込要求レベル
を設定し、且つ割込ベクタを設定し、プロセッサの割込
許可により割込処理を実行することになる。
【０００３】又数値演算プロセッサとマイクロプロセッ
サとの間に、制御回路と割込コントローラとを設け、数
値演算プロセッサからマイクロプロセッサに対する割込
要求に対して、制御回路を介して割込コントローラに割
込要求が加えられ、この割込コントローラからマイクロ
プロセッサに対して割込ベクタを設定する割込制御方式
が、例えば、特開昭６３−２７１５３７号公報として知
られている。
サとの間に、制御回路と割込コントローラとを設け、数
値演算プロセッサからマイクロプロセッサに対する割込
要求に対して、制御回路を介して割込コントローラに割
込要求が加えられ、この割込コントローラからマイクロ
プロセッサに対して割込ベクタを設定する割込制御方式
が、例えば、特開昭６３−２７１５３７号公報として知
られている。
【０００４】又複数チャネルの割込要求に対して割込頻
度の大きいチャネルを選択して割込要求を受付け、割込
処理ルーチンの先頭番地を示す割込ベクタをプロセッサ
へ通知する割込制御方式が、例えば、特開平４−３７３
０５６号公報として知られている。
度の大きいチャネルを選択して割込要求を受付け、割込
処理ルーチンの先頭番地を示す割込ベクタをプロセッサ
へ通知する割込制御方式が、例えば、特開平４−３７３
０５６号公報として知られている。
【０００５】
【発明が解決しようとする問題点】従来例の割込制御方
式に於いては、周辺装置の割込制御回路からプロセッサ
に対して割込要求レベル及び割込ベクタを通知するもの
であり、その割込要求レベル及び割込ベクタは固定的に
設定されているものであった。従って、割込要求レベル
及び割込ベクタを変更する必要が生じた場合は、回路構
成を変更する必要があり、それに伴ってプリント基板の
変更を要する場合もあった。その為、システム変更に要
するコストが高くなる欠点があった。
式に於いては、周辺装置の割込制御回路からプロセッサ
に対して割込要求レベル及び割込ベクタを通知するもの
であり、その割込要求レベル及び割込ベクタは固定的に
設定されているものであった。従って、割込要求レベル
及び割込ベクタを変更する必要が生じた場合は、回路構
成を変更する必要があり、それに伴ってプリント基板の
変更を要する場合もあった。その為、システム変更に要
するコストが高くなる欠点があった。
【０００６】又前述の特開昭６３−２７１５３７号公報
に示された従来例は、割込ベクタを固定した構成に於い
て、割込コントローラにより変更することを意図したも
のであるが、具体的な変更手段は開示されていない。従
って、前述の従来例と同様にシステム変更に伴う割込ベ
クタ等の変更に対して簡単に対処できないものであっ
た。又前述の特開平４−３７３０５６号公報に示された
従来例は、割込ベクタを固定し、割込優先制御を行う技
術を示すものである。従って、状況の変化等に対応して
最適な割込制御を可能とすることは困難であった。本発
明は、周囲等の状況の変化に応じて割込要求レベル及び
割込ベクタを変更して、最適な割込制御を可能とするこ
とを目的とする。
に示された従来例は、割込ベクタを固定した構成に於い
て、割込コントローラにより変更することを意図したも
のであるが、具体的な変更手段は開示されていない。従
って、前述の従来例と同様にシステム変更に伴う割込ベ
クタ等の変更に対して簡単に対処できないものであっ
た。又前述の特開平４−３７３０５６号公報に示された
従来例は、割込ベクタを固定し、割込優先制御を行う技
術を示すものである。従って、状況の変化等に対応して
最適な割込制御を可能とすることは困難であった。本発
明は、周囲等の状況の変化に応じて割込要求レベル及び
割込ベクタを変更して、最適な割込制御を可能とするこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明の割込制御方式
は、図１を参照して説明すると、プロセッサ１に対して
周辺装置２から割込みを行う割込制御方式に於いて、周
辺装置２は、割込制御回路３と、割込要求レベル保存レ
ジスタ４と、割込ベクタ保存レジスタ５とを備え、割込
要求レベル保存レジスタ４と割込ベクタ保存レジスタ５
との内容をソフトウェアによって更新し、且つ周辺装置
２からプロセッサ１に対して割込みを行う時に、割込制
御回路３は、割込要求レベル保存レジスタ４及び割込ベ
クタ保存レジスタ５の内容をプロセッサ１に通知するも
のである。
は、図１を参照して説明すると、プロセッサ１に対して
周辺装置２から割込みを行う割込制御方式に於いて、周
辺装置２は、割込制御回路３と、割込要求レベル保存レ
ジスタ４と、割込ベクタ保存レジスタ５とを備え、割込
要求レベル保存レジスタ４と割込ベクタ保存レジスタ５
との内容をソフトウェアによって更新し、且つ周辺装置
２からプロセッサ１に対して割込みを行う時に、割込制
御回路３は、割込要求レベル保存レジスタ４及び割込ベ
クタ保存レジスタ５の内容をプロセッサ１に通知するも
のである。
【０００８】
【作用】周辺装置２の割込制御回路３に、割込要求レベ
ル保存レジスタ４と、割込ベクタ保存レジスタ５とを設
ける。これらの割込要求レベル保存レジスタ４と割込ベ
クタ保存レジスタ５とは、コンピュータシステムの使用
条件やシステム運用中に於ける状況等の変化に対応し
て、ソフトウェアによって更新するものである。従っ
て、回路構成等を変更することなく、状況変化に対応し
て、プロセッサ１に対する割込要求時の割込要求レベル
及び割込ベクタをプロセッサ１へ通知することができ
る。
ル保存レジスタ４と、割込ベクタ保存レジスタ５とを設
ける。これらの割込要求レベル保存レジスタ４と割込ベ
クタ保存レジスタ５とは、コンピュータシステムの使用
条件やシステム運用中に於ける状況等の変化に対応し
て、ソフトウェアによって更新するものである。従っ
て、回路構成等を変更することなく、状況変化に対応し
て、プロセッサ１に対する割込要求時の割込要求レベル
及び割込ベクタをプロセッサ１へ通知することができ
る。
【０００９】
【実施例】図２は本発明の実施例の説明図であり、１１
はメインプロセッサ、１２はプリンタや表示装置等の周
辺装置、１３は割込制御回路、１４は割込要求レベル保
存レジスタ、１５は割込ベクタ保存レジスタ、１６はサ
ブプロセッサである。このサブプロセッサ１６により割
込要求レベル保存レジスタ１４と割込ベクタ保存レジス
タ１５との内容を更新する場合を示す。
はメインプロセッサ、１２はプリンタや表示装置等の周
辺装置、１３は割込制御回路、１４は割込要求レベル保
存レジスタ、１５は割込ベクタ保存レジスタ、１６はサ
ブプロセッサである。このサブプロセッサ１６により割
込要求レベル保存レジスタ１４と割込ベクタ保存レジス
タ１５との内容を更新する場合を示す。
【００１０】このコンピュータシステムを例えば移動無
線装置に適用した場合、メインプロセッサ１１は、送受
信操作部等の周辺装置１２の制御及び送受信プロトコル
処理等を行い、サブプロセッサ１６は、時計機能や表示
機能の制御等を行う構成とすることができる。又メイン
プロセッサ１１と周辺装置１２との間及びサブプロセッ
サ１６との間は、バスを介して接続されており、通常
は、複数の周辺装置がメインプロセッサ１１に対して接
続されるものである。又図２に於いては、メインプロセ
ッサ１１と周辺装置１２との間の信号の一例を示してい
る。
線装置に適用した場合、メインプロセッサ１１は、送受
信操作部等の周辺装置１２の制御及び送受信プロトコル
処理等を行い、サブプロセッサ１６は、時計機能や表示
機能の制御等を行う構成とすることができる。又メイン
プロセッサ１１と周辺装置１２との間及びサブプロセッ
サ１６との間は、バスを介して接続されており、通常
は、複数の周辺装置がメインプロセッサ１１に対して接
続されるものである。又図２に於いては、メインプロセ
ッサ１１と周辺装置１２との間の信号の一例を示してい
る。
【００１１】その信号として、＊ＩＲＱ７〜＊ＩＲＱ１
は７レベルの割込要求レベルで、＊ＩＲＱ７が最も高い
割込要求レベルを示す。又Ｄ７〜Ｄ０はデータバスの下
位８ビットによる割込ベクタ、ＣＬＫはメインプロセッ
サ１１から周辺装置１２に供給し、バスタイミングの基
準として使用するクロック、Ａ３１〜Ａ０は３２ビット
幅のアドレスバス、Ｄ１５〜Ｄ０は１６ビット幅のデー
タバス、ＦＣ３〜ＦＣ０はファンクション・コードで、
割込時には、“０１１１”に設定される。又ＳＩＺ０，
ＳＩＺ１は転送サイズで、割込時は“０１”とし、１バ
イト転送であることを示す。又“１０”はワード転送、
“１１”は３バイト転送、“００”はロングワード転送
を示す。
は７レベルの割込要求レベルで、＊ＩＲＱ７が最も高い
割込要求レベルを示す。又Ｄ７〜Ｄ０はデータバスの下
位８ビットによる割込ベクタ、ＣＬＫはメインプロセッ
サ１１から周辺装置１２に供給し、バスタイミングの基
準として使用するクロック、Ａ３１〜Ａ０は３２ビット
幅のアドレスバス、Ｄ１５〜Ｄ０は１６ビット幅のデー
タバス、ＦＣ３〜ＦＣ０はファンクション・コードで、
割込時には、“０１１１”に設定される。又ＳＩＺ０，
ＳＩＺ１は転送サイズで、割込時は“０１”とし、１バ
イト転送であることを示す。又“１０”はワード転送、
“１１”は３バイト転送、“００”はロングワード転送
を示す。
【００１２】又Ｒ／Ｗはリード／ライトで、データの転
送方向を示し、リードＲは“１”，ライトＷは“０”で
表される。又＊ＡＳはアドレスストローブ、＊ＤＳはデ
ータストローブで、リードサイクル時は、＊ＡＳ，＊Ｄ
Ｓを同時にアサートし、周辺装置１２に対してデータを
バス上に送出するように指示し、ライトサイクル時は、
＊ＤＳによりバス上のデータが有効であることを周辺装
置１２に指示する。又＊ＤＳＡＣＫ１，＊ＤＳＡＣＫ０
はデータ及びサイズアクノリッジで、リードサイクル時
は、バスサイクルを終結してデータをラッチするように
指示し、ライトサイクル時は、周辺装置がデータのスト
アを完了したので、バスサイクルを終結しても良いこと
を指示する。例えば、＊ＤＳＡＣＫ１，＊ＤＳＡＣＫ０
が、“１１”の時、現在のバスサイクルにウェートステ
ートを挿入、“１０”の時、バスサイクル完了（８ビッ
トバス幅）、“０１”の時、バスサイクル完了（１６ビ
ットバス幅）、“００”の時、予約を示す。
送方向を示し、リードＲは“１”，ライトＷは“０”で
表される。又＊ＡＳはアドレスストローブ、＊ＤＳはデ
ータストローブで、リードサイクル時は、＊ＡＳ，＊Ｄ
Ｓを同時にアサートし、周辺装置１２に対してデータを
バス上に送出するように指示し、ライトサイクル時は、
＊ＤＳによりバス上のデータが有効であることを周辺装
置１２に指示する。又＊ＤＳＡＣＫ１，＊ＤＳＡＣＫ０
はデータ及びサイズアクノリッジで、リードサイクル時
は、バスサイクルを終結してデータをラッチするように
指示し、ライトサイクル時は、周辺装置がデータのスト
アを完了したので、バスサイクルを終結しても良いこと
を指示する。例えば、＊ＤＳＡＣＫ１，＊ＤＳＡＣＫ０
が、“１１”の時、現在のバスサイクルにウェートステ
ートを挿入、“１０”の時、バスサイクル完了（８ビッ
トバス幅）、“０１”の時、バスサイクル完了（１６ビ
ットバス幅）、“００”の時、予約を示す。
【００１３】又＊ＩＡＣＫ７〜＊ＩＡＣＫ１は割込アク
ノリッジで、割込アクノリッジサイクル中に外部割込の
レベルを示す。周辺装置１２は、ファンクション・コー
ドＦＣ３〜ＦＣ０と、割込アクノリッジ＊ＩＡＣＫ７〜
＊ＩＡＣＫ１とを用いて割込アクノリッジサイクルが進
行中であることを確認し、現在の割込レベルを得ること
ができる。なお、＊印は反転信号を示し、“０”アサー
ト、“１”ネゲートとなり、＊印を付加しない信号は、
“１”アサート、“０”ネゲートとなる。
ノリッジで、割込アクノリッジサイクル中に外部割込の
レベルを示す。周辺装置１２は、ファンクション・コー
ドＦＣ３〜ＦＣ０と、割込アクノリッジ＊ＩＡＣＫ７〜
＊ＩＡＣＫ１とを用いて割込アクノリッジサイクルが進
行中であることを確認し、現在の割込レベルを得ること
ができる。なお、＊印は反転信号を示し、“０”アサー
ト、“１”ネゲートとなり、＊印を付加しない信号は、
“１”アサート、“０”ネゲートとなる。
【００１４】周辺装置１２は、割込制御回路１３と、割
込要求レベル保存レジスタ１４と、割込ベクタ保存レジ
スタ１５とを備え、割込要求レベル保存レジスタ１４に
セットする割込要求レベルと、割込ベクタ保存レジスタ
１５にセットする割込ベクタとは、サブプロセッサ１６
によって書換えるものである。例えば、サブプロセッサ
１６は、メインプロセッサ１１による処理の進行状況，
外部状況，時刻等を監視して、所定の条件となると、割
込要求レベル保存レジスタ１４及び割込ベクタ保存レジ
スタ１５の内容を更新することができる。
込要求レベル保存レジスタ１４と、割込ベクタ保存レジ
スタ１５とを備え、割込要求レベル保存レジスタ１４に
セットする割込要求レベルと、割込ベクタ保存レジスタ
１５にセットする割込ベクタとは、サブプロセッサ１６
によって書換えるものである。例えば、サブプロセッサ
１６は、メインプロセッサ１１による処理の進行状況，
外部状況，時刻等を監視して、所定の条件となると、割
込要求レベル保存レジスタ１４及び割込ベクタ保存レジ
スタ１５の内容を更新することができる。
【００１５】図３は本発明の実施例のフローチャートで
あり、前述のように、サブプロセッサ１６により、状況
に応じて、ソフト的に割込要求レベル保存レジスタ１４
及び割込ベクタ保存レジスタ１５を書換える（ａ）。そ
して、周辺装置１２に於いて割込要求（ｂ）が発生する
と、割込制御回路１３は、割込要求レベル保存レジスタ
１４の内容による割込要求レベルを用いて、メインプロ
セッサ１１に対して割込要求を行う。
あり、前述のように、サブプロセッサ１６により、状況
に応じて、ソフト的に割込要求レベル保存レジスタ１４
及び割込ベクタ保存レジスタ１５を書換える（ａ）。そ
して、周辺装置１２に於いて割込要求（ｂ）が発生する
と、割込制御回路１３は、割込要求レベル保存レジスタ
１４の内容による割込要求レベルを用いて、メインプロ
セッサ１１に対して割込要求を行う。
【００１６】メインプロセッサ１１は、１）割込要求レ
ベル＊ＩＲＱ７〜＊ＩＲＱ１を同期化し、２）その割込
要求レベル＊ＩＲＱ７〜＊ＩＲＱ１とマスクレベルとを
比較する。最高の割込要求レベル＊ＩＲＱ７はマスクで
きない割込みである。そして、現在実行中の命令の終了
を待つ。この命令の終了により、３）割込レベルをアド
レスの下位のＡ３〜Ａ１に設定する。又Ａ１９〜Ａ１６
を割込アクノリッジコードの＄Ｆに設定し、その他のＡ
３１〜Ａ２０，Ａ１５〜Ａ４，Ａ０を“１”に設定す
る。そして、４）リード／ライト（Ｒ／Ｗ）をリード
（“１”）に設定し、５）ファンクション・コードＦＣ
３〜ＦＣ０を“０１１１”に設定し、６）サイズピンＳ
ＩＺ０をドライブし、即ち、転送サイズＳＩＺ０を
“１”、ＳＩＺ１を“０”として、１バイト転送である
ことを示す。次に、７）アドレスストローブ＊ＡＳとデ
ータストローブ＊ＤＳとをアサート（“０”）し、８）
割込アクノリッジ＊ＩＡＣＫx （ｘ＝７〜１）をアサー
ト（“０”）する（ｃ）。
ベル＊ＩＲＱ７〜＊ＩＲＱ１を同期化し、２）その割込
要求レベル＊ＩＲＱ７〜＊ＩＲＱ１とマスクレベルとを
比較する。最高の割込要求レベル＊ＩＲＱ７はマスクで
きない割込みである。そして、現在実行中の命令の終了
を待つ。この命令の終了により、３）割込レベルをアド
レスの下位のＡ３〜Ａ１に設定する。又Ａ１９〜Ａ１６
を割込アクノリッジコードの＄Ｆに設定し、その他のＡ
３１〜Ａ２０，Ａ１５〜Ａ４，Ａ０を“１”に設定す
る。そして、４）リード／ライト（Ｒ／Ｗ）をリード
（“１”）に設定し、５）ファンクション・コードＦＣ
３〜ＦＣ０を“０１１１”に設定し、６）サイズピンＳ
ＩＺ０をドライブし、即ち、転送サイズＳＩＺ０を
“１”、ＳＩＺ１を“０”として、１バイト転送である
ことを示す。次に、７）アドレスストローブ＊ＡＳとデ
ータストローブ＊ＤＳとをアサート（“０”）し、８）
割込アクノリッジ＊ＩＡＣＫx （ｘ＝７〜１）をアサー
ト（“０”）する（ｃ）。
【００１７】周辺装置１２の割込制御回路１３は、１）
割込ベクタ保存レジスタ１５にセットされた割込ベクタ
番号をデータバスの下位バイト（Ｄ７〜Ｄ９）に設定
し、２）データ及びサイズアクノリッジ＊ＤＳＡＣＫx
をアサートとする（ｄ）。
割込ベクタ保存レジスタ１５にセットされた割込ベクタ
番号をデータバスの下位バイト（Ｄ７〜Ｄ９）に設定
し、２）データ及びサイズアクノリッジ＊ＤＳＡＣＫx
をアサートとする（ｄ）。
【００１８】メインプロセッサ１１は、１）ベクタ番号
をラッチし、２）アドレスストローブ＊ＡＳ及びデータ
ストローブ＊ＤＳをネゲートする（ｅ）。
をラッチし、２）アドレスストローブ＊ＡＳ及びデータ
ストローブ＊ＤＳをネゲートする（ｅ）。
【００１９】周辺装置１２の割込制御回路１３は、アド
レスストローブ＊ＡＳ及びデータストローブ＊ＤＳのネ
ゲートを識別して、ステップ（ｄ）に於いてアサートし
たデータ及びサイズアクノリッジ＊ＤＳＡＣＫx をネゲ
ートする（ｆ）。それによって、メインプロセッサ１１
は次のサイクルに移行する（ｇ）。
レスストローブ＊ＡＳ及びデータストローブ＊ＤＳのネ
ゲートを識別して、ステップ（ｄ）に於いてアサートし
たデータ及びサイズアクノリッジ＊ＤＳＡＣＫx をネゲ
ートする（ｆ）。それによって、メインプロセッサ１１
は次のサイクルに移行する（ｇ）。
【００２０】図４は割込動作説明図であり、図２と同一
符号の信号を用いた割込動作のタイムチャートを示し、
３サイクルのリードサイクル中に、周辺装置１２から割
込要求が発生し、割込制御回路１３は割込要求レベル保
存レジスタ１４にセットされた割込要求レベル＊ＩＲＱ
７〜＊ＩＲＱ１を送出する。このリードサイクルに於い
ては、リード／ライトＲ／Ｗは“１”でリードを示し、
アドレスストローブ＊ＡＳとデータストローブ＊ＤＳと
が同時にアサート（“０”）となり、周辺装置１２に対
してデータバス上にデータを送出するように指示する。
符号の信号を用いた割込動作のタイムチャートを示し、
３サイクルのリードサイクル中に、周辺装置１２から割
込要求が発生し、割込制御回路１３は割込要求レベル保
存レジスタ１４にセットされた割込要求レベル＊ＩＲＱ
７〜＊ＩＲＱ１を送出する。このリードサイクルに於い
ては、リード／ライトＲ／Ｗは“１”でリードを示し、
アドレスストローブ＊ＡＳとデータストローブ＊ＤＳと
が同時にアサート（“０”）となり、周辺装置１２に対
してデータバス上にデータを送出するように指示する。
【００２１】このリードサイクルが終了すると、アドレ
スＡ３１〜Ａ４，Ａ０は“１”、アドレスＡ３〜Ａ１は
割込レベルを示し、ファンクション・コードＦＣ３〜Ｆ
Ｃ０は“０１１１”（ＣＰＵスペース）に設定し、転送
サイズＳＩＺ０を“１”に、ＳＩＺ１を“０”として、
１バイト転送であることを示し、０〜２クロックサイク
ルの内部調停サイクル後に、アドレスストローブ＊ＡＳ
とデータストローブ＊ＤＳとを同時にアサート
（“０”）する。
スＡ３１〜Ａ４，Ａ０は“１”、アドレスＡ３〜Ａ１は
割込レベルを示し、ファンクション・コードＦＣ３〜Ｆ
Ｃ０は“０１１１”（ＣＰＵスペース）に設定し、転送
サイズＳＩＺ０を“１”に、ＳＩＺ１を“０”として、
１バイト転送であることを示し、０〜２クロックサイク
ルの内部調停サイクル後に、アドレスストローブ＊ＡＳ
とデータストローブ＊ＤＳとを同時にアサート
（“０”）する。
【００２２】そして、割込アクノリッジ＊ＩＡＣＫ７〜
＊ＩＡＣＫ１をアサートし、次にデータ及びサイズアク
ノリッジ＊ＤＳＡＣＫx を設定し、データＤ７〜Ｄ０に
よる割込ベクタを送出する。この割込ベクタをラッチし
て、アドレスストローブ＊ＡＳとデータストローブ＊Ｄ
Ｓとを同時にネゲート（“１”）し、データ及びサイズ
アクノリッジ＊ＤＳＡＣＫx をネゲートし、割込アクノ
リッジサイクルを終了する。
＊ＩＡＣＫ１をアサートし、次にデータ及びサイズアク
ノリッジ＊ＤＳＡＣＫx を設定し、データＤ７〜Ｄ０に
よる割込ベクタを送出する。この割込ベクタをラッチし
て、アドレスストローブ＊ＡＳとデータストローブ＊Ｄ
Ｓとを同時にネゲート（“１”）し、データ及びサイズ
アクノリッジ＊ＤＳＡＣＫx をネゲートし、割込アクノ
リッジサイクルを終了する。
【００２３】前述の実施例は、サブプロセッサ１６によ
り割込要求レベル保存レジスタ１４と割込ベクタ保存レ
ジスタ１５との内容を更新する場合を示すが、メインプ
ロセッサ１１のソフト処理によって書換えることも可能
である。又メインプロセッサ１１の内部構成に対応して
周辺装置１２との間で転送する各種の信号を採用するこ
とができる。
り割込要求レベル保存レジスタ１４と割込ベクタ保存レ
ジスタ１５との内容を更新する場合を示すが、メインプ
ロセッサ１１のソフト処理によって書換えることも可能
である。又メインプロセッサ１１の内部構成に対応して
周辺装置１２との間で転送する各種の信号を採用するこ
とができる。
【００２４】
【発明の効果】以上説明したように、本発明は、周辺装
置２は、割込制御回路３と、割込要求レベル保存レジス
タ４と、割込ベクタ保存レジスタ５とを備え、割込要求
レベル保存レジスタ４と割込ベクタ保存レジスタ５との
内容を、サブプロセッサ等によるソフトウェアによって
更新するものであり、コンピュータシステムとして、状
況の変化等に対応して、プロセッサ１に対する周辺装置
２の割込要求レベルを随時更新し、又割込ベクタも更新
可能とすることにより、回路構成の変更を伴うことな
く、システムの状況変化に対応して最適な割込制御を可
能とすることができる利点がある。
置２は、割込制御回路３と、割込要求レベル保存レジス
タ４と、割込ベクタ保存レジスタ５とを備え、割込要求
レベル保存レジスタ４と割込ベクタ保存レジスタ５との
内容を、サブプロセッサ等によるソフトウェアによって
更新するものであり、コンピュータシステムとして、状
況の変化等に対応して、プロセッサ１に対する周辺装置
２の割込要求レベルを随時更新し、又割込ベクタも更新
可能とすることにより、回路構成の変更を伴うことな
く、システムの状況変化に対応して最適な割込制御を可
能とすることができる利点がある。
【図１】本発明の原理説明図である。
【図２】本発明の実施例の説明図である。
【図３】本発明の実施例のフローチャートである。
【図４】割込動作説明図である。
１ プロセッサ ２ 周辺装置 ３ 割込制御回路 ４ 割込要求レベル保存レジスタ ５ 割込ベクタ保存レジスタ
Claims (1)
- 【請求項１】 プロセッサ（１）に対して周辺装置
（２）から割込みを行う割込制御方式に於いて、 前記周辺装置（２）は、割込制御回路（３）と、割込要
求レベル保存レジスタ（４）と、割込ベクタ保存レジス
タ（５）とを備え、 前記割込要求レベル保存レジスタ（４）と前記割込ベク
タ保存レジスタ（５）との内容をソフトウェアによって
更新し、前記周辺装置（２）から前記プロセッサ（１）
に対して割込みを行う時に、前記割込制御回路（３）
は、前記割込要求レベル保存レジスタ（４）及び前記割
込ベクタ保存レジスタ（５）の内容を前記プロセッサ
（１）に通知することを特徴とする割込制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145894A JPH07262023A (ja) | 1994-03-23 | 1994-03-23 | 割込制御方式 |
| GB9425844A GB2287806B (en) | 1994-03-23 | 1994-12-21 | An interrupt control method for controlling an interrupt from a peripheral device to a processor |
| US08/905,857 US6002877A (en) | 1994-03-23 | 1997-08-04 | Interrupt control method for controlling an interrupt from a peripheral device to a processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145894A JPH07262023A (ja) | 1994-03-23 | 1994-03-23 | 割込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07262023A true JPH07262023A (ja) | 1995-10-13 |
Family
ID=12887500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5145894A Withdrawn JPH07262023A (ja) | 1994-03-23 | 1994-03-23 | 割込制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07262023A (ja) |
| GB (1) | GB2287806B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742113B1 (en) | 1999-05-31 | 2004-05-25 | Renesas Technology Corp. | Microprocessor with EIT, processing capability, and EIT processing method |
| JPWO2006022202A1 (ja) * | 2004-08-27 | 2008-05-08 | 松下電器産業株式会社 | 情報処理装置、例外制御回路 |
| JP2012506091A (ja) * | 2008-10-14 | 2012-03-08 | フリースケール セミコンダクター インコーポレイテッド | データ処理システムにおける割込承認 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3699806B2 (ja) * | 1997-06-20 | 2005-09-28 | 株式会社東芝 | 割込みコントローラ及び制御システム |
| JP4151198B2 (ja) | 1999-06-23 | 2008-09-17 | 株式会社デンソー | 割込コントローラ及びマイクロコンピュータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1544954A (en) * | 1975-03-26 | 1979-04-25 | Honeywell Inf Systems | Data processing system with priority apparatus |
| US4381542A (en) * | 1980-10-20 | 1983-04-26 | Digital Equipment Corporation | System for interrupt arbitration |
-
1994
- 1994-03-23 JP JP5145894A patent/JPH07262023A/ja not_active Withdrawn
- 1994-12-21 GB GB9425844A patent/GB2287806B/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742113B1 (en) | 1999-05-31 | 2004-05-25 | Renesas Technology Corp. | Microprocessor with EIT, processing capability, and EIT processing method |
| JPWO2006022202A1 (ja) * | 2004-08-27 | 2008-05-08 | 松下電器産業株式会社 | 情報処理装置、例外制御回路 |
| JP2010102732A (ja) * | 2004-08-27 | 2010-05-06 | Panasonic Corp | 情報処理装置、例外制御回路及び例外制御方法 |
| JP4564011B2 (ja) * | 2004-08-27 | 2010-10-20 | パナソニック株式会社 | 情報処理装置、例外制御回路 |
| JP4569934B2 (ja) * | 2004-08-27 | 2010-10-27 | パナソニック株式会社 | 情報処理装置、例外制御回路及び例外制御方法 |
| JP2012506091A (ja) * | 2008-10-14 | 2012-03-08 | フリースケール セミコンダクター インコーポレイテッド | データ処理システムにおける割込承認 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2287806A (en) | 1995-09-27 |
| GB2287806B (en) | 1998-05-06 |
| GB9425844D0 (en) | 1995-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5745772A (en) | Advanced programmable interrupt controller | |
| US5802269A (en) | Method and apparatus for power management of distributed direct memory access (DDMA) devices | |
| US5781774A (en) | Processor having operating modes for an upgradeable multiprocessor computer system | |
| US6067589A (en) | USB legacy support system | |
| US7752374B2 (en) | Method and apparatus for host messaging unit for peripheral component interconnect busmaster devices | |
| US6000043A (en) | Method and apparatus for management of peripheral devices coupled to a bus | |
| US6070215A (en) | Computer system with improved transition to low power operation | |
| US5943500A (en) | Long latency interrupt handling and input/output write posting | |
| EP0458304A1 (en) | Direct memory access transfer controller | |
| WO1996000940A1 (en) | Pci to isa interrupt protocol converter and selection mechanism | |
| JPH11238030A (ja) | Ｐｃｉ−ｐｃｉブリッジおよびそのための先入れ先出しメモリ | |
| JPS623362A (ja) | デ−タ受信方式 | |
| JPH07311716A (ja) | コンピュータシステム、コンピュータシステムに周辺装置をインタフェースさせるための並列ポート回路、およびその動作方法 | |
| US5752043A (en) | Interrupt control system provided in a computer | |
| US5819052A (en) | Portable computer which performs bus arbitration using a serial bus | |
| JP2002073527A (ja) | Ｄｍａコントローラ | |
| US5881294A (en) | System for transforming PCI level interrupts | |
| JPH07262023A (ja) | 割込制御方式 | |
| JPH0612526B2 (ja) | プログラマブル割込みコントローラ | |
| JP2004078683A (ja) | コンピュータシステムおよび共有メモリ制御方法 | |
| US6002877A (en) | Interrupt control method for controlling an interrupt from a peripheral device to a processor | |
| US5931930A (en) | Processor that indicates system bus ownership in an upgradable multiprocessor computer system | |
| US6940311B2 (en) | Data transmission system | |
| US6085271A (en) | System bus arbitrator for facilitating multiple transactions in a computer system | |
| JPH0954748A (ja) | コンピュータシステムおよびこのシステムに設けられるｄｍａコントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |