JPH07249693A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07249693A JPH07249693A JP6042358A JP4235894A JPH07249693A JP H07249693 A JPH07249693 A JP H07249693A JP 6042358 A JP6042358 A JP 6042358A JP 4235894 A JP4235894 A JP 4235894A JP H07249693 A JPH07249693 A JP H07249693A
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- film
- insulating film
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Abstract
(57)【要約】
【目的】 ビット線シールドタイプのＤＲＡＭにおける
良好で安定したキャパシタ下部電極の構造およびその製
造方法を提供する。 【構成】 シリコン酸化膜２３側壁に第１のサイドウォ
ール２４ａを形成し、これをマスクとしてコンタクトホ
ール１６を形成するためのマスク２２を形成し、このマ
スク２２を用いて絶縁膜１４中にコンタクトホール１６
を形成しコンタクトホール１６内を含む全面に第２の多
結晶シリコン膜１７を形成し、第２の多結晶シリコン膜
１７をエッチングした後その側壁に導電膜よりなる第２
のサイドウォール２５ａを形成する。 【効果】 キャパシタ形成時においてプロセスマージン
を拡大でき、キャパシタ容量を増大できる。
良好で安定したキャパシタ下部電極の構造およびその製
造方法を提供する。 【構成】 シリコン酸化膜２３側壁に第１のサイドウォ
ール２４ａを形成し、これをマスクとしてコンタクトホ
ール１６を形成するためのマスク２２を形成し、このマ
スク２２を用いて絶縁膜１４中にコンタクトホール１６
を形成しコンタクトホール１６内を含む全面に第２の多
結晶シリコン膜１７を形成し、第２の多結晶シリコン膜
１７をエッチングした後その側壁に導電膜よりなる第２
のサイドウォール２５ａを形成する。 【効果】 キャパシタ形成時においてプロセスマージン
を拡大でき、キャパシタ容量を増大できる。
Description
【０００１】
【産業上の利用分野】この発明はＭＯＳダイナミックラ
ンダムアクセスメモリーに関するものであり、特にビッ
ト線シールドタイプのスタックトキャパシタにおけるキ
ャパシタ下部電極の構造および形成方法に関するもので
ある。
ンダムアクセスメモリーに関するものであり、特にビッ
ト線シールドタイプのスタックトキャパシタにおけるキ
ャパシタ下部電極の構造および形成方法に関するもので
ある。
【０００２】
【従来の技術】ＭＯＳダイナミックランダムアクセスメ
モリー（以下ＤＲＡＭと称す）は１世代に４倍というス
ピードでプロセス技術者と回路設計者との密接な協力の
もとに集積化されてきている。しかし、高集積化による
メモリセル縮小化に伴って様々な問題が発生してきてお
り、微細加工技術に代表される種々の要素技術に加えて
新たなデバイス技術の開発が試みられてきている。
モリー（以下ＤＲＡＭと称す）は１世代に４倍というス
ピードでプロセス技術者と回路設計者との密接な協力の
もとに集積化されてきている。しかし、高集積化による
メモリセル縮小化に伴って様々な問題が発生してきてお
り、微細加工技術に代表される種々の要素技術に加えて
新たなデバイス技術の開発が試みられてきている。
【０００３】図７はＤＲＡＭの平面図である。図におい
てＭは図８に示すキャパシタ下部電極１９とキャパシタ
下部電極１９を基板１に接続するためのコンタクトホー
ル１６との間に必要なマージン、ｘはキャパシタ下部電
極間隔、Ｙはコンタクトホール１６の径である。
てＭは図８に示すキャパシタ下部電極１９とキャパシタ
下部電極１９を基板１に接続するためのコンタクトホー
ル１６との間に必要なマージン、ｘはキャパシタ下部電
極間隔、Ｙはコンタクトホール１６の径である。
【０００４】図８および図９は従来のＤＲＡＭの構造を
示す断面図であり、図８は図７のＢ−Ｂ′断面、図９は
図７のＡ−Ａ′断面である。又、図１０は図８に示す従
来のＤＲＡＭの製造方法を示す工程断面図であり、図１
１は図９に示す従来のＤＲＡＭのキャパシタ下部電極の
形成方法を示す断面図である。
示す断面図であり、図８は図７のＢ−Ｂ′断面、図９は
図７のＡ−Ａ′断面である。又、図１０は図８に示す従
来のＤＲＡＭの製造方法を示す工程断面図であり、図１
１は図９に示す従来のＤＲＡＭのキャパシタ下部電極の
形成方法を示す断面図である。
【０００５】図１０（ａ）〜（ｅ）および図１１（ａ）
〜（ｃ）に従って順次説明を行う。まず図１０（ａ）に
示すように半導体基板（以下基板と称す）１上にＬＯＣ
ＯＳ法により分離酸化膜２を形成する。その後ゲート酸
化膜３，ゲート電極４を形成したのちゲート電極４をマ
スクとして比較的低濃度（１０16〜１０18／ｃｍ3）の
不純物を注入して不純物領域５を形成する。その後基板
１全面にシリコン酸化膜を堆積させてＲＩＥ等の異方性
エッチングを施すことによりゲート電極４の側壁にサイ
ドウォール６を形成する。その後、比較的高濃度（１０
19〜１０20／ｃｍ3）の不純物を注入し熱処理を施して
ＬＤＤ構造をもつ不純物領域７を形成する。さらに基板
１全面にシリコン酸化膜８を堆積させたのち、レジスト
９をマスクとしてシリコン酸化膜８にビット線開口部１
０を形成する。
〜（ｃ）に従って順次説明を行う。まず図１０（ａ）に
示すように半導体基板（以下基板と称す）１上にＬＯＣ
ＯＳ法により分離酸化膜２を形成する。その後ゲート酸
化膜３，ゲート電極４を形成したのちゲート電極４をマ
スクとして比較的低濃度（１０16〜１０18／ｃｍ3）の
不純物を注入して不純物領域５を形成する。その後基板
１全面にシリコン酸化膜を堆積させてＲＩＥ等の異方性
エッチングを施すことによりゲート電極４の側壁にサイ
ドウォール６を形成する。その後、比較的高濃度（１０
19〜１０20／ｃｍ3）の不純物を注入し熱処理を施して
ＬＤＤ構造をもつ不純物領域７を形成する。さらに基板
１全面にシリコン酸化膜８を堆積させたのち、レジスト
９をマスクとしてシリコン酸化膜８にビット線開口部１
０を形成する。
【０００６】次に図１０（ｂ）に示すように、レジスト
９除去後全面に多結晶シリコン膜を堆積しビット線コン
タクト１０開口部にビット線１１を形成する。なお、図
１０（ｂ）以後図中の不純物領域５、７は図示を省略す
る。
９除去後全面に多結晶シリコン膜を堆積しビット線コン
タクト１０開口部にビット線１１を形成する。なお、図
１０（ｂ）以後図中の不純物領域５、７は図示を省略す
る。
【０００７】次に図１０（ｃ）に示すように、シリコン
酸化膜１２を全面に堆積したのちさらにＳＯＧ膜１３を
塗布しエッチバックを行ってシリコン酸化膜１２の平坦
化を図る。
酸化膜１２を全面に堆積したのちさらにＳＯＧ膜１３を
塗布しエッチバックを行ってシリコン酸化膜１２の平坦
化を図る。
【０００８】次に図１０（ｄ）に示すように、平坦化さ
れたシリコン酸化膜１２の全面に再度シリコン酸化膜１
２ａを堆積させて層間絶縁膜１４とする。次に図１０
（ｅ）および図１１（ａ）に示すように、レジストパタ
ーン１５を形成しレジストパターン１５をマスクとして
異方性エッチングを施しキャパシタ下部電極と基板１と
を接続するためのストレージノードコンタクトホール１
６を開口する。このときレジストパターン１５の抜き部
の幅はｙ15であり、ストレージノードコンタクトホール
１６の径Ｙとなるものである。
れたシリコン酸化膜１２の全面に再度シリコン酸化膜１
２ａを堆積させて層間絶縁膜１４とする。次に図１０
（ｅ）および図１１（ａ）に示すように、レジストパタ
ーン１５を形成しレジストパターン１５をマスクとして
異方性エッチングを施しキャパシタ下部電極と基板１と
を接続するためのストレージノードコンタクトホール１
６を開口する。このときレジストパターン１５の抜き部
の幅はｙ15であり、ストレージノードコンタクトホール
１６の径Ｙとなるものである。
【０００９】その後、図１０（ｆ）および図１１（ｂ）
に示すようにレジストパターン１５除去後ストレージノ
ードコンタクトホール１６内を含む全面に多結晶シリコ
ン膜１７を堆積する。次に図１０（ｇ）および図１１
（ｃ）に示すようにレジストパターン１８を形成し、レ
ジストパターン１８をマスクとして多結晶シリコン膜１
７をエッチングしてキャパシタ下部電極１９を形成す
る。このとき図１１（ｃ）に示すようにレジストパター
ン１８の残し部の幅はレジストパターン１５の抜き部の
幅ｙ15よりマージン２Ｍ分大きく形成しており、キャパ
シタ下部電極１９はストレージノードコンタクトの径Ｙ
に対してマージンＭを確保して形成されることになる。
に示すようにレジストパターン１５除去後ストレージノ
ードコンタクトホール１６内を含む全面に多結晶シリコ
ン膜１７を堆積する。次に図１０（ｇ）および図１１
（ｃ）に示すようにレジストパターン１８を形成し、レ
ジストパターン１８をマスクとして多結晶シリコン膜１
７をエッチングしてキャパシタ下部電極１９を形成す
る。このとき図１１（ｃ）に示すようにレジストパター
ン１８の残し部の幅はレジストパターン１５の抜き部の
幅ｙ15よりマージン２Ｍ分大きく形成しており、キャパ
シタ下部電極１９はストレージノードコンタクトの径Ｙ
に対してマージンＭを確保して形成されることになる。
【００１０】最後に図８および図９に示すようにレジス
トパターン１８を除去してキャパシタ誘電膜２０および
キャパシタ上部電極２１となる多結晶シリコン膜を形成
する。この後所定の工程を経て、キャパシタ下部電極１
９がストレージノードコンタクトの径Ｙに対してマージ
ンＭを有しているＤＲＡＭが完成する。
トパターン１８を除去してキャパシタ誘電膜２０および
キャパシタ上部電極２１となる多結晶シリコン膜を形成
する。この後所定の工程を経て、キャパシタ下部電極１
９がストレージノードコンタクトの径Ｙに対してマージ
ンＭを有しているＤＲＡＭが完成する。
【００１１】
【発明が解決しようとする課題】従来のＤＲＡＭの製造
方法は以上のようであり、図７、図８、図９に示すよう
に特にビット線１１をキャパシタの下層に形成するビッ
トラインシールドタイプのスタックトキャパシタセルに
おいてはストレージノードコンタクトホール１６にキャ
パシタ下部電極１９を形成する際のマージンＭはＤＲＡ
Ｍの微細化高集積化に伴ってどんどん縮小化される傾向
にある。ところがキャパシタ下部電極１９間隔ｘやスト
レージノードコンタクトホール１６の径Ｙを製造するた
めの微細加工技術や各層間の重ね合わせ精度の向上に著
しい進歩が得られていないのが現状である。これらのこ
とから一連のＤＲＡＭ製造プロセスを経ている間にマー
ジンＭが消失するばかりでなくキャパシタ下部電極１９
幅がストレージノードコンタクトホール１６の径より小
さく形成されてしまい製造不良をおこすといった問題点
があった。
方法は以上のようであり、図７、図８、図９に示すよう
に特にビット線１１をキャパシタの下層に形成するビッ
トラインシールドタイプのスタックトキャパシタセルに
おいてはストレージノードコンタクトホール１６にキャ
パシタ下部電極１９を形成する際のマージンＭはＤＲＡ
Ｍの微細化高集積化に伴ってどんどん縮小化される傾向
にある。ところがキャパシタ下部電極１９間隔ｘやスト
レージノードコンタクトホール１６の径Ｙを製造するた
めの微細加工技術や各層間の重ね合わせ精度の向上に著
しい進歩が得られていないのが現状である。これらのこ
とから一連のＤＲＡＭ製造プロセスを経ている間にマー
ジンＭが消失するばかりでなくキャパシタ下部電極１９
幅がストレージノードコンタクトホール１６の径より小
さく形成されてしまい製造不良をおこすといった問題点
があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、ストレージノードコンタクトホ
ール１６にキャパシタ下部電極１９を形成する際のマー
ジンＭの値を充分確保することができるとともにキャパ
シタ容量を大きくすることができ、キャパシタ下部電極
１９を良好に形成することができるＤＲＡＭの構造およ
びその製造方法を提供することを目的とする。
ためになされたもので、ストレージノードコンタクトホ
ール１６にキャパシタ下部電極１９を形成する際のマー
ジンＭの値を充分確保することができるとともにキャパ
シタ容量を大きくすることができ、キャパシタ下部電極
１９を良好に形成することができるＤＲＡＭの構造およ
びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、絶縁膜上のキャパシタ下部電極の側壁
に導電膜よりなるサイドウォールを形成するようにした
ものである。
る半導体装置は、絶縁膜上のキャパシタ下部電極の側壁
に導電膜よりなるサイドウォールを形成するようにした
ものである。
【００１４】また、この発明の請求項２に係る半導体装
置は、絶縁膜とキャパシタ下部電極との間にコンタクト
ホール形成用マスクとして機能し、上記キャパシタ下部
電極と一体となる導電膜を備えるようにしたものであ
る。
置は、絶縁膜とキャパシタ下部電極との間にコンタクト
ホール形成用マスクとして機能し、上記キャパシタ下部
電極と一体となる導電膜を備えるようにしたものであ
る。
【００１５】また、この発明の請求項３に係る半導体装
置は、キャパシタの下部電極が半導体基板との接続用の
コンタクトホールを形成するためのマスクとして機能
し、上記キャパシタ下部電極と一体となる導電膜と、上
記キャパシタ下部電極の側壁に形成された導電膜よりな
るサイドウォールとを備えるようにしたものである。
置は、キャパシタの下部電極が半導体基板との接続用の
コンタクトホールを形成するためのマスクとして機能
し、上記キャパシタ下部電極と一体となる導電膜と、上
記キャパシタ下部電極の側壁に形成された導電膜よりな
るサイドウォールとを備えるようにしたものである。
【００１６】更に、この発明の請求項４に係る半導体装
置は、キャパシタ下部電極の側壁に形成された導電膜よ
りなるサイドウォールの表面を凹凸状に形成するように
したものである。
置は、キャパシタ下部電極の側壁に形成された導電膜よ
りなるサイドウォールの表面を凹凸状に形成するように
したものである。
【００１７】また、この発明の請求項５に係るキャパシ
タを有する半導体装置の製造方法は、第１の絶縁膜を形
成し、上記第１の絶縁膜上に第１の導電膜および第２の
絶縁膜を順次形成する工程と、上記第２の絶縁膜を第１
のマスクを用いて開口した後、全面に第３の絶縁膜を形
成する工程と、上記第３の絶縁膜に異方性エッチングを
施すことにより上記第２の絶縁膜の側壁に上記第３の絶
縁膜よりなる第１のサイドウォールを形成する工程と、
上記第１のサイドウォールと第２の絶縁膜とをマスクと
して上記第１の導電膜を開口してコンタクトホール形成
用マスクを形成する工程と、上記コンタクトホール形成
用マスクを用いて上記第１の絶縁膜中にコンタクトホー
ルを形成する工程と、上記コンタクトホール内を含む全
面に第２の導電膜を形成する工程と、上記第１のマスク
と所定の寸法関係に設定された第２のマスクを用いて上
記第２の導電膜をその厚さの途中までエッチングした
後、全面に第３の導電膜を形成する工程と、上記第３の
導電膜および第２の導電膜に異方性エッチングを施すこ
とにより上記第２の導電膜側壁に上記第３の導電膜より
なる第２のサイドウォールを形成してキャパシタ下部電
極を形成する工程と、上記キャパシタ下部電極上に誘電
膜を形成する工程と、上記誘電膜上にキャパシタ上部電
極を形成する工程とを備えたものである。
タを有する半導体装置の製造方法は、第１の絶縁膜を形
成し、上記第１の絶縁膜上に第１の導電膜および第２の
絶縁膜を順次形成する工程と、上記第２の絶縁膜を第１
のマスクを用いて開口した後、全面に第３の絶縁膜を形
成する工程と、上記第３の絶縁膜に異方性エッチングを
施すことにより上記第２の絶縁膜の側壁に上記第３の絶
縁膜よりなる第１のサイドウォールを形成する工程と、
上記第１のサイドウォールと第２の絶縁膜とをマスクと
して上記第１の導電膜を開口してコンタクトホール形成
用マスクを形成する工程と、上記コンタクトホール形成
用マスクを用いて上記第１の絶縁膜中にコンタクトホー
ルを形成する工程と、上記コンタクトホール内を含む全
面に第２の導電膜を形成する工程と、上記第１のマスク
と所定の寸法関係に設定された第２のマスクを用いて上
記第２の導電膜をその厚さの途中までエッチングした
後、全面に第３の導電膜を形成する工程と、上記第３の
導電膜および第２の導電膜に異方性エッチングを施すこ
とにより上記第２の導電膜側壁に上記第３の導電膜より
なる第２のサイドウォールを形成してキャパシタ下部電
極を形成する工程と、上記キャパシタ下部電極上に誘電
膜を形成する工程と、上記誘電膜上にキャパシタ上部電
極を形成する工程とを備えたものである。
【００１８】また、この発明の請求項６に係るキャパシ
タを有する半導体装置の製造方法は、第１の絶縁膜を形
成し、上記第１の絶縁膜上に第１の導電膜および第２の
絶縁膜を順次形成する工程と、上記第２の絶縁膜を第１
のマスクを用いて開口した後、全面に第３の絶縁膜を形
成する工程と、上記第３の絶縁膜に異方性エッチングを
施すことにより上記第２の絶縁膜の側壁に上記第３の絶
縁膜よりなる第１のサイドウォールを形成する工程と、
上記第１のサイドウォールと第２の絶縁膜とをマスクと
して上記第１の導電膜を開口してコンタクトホール形成
用マスクを形成する工程と、上記コンタクトホール形成
用マスクを用いて上記第１の絶縁膜中にコンタクトホー
ルを形成する工程と、上記コンタクトホール内を含む全
面に第２の導電膜を形成する工程と、上記第２の導電膜
を上記第１のマスクと所定の寸法関係に設定された第２
のマスクを用いてエッチングすることによりキャパシタ
下部電極を形成する工程と、上記キャパシタ下部電極上
に誘電膜を形成する工程と、上記誘電膜上にキャパシタ
下部電極を形成する工程とを備えたものである。
タを有する半導体装置の製造方法は、第１の絶縁膜を形
成し、上記第１の絶縁膜上に第１の導電膜および第２の
絶縁膜を順次形成する工程と、上記第２の絶縁膜を第１
のマスクを用いて開口した後、全面に第３の絶縁膜を形
成する工程と、上記第３の絶縁膜に異方性エッチングを
施すことにより上記第２の絶縁膜の側壁に上記第３の絶
縁膜よりなる第１のサイドウォールを形成する工程と、
上記第１のサイドウォールと第２の絶縁膜とをマスクと
して上記第１の導電膜を開口してコンタクトホール形成
用マスクを形成する工程と、上記コンタクトホール形成
用マスクを用いて上記第１の絶縁膜中にコンタクトホー
ルを形成する工程と、上記コンタクトホール内を含む全
面に第２の導電膜を形成する工程と、上記第２の導電膜
を上記第１のマスクと所定の寸法関係に設定された第２
のマスクを用いてエッチングすることによりキャパシタ
下部電極を形成する工程と、上記キャパシタ下部電極上
に誘電膜を形成する工程と、上記誘電膜上にキャパシタ
下部電極を形成する工程とを備えたものである。
【００１９】また、この発明の請求項７に係るキャパシ
タを有する半導体装置の製造方法は、第１の絶縁膜を形
成する工程と、第１のマスクを用いて上記第１の絶縁膜
中にコンタクトホールを形成する工程と、上記コンタク
トホール内を含む全面に第２の導電膜を形成する工程
と、上記第１のマスクと所定の寸法関係に設定された第
２のマスクを用いて上記第２の導電膜をその厚さの途中
までエッチングした後、全面に第３の導電膜を形成する
工程と、上記第３の導電膜および第２の導電膜に異方性
エッチングを施すことにより上記第２の導電膜側壁に上
記第３の導電膜よりなる第２のサイドウォールを形成し
てキャパシタ下部電極を形成する工程と、上記キャパシ
タ下部電極上に誘電膜を形成する工程と、上記誘電膜上
にキャパシタ上部電極を形成する工程とを備えたもので
ある。
タを有する半導体装置の製造方法は、第１の絶縁膜を形
成する工程と、第１のマスクを用いて上記第１の絶縁膜
中にコンタクトホールを形成する工程と、上記コンタク
トホール内を含む全面に第２の導電膜を形成する工程
と、上記第１のマスクと所定の寸法関係に設定された第
２のマスクを用いて上記第２の導電膜をその厚さの途中
までエッチングした後、全面に第３の導電膜を形成する
工程と、上記第３の導電膜および第２の導電膜に異方性
エッチングを施すことにより上記第２の導電膜側壁に上
記第３の導電膜よりなる第２のサイドウォールを形成し
てキャパシタ下部電極を形成する工程と、上記キャパシ
タ下部電極上に誘電膜を形成する工程と、上記誘電膜上
にキャパシタ上部電極を形成する工程とを備えたもので
ある。
【００２０】また、この発明の請求項８に係るキャパシ
タを有する半導体装置の製造方法は、第２のマスクを用
いて第２の導電膜をエッチングする際にその厚さの途中
でエッチングをとめることなく第１の絶縁膜が露出する
までエッチングしその後全面に第３の導電膜を形成する
ようにしたものである。
タを有する半導体装置の製造方法は、第２のマスクを用
いて第２の導電膜をエッチングする際にその厚さの途中
でエッチングをとめることなく第１の絶縁膜が露出する
までエッチングしその後全面に第３の導電膜を形成する
ようにしたものである。
【００２１】更に、この発明の請求項９に係るキャパシ
タを有する半導体装置の製造方法は、第３の導電膜をア
モルファスシリコンとするとともに、第２のサイドウォ
ールを形成した後熱処理を施すことより上記第２のサイ
ドウォール表面を凹凸状に形成するようにしたものであ
る。
タを有する半導体装置の製造方法は、第３の導電膜をア
モルファスシリコンとするとともに、第２のサイドウォ
ールを形成した後熱処理を施すことより上記第２のサイ
ドウォール表面を凹凸状に形成するようにしたものであ
る。
【００２２】また、この発明の請求項１０に係る半導体
装置は、キャパシタ下部電極を構成している導電膜のう
ち、コンタクトホール形成用マスク部およびサイドウォ
ール部の導電膜の不純物濃度をコンタクトホール内の導
電膜のそれよりも高くするようにしたものである。
装置は、キャパシタ下部電極を構成している導電膜のう
ち、コンタクトホール形成用マスク部およびサイドウォ
ール部の導電膜の不純物濃度をコンタクトホール内の導
電膜のそれよりも高くするようにしたものである。
【００２３】
【作用】この発明における半導体装置は、絶縁膜上のキ
ャパシタ下部電極の側壁に導電膜よりなるサイドウォー
ルを形成するようにしたので、キャパシタ下部電極の表
面積を増大でき、キャパシタ下部電極と半導体基板との
接続時におけるプロセスマージンを増やすことができ
る。
ャパシタ下部電極の側壁に導電膜よりなるサイドウォー
ルを形成するようにしたので、キャパシタ下部電極の表
面積を増大でき、キャパシタ下部電極と半導体基板との
接続時におけるプロセスマージンを増やすことができ
る。
【００２４】また、絶縁膜とキャパシタ下部電極との間
にコンタクトホール形成用マスクとして機能し、上記キ
ャパシタ下部電極と一体となる導電膜を備えるようにし
たので、微細なコンタクトホールを形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やすことができる。
にコンタクトホール形成用マスクとして機能し、上記キ
ャパシタ下部電極と一体となる導電膜を備えるようにし
たので、微細なコンタクトホールを形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やすことができる。
【００２５】また、キャパシタの下部電極が半導体基板
との接続用のコンタクトホールを形成するためのマスク
として機能し、上記キャパシタ下部電極と一体となる導
電膜と、上記キャパシタ下部電極の側壁に形成された導
電膜よりなるサイドウォールとを備えるようにしたの
で、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やし、キャパシタ下部電極の表
面積を増大できる。
との接続用のコンタクトホールを形成するためのマスク
として機能し、上記キャパシタ下部電極と一体となる導
電膜と、上記キャパシタ下部電極の側壁に形成された導
電膜よりなるサイドウォールとを備えるようにしたの
で、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やし、キャパシタ下部電極の表
面積を増大できる。
【００２６】さらに、キャパシタ下部電極の側壁に形成
された導電膜よりなるサイドウォールの表面を凹凸状に
形成するようにしたので、キャパシタ下部電極の表面積
を増大でき、キャパシタ容量を大きくすることができ
る。
された導電膜よりなるサイドウォールの表面を凹凸状に
形成するようにしたので、キャパシタ下部電極の表面積
を増大でき、キャパシタ容量を大きくすることができ
る。
【００２７】また、この発明におけるキャパシタを有す
る半導体装置の製造方法は、第１の絶縁膜を形成し、上
記第１の絶縁膜上に第１の導電膜および第２の絶縁膜を
順次形成する工程と、上記第２の絶縁膜を第１のマスク
を用いて開口した後、全面に第３の絶縁膜を形成する工
程と、上記第３の絶縁膜に異方性エッチングを施すこと
により上記第２の絶縁膜の側壁に上記第３の絶縁膜より
なる第１のサイドウォールを形成する工程と、上記第１
のサイドウォールと第２の絶縁膜とをマスクとして上記
第１の導電膜を開口してコンタクトホール形成用マスク
を形成する工程と、上記コンタクトホール形成用マスク
を用いて上記第１の絶縁膜中にコンタクトホールを形成
する工程と、上記コンタクトホール内を含む全面に第２
の導電膜を形成する工程と、上記第１のマスクと所定の
寸法関係に設定された第２のマスクを用いて上記第２の
導電膜をその厚さの途中までエッチングした後、全面に
第３の導電膜を形成する工程と、上記第３の導電膜およ
び第２の導電膜に異方性エッチングを施すことにより上
記第２の導電膜側壁に上記第３の導電膜よりなる第２の
サイドウォールを形成してキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ上部電極を形成す
る工程とを備えるようにしたので、第１のマスクと第２
のマスクとが所定の寸法以上にズレて形成されたとして
もコンタクトホールが露出することがなく、第１および
第２のサイドウォール幅分だけキャパシタ下部電極と半
導体基板との接続時におけるプロセスマージンを増やす
ことができるとともにキャパシタ下部電極の表面積を増
やすことができる。
る半導体装置の製造方法は、第１の絶縁膜を形成し、上
記第１の絶縁膜上に第１の導電膜および第２の絶縁膜を
順次形成する工程と、上記第２の絶縁膜を第１のマスク
を用いて開口した後、全面に第３の絶縁膜を形成する工
程と、上記第３の絶縁膜に異方性エッチングを施すこと
により上記第２の絶縁膜の側壁に上記第３の絶縁膜より
なる第１のサイドウォールを形成する工程と、上記第１
のサイドウォールと第２の絶縁膜とをマスクとして上記
第１の導電膜を開口してコンタクトホール形成用マスク
を形成する工程と、上記コンタクトホール形成用マスク
を用いて上記第１の絶縁膜中にコンタクトホールを形成
する工程と、上記コンタクトホール内を含む全面に第２
の導電膜を形成する工程と、上記第１のマスクと所定の
寸法関係に設定された第２のマスクを用いて上記第２の
導電膜をその厚さの途中までエッチングした後、全面に
第３の導電膜を形成する工程と、上記第３の導電膜およ
び第２の導電膜に異方性エッチングを施すことにより上
記第２の導電膜側壁に上記第３の導電膜よりなる第２の
サイドウォールを形成してキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ上部電極を形成す
る工程とを備えるようにしたので、第１のマスクと第２
のマスクとが所定の寸法以上にズレて形成されたとして
もコンタクトホールが露出することがなく、第１および
第２のサイドウォール幅分だけキャパシタ下部電極と半
導体基板との接続時におけるプロセスマージンを増やす
ことができるとともにキャパシタ下部電極の表面積を増
やすことができる。
【００２８】また第１の絶縁膜を形成し、上記第１の絶
縁膜上に第１の導電膜および第２の絶縁膜を順次形成す
る工程と、上記第２の絶縁膜を第１のマスクを用いて開
口した後、全面に第３の絶縁膜を形成する工程と、上記
第３の絶縁膜に異方性エッチングを施すことにより上記
第２の絶縁膜の側壁に上記第３の絶縁膜よりなる第１の
サイドウォールを形成する工程と、上記第１のサイドウ
ォールと第２の絶縁膜とをマスクとして上記第１の導電
膜を開口してコンタクトホール形成用マスクを形成する
工程と、上記コンタクトホール形成用マスクを用いて上
記第１の絶縁膜中にコンタクトホールを形成する工程
と、上記コンタクトホール内を含む全面に第２の導電膜
を形成する工程と、上記第２の導電膜を上記第１のマス
クと所定の寸法関係に設定された第２のマスクを用いて
エッチングすることによりキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ下部電極を形成す
る工程とを備えるようにしたので、コンタクトホールを
第１のサイドウォール幅分だけ狭く形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを第１のサイドウォール幅分増やす
ことができる。
縁膜上に第１の導電膜および第２の絶縁膜を順次形成す
る工程と、上記第２の絶縁膜を第１のマスクを用いて開
口した後、全面に第３の絶縁膜を形成する工程と、上記
第３の絶縁膜に異方性エッチングを施すことにより上記
第２の絶縁膜の側壁に上記第３の絶縁膜よりなる第１の
サイドウォールを形成する工程と、上記第１のサイドウ
ォールと第２の絶縁膜とをマスクとして上記第１の導電
膜を開口してコンタクトホール形成用マスクを形成する
工程と、上記コンタクトホール形成用マスクを用いて上
記第１の絶縁膜中にコンタクトホールを形成する工程
と、上記コンタクトホール内を含む全面に第２の導電膜
を形成する工程と、上記第２の導電膜を上記第１のマス
クと所定の寸法関係に設定された第２のマスクを用いて
エッチングすることによりキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ下部電極を形成す
る工程とを備えるようにしたので、コンタクトホールを
第１のサイドウォール幅分だけ狭く形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを第１のサイドウォール幅分増やす
ことができる。
【００２９】また第１の絶縁膜を形成する工程と、第１
のマスクを用いて上記第１の絶縁膜中にコンタクトホー
ルを形成する工程と、上記コンタクトホール内を含む全
面に第２の導電膜を形成する工程と、上記第１のマスク
と所定の寸法関係に設定された第２のマスクを用いて上
記第２の導電膜をその厚さの途中までエッチングした
後、全面に第３の導電膜を形成する工程と、上記第３の
導電膜および第２の導電膜に異方性エッチングを施すこ
とにより上記第２の導電膜側壁に上記第３の導電膜より
なる第２のサイドウォールを形成してキャパシタ下部電
極を形成する工程と、上記キャパシタ下部電極上に誘電
膜を形成する工程と、上記誘電膜上にキャパシタ上部電
極を形成する工程とを備えるようにしたので、第１のマ
スクと第２のマスクとが所定の寸法以上にズレて形成さ
れたとしてもコンタクトホールが露出することがなく、
キャパシタ下部電極を第２のサイドウォール幅分だけ大
きく形成することができ、キャパシタ下部電極と半導体
基板との接続時におけるプロセスマージンを第２のサイ
ドウォール幅分増やすことができる。
のマスクを用いて上記第１の絶縁膜中にコンタクトホー
ルを形成する工程と、上記コンタクトホール内を含む全
面に第２の導電膜を形成する工程と、上記第１のマスク
と所定の寸法関係に設定された第２のマスクを用いて上
記第２の導電膜をその厚さの途中までエッチングした
後、全面に第３の導電膜を形成する工程と、上記第３の
導電膜および第２の導電膜に異方性エッチングを施すこ
とにより上記第２の導電膜側壁に上記第３の導電膜より
なる第２のサイドウォールを形成してキャパシタ下部電
極を形成する工程と、上記キャパシタ下部電極上に誘電
膜を形成する工程と、上記誘電膜上にキャパシタ上部電
極を形成する工程とを備えるようにしたので、第１のマ
スクと第２のマスクとが所定の寸法以上にズレて形成さ
れたとしてもコンタクトホールが露出することがなく、
キャパシタ下部電極を第２のサイドウォール幅分だけ大
きく形成することができ、キャパシタ下部電極と半導体
基板との接続時におけるプロセスマージンを第２のサイ
ドウォール幅分増やすことができる。
【００３０】また第２のマスクを用いて第２の導電膜を
エッチングする際にその厚さの途中でエッチングをとめ
ることなく第１の絶縁膜が露出するまでエッチングしそ
の後全面に第３の導電膜を形成するようにしたので、製
造工程を簡単なものにできる。
エッチングする際にその厚さの途中でエッチングをとめ
ることなく第１の絶縁膜が露出するまでエッチングしそ
の後全面に第３の導電膜を形成するようにしたので、製
造工程を簡単なものにできる。
【００３１】さらに、第３の導電膜をアモルファスシリ
コンとするとともに、第２のサイドウォールを形成した
後熱処理を施すことより上記第２のサイドウォール表面
を凹凸状に形成するようにしたので、キャパシタ下部電
極の表面積を増大でき、キャパシタ容量を大きくするこ
とができる。
コンとするとともに、第２のサイドウォールを形成した
後熱処理を施すことより上記第２のサイドウォール表面
を凹凸状に形成するようにしたので、キャパシタ下部電
極の表面積を増大でき、キャパシタ容量を大きくするこ
とができる。
【００３２】また、この発明の半導体装置は、キャパシ
タ下部電極を構成している導電膜のうち、コンタクトホ
ール形成用マスク部およびサイドウォール部の導電膜の
不純物濃度をコンタクトホール内の導電膜のそれよりも
高くするようにしたので、キャパシタ下部電極から基板
への不純物拡散を低減でき、ソースドレイン間分離耐圧
を低下させることなくキャパシタの利用効率を最大限に
保持できる。
タ下部電極を構成している導電膜のうち、コンタクトホ
ール形成用マスク部およびサイドウォール部の導電膜の
不純物濃度をコンタクトホール内の導電膜のそれよりも
高くするようにしたので、キャパシタ下部電極から基板
への不純物拡散を低減でき、ソースドレイン間分離耐圧
を低下させることなくキャパシタの利用効率を最大限に
保持できる。
【００３３】
実施例１．以下、この発明の実施例を図を用いて説明す
る。なお、従来の技術の説明と重複する部分については
適宜その説明を省略する。
る。なお、従来の技術の説明と重複する部分については
適宜その説明を省略する。
【００３４】図１および図２はこの発明のＤＲＡＭの構
造を示す断面図であり図１は図７のＢ−Ｂ′断面、図２
は図７のＡ−Ａ′断面である。又図３は図１に示すこの
発明のＤＲＡＭの製造方法を示す工程断面図であり、図
４は図２に示すこの発明のＤＲＡＭにおけるキャパシタ
下部電極の形成方法を示す工程断面図である。
造を示す断面図であり図１は図７のＢ−Ｂ′断面、図２
は図７のＡ−Ａ′断面である。又図３は図１に示すこの
発明のＤＲＡＭの製造方法を示す工程断面図であり、図
４は図２に示すこの発明のＤＲＡＭにおけるキャパシタ
下部電極の形成方法を示す工程断面図である。
【００３５】図３（ａ）〜（ｋ）および図４（ａ）〜
（ｇ）に従って順次説明を行う。まず図３（ａ）〜
（ｃ）に示すように、分離酸化膜２、ゲート電極４、ビ
ット線１１を形成した後、第１の絶縁膜の一部であるシ
リコン酸化膜１２を堆積してその上面を平坦化する工程
は従来例の図１０（ａ）〜（ｃ）と全く同工程であるの
でここでは詳細な説明は省略する。
（ｇ）に従って順次説明を行う。まず図３（ａ）〜
（ｃ）に示すように、分離酸化膜２、ゲート電極４、ビ
ット線１１を形成した後、第１の絶縁膜の一部であるシ
リコン酸化膜１２を堆積してその上面を平坦化する工程
は従来例の図１０（ａ）〜（ｃ）と全く同工程であるの
でここでは詳細な説明は省略する。
【００３６】次に図３（ｄ）に示すように平坦化された
シリコン酸化膜１２の全面に第１の絶縁膜の一部となる
シリコン酸化膜１２ａ、第１の導電膜である第１の多結
晶シリコン膜２２，第２の絶縁膜であるシリコン酸化膜
２３を順次積層して３層膜を形成する。ここでこの第１
の多結晶シリコン膜２２は後工程におけるストレージノ
ードコンタクトホール１６形成時のマスクとして作用す
るものである。
シリコン酸化膜１２の全面に第１の絶縁膜の一部となる
シリコン酸化膜１２ａ、第１の導電膜である第１の多結
晶シリコン膜２２，第２の絶縁膜であるシリコン酸化膜
２３を順次積層して３層膜を形成する。ここでこの第１
の多結晶シリコン膜２２は後工程におけるストレージノ
ードコンタクトホール１６形成時のマスクとして作用す
るものである。
【００３７】次に図３（ｅ）および図４（ａ）に示すよ
うに全面にレジストを塗布しストレージノードコンタク
トホール１６形成のための第１のマスクであるレジスト
パターン１５を形成する。このレジストパターン１５を
マスクとしてまず３層膜のうちのシリコン酸化膜２３に
ＲＩＥ等の異方性エッチングを施す。
うに全面にレジストを塗布しストレージノードコンタク
トホール１６形成のための第１のマスクであるレジスト
パターン１５を形成する。このレジストパターン１５を
マスクとしてまず３層膜のうちのシリコン酸化膜２３に
ＲＩＥ等の異方性エッチングを施す。
【００３８】次に図３（ｆ）および図４（ｂ）に示すよ
うにレジストパターン１５を除去したのち全面に第３の
絶縁膜であるシリコン酸化膜２４を堆積する。
うにレジストパターン１５を除去したのち全面に第３の
絶縁膜であるシリコン酸化膜２４を堆積する。
【００３９】次に図３（ｇ）および図４（ｃ）に示すよ
うに全面に異方性エッチングを施すことによりシリコン
酸化膜２３パターンの側壁にやはりシリコン酸化膜より
なる第１のサイドウォール２４ａを形成する。その後第
１のサイドウォール２４ａを有するシリコン酸化膜２３
をマスクとしてまず第１の多結晶シリコン膜２２を異方
性エッチングしてストレージノードコンタクトホール１
６用のマスクを形成する。この第１の多結晶シリコン膜
２２マスクの抜き部の幅ｙ22は従来のレジストパターン
１５マスクの抜き部の幅ｙ15に比較すると両側の第１の
サイドウォール２４ａの幅約０．１５μｍ程度分つまり
２Ｍ1分約０．３μｍだけ縮小されたものとなる。
うに全面に異方性エッチングを施すことによりシリコン
酸化膜２３パターンの側壁にやはりシリコン酸化膜より
なる第１のサイドウォール２４ａを形成する。その後第
１のサイドウォール２４ａを有するシリコン酸化膜２３
をマスクとしてまず第１の多結晶シリコン膜２２を異方
性エッチングしてストレージノードコンタクトホール１
６用のマスクを形成する。この第１の多結晶シリコン膜
２２マスクの抜き部の幅ｙ22は従来のレジストパターン
１５マスクの抜き部の幅ｙ15に比較すると両側の第１の
サイドウォール２４ａの幅約０．１５μｍ程度分つまり
２Ｍ1分約０．３μｍだけ縮小されたものとなる。
【００４０】次に図３（ｈ）および図４（ｄ）に示すよ
うにこの第１の多結晶シリコン膜２２マスクを用いて第
１の絶縁膜である層間絶縁膜１４等のシリコン酸化膜に
異方性エッチングを施すことにより基板１に到達するス
トレージノードコンタクトホール１６を開口する。この
ときコンタクトホール１６の径ｙ22はｙ15よりも２Ｍ1
分だけ縮小されて形成される。また第１の多結晶シリコ
ン膜２２マスク上のシリコン酸化膜２３、２４ａはコン
タクトホール１６形成と同時にエッチングされてしま
う。その後全面に第２の導電膜である第２の多結晶シリ
コン膜１７を堆積する。
うにこの第１の多結晶シリコン膜２２マスクを用いて第
１の絶縁膜である層間絶縁膜１４等のシリコン酸化膜に
異方性エッチングを施すことにより基板１に到達するス
トレージノードコンタクトホール１６を開口する。この
ときコンタクトホール１６の径ｙ22はｙ15よりも２Ｍ1
分だけ縮小されて形成される。また第１の多結晶シリコ
ン膜２２マスク上のシリコン酸化膜２３、２４ａはコン
タクトホール１６形成と同時にエッチングされてしま
う。その後全面に第２の導電膜である第２の多結晶シリ
コン膜１７を堆積する。
【００４１】次に図３（ｉ）および図４（ｅ）に示すよ
うに、キャパシタ下部電極１９を形成するための第２の
マスクであるレジストパターン１８を形成する。このと
き図４（ｅ）に示すようにレジストパターン１８の残し
部の幅はレジストパターン１５の抜き部の幅ｙ15よりマ
ージン２Ｍ分大きく形成されたものである。このレジス
トパターン１８をマスクとして第２の多結晶シリコン膜
１７を途中まで異方性エッチングする。この様にすれ
ば、不測の事態でレジストパターン１８がストレージノ
ードコンタクトホール１６から大きくズレて形成されて
いたとしてもコンタクト不良をおこすことがない。
うに、キャパシタ下部電極１９を形成するための第２の
マスクであるレジストパターン１８を形成する。このと
き図４（ｅ）に示すようにレジストパターン１８の残し
部の幅はレジストパターン１５の抜き部の幅ｙ15よりマ
ージン２Ｍ分大きく形成されたものである。このレジス
トパターン１８をマスクとして第２の多結晶シリコン膜
１７を途中まで異方性エッチングする。この様にすれ
ば、不測の事態でレジストパターン１８がストレージノ
ードコンタクトホール１６から大きくズレて形成されて
いたとしてもコンタクト不良をおこすことがない。
【００４２】次に図３（ｊ）および図４（ｆ）に示すよ
うにレジストパターン１８除去後さらに全面に第３の導
電膜である多結晶シリコン膜２５を堆積させる。
うにレジストパターン１８除去後さらに全面に第３の導
電膜である多結晶シリコン膜２５を堆積させる。
【００４３】次に図３（ｋ）および図４（ｇ）に示すよ
うに全面に異方性エッチングを施して多結晶シリコン膜
１７，２２，２５をエッチングしてキャパシタ下部電極
１９を形成する。このときキャパシタ下部電極１９は第
２の多結晶シリコン膜１７パターンの側壁に多結晶シリ
コン膜２５よりなる第２のサイドウォール２５ａが形成
され、第２の多結晶シリコン１７パターン底部には第１
の多結晶シリコン膜２２が形成されている構造となって
いる。従ってキャパシタ下部電極１９は、第２のサイド
ウォール２５ａの幅Ｍ2約０．１５μｍ分従来のそれよ
りも大きく形成することができる。つまり、キャパシタ
下部電極１９は第２のサイドウォール２５ａ分表面積を
増やすことができ、かつキャパシタ下部電極１９とスト
レージノードコンタクトホール１６とのマージンは従来
のＭに対して常にストレージノードコンタクトホール１
６形成時のサイドウォール２４ａ幅Ｍ1とキャパシタ下
部電極１９に形成したサイドウォール２５ａ幅Ｍ2とが
加わることになり総マージンはＭ＋Ｍ1＋Ｍ2となりたと
えプロセス工程を経ていく中で、本来のマージンＭが減
少したり消失したとしてもＭ1＋Ｍ2のマージンは確保さ
れることになるのでプロセス条件が緩和されたものとな
る。
うに全面に異方性エッチングを施して多結晶シリコン膜
１７，２２，２５をエッチングしてキャパシタ下部電極
１９を形成する。このときキャパシタ下部電極１９は第
２の多結晶シリコン膜１７パターンの側壁に多結晶シリ
コン膜２５よりなる第２のサイドウォール２５ａが形成
され、第２の多結晶シリコン１７パターン底部には第１
の多結晶シリコン膜２２が形成されている構造となって
いる。従ってキャパシタ下部電極１９は、第２のサイド
ウォール２５ａの幅Ｍ2約０．１５μｍ分従来のそれよ
りも大きく形成することができる。つまり、キャパシタ
下部電極１９は第２のサイドウォール２５ａ分表面積を
増やすことができ、かつキャパシタ下部電極１９とスト
レージノードコンタクトホール１６とのマージンは従来
のＭに対して常にストレージノードコンタクトホール１
６形成時のサイドウォール２４ａ幅Ｍ1とキャパシタ下
部電極１９に形成したサイドウォール２５ａ幅Ｍ2とが
加わることになり総マージンはＭ＋Ｍ1＋Ｍ2となりたと
えプロセス工程を経ていく中で、本来のマージンＭが減
少したり消失したとしてもＭ1＋Ｍ2のマージンは確保さ
れることになるのでプロセス条件が緩和されたものとな
る。
【００４４】その後、図１および図２に示すようにキャ
パシタ誘電膜２０およびキャパシタ上部電極２１となる
多結晶シリコン膜を堆積してＤＲＡＭのキャパシタ部を
完成する。
パシタ誘電膜２０およびキャパシタ上部電極２１となる
多結晶シリコン膜を堆積してＤＲＡＭのキャパシタ部を
完成する。
【００４５】実施例２．また上記実施例１では図４
（ｅ）（ｆ）に示すようにキャパシタ下部電極１９を形
成する際、第２の多結晶シリコン膜１７を途中までエッ
チングしたのち全面にサイドウォール用の多結晶シリコ
ン膜２５を形成した場合について説明したが、図５
（ａ）に示すようにキャパシタ下部電極１９形成のため
のレジストパターン１８をマスクとして第２の多結晶シ
リコン膜１７および第１の多結晶シリコン膜２２を層間
絶縁膜１４が露出するまでエッチングしたあと、図５
（ｂ）に示すように全面に多結晶シリコン膜２５を形成
したのちＲＩＥを行い、図５（ｃ）で示すようにサイド
ウォール２５ａを形成してもよい。この場合、製造工程
が簡単になりレジストパターン１８をマスクとしてエッ
チングされた第２の多結晶シリコン膜１７がストレージ
ノードコンタクトホール１６を被覆して形成されていれ
ば上記実施例１と同様の効果を奏する。
（ｅ）（ｆ）に示すようにキャパシタ下部電極１９を形
成する際、第２の多結晶シリコン膜１７を途中までエッ
チングしたのち全面にサイドウォール用の多結晶シリコ
ン膜２５を形成した場合について説明したが、図５
（ａ）に示すようにキャパシタ下部電極１９形成のため
のレジストパターン１８をマスクとして第２の多結晶シ
リコン膜１７および第１の多結晶シリコン膜２２を層間
絶縁膜１４が露出するまでエッチングしたあと、図５
（ｂ）に示すように全面に多結晶シリコン膜２５を形成
したのちＲＩＥを行い、図５（ｃ）で示すようにサイド
ウォール２５ａを形成してもよい。この場合、製造工程
が簡単になりレジストパターン１８をマスクとしてエッ
チングされた第２の多結晶シリコン膜１７がストレージ
ノードコンタクトホール１６を被覆して形成されていれ
ば上記実施例１と同様の効果を奏する。
【００４６】実施例３．上記実施例１および２では図４
（ｆ）、図５（ｂ）に示すようにキャパシタ下部電極１
９の第２のサイドウォール２５ａを多結晶シリコン膜２
５で形成した場合について説明したが、図６（ａ）
（ｂ）に示すようにアモルファスシリコン（以下ａ−Ｓ
ｉと称す）膜２６で形成してもよい。この場合図６
（ｃ）で示すようにキャパシタ下部電極１９側壁にａ−
Ｓｉのサイドウォール２６ａを形成したのち炉やＲＴＡ
等でアニール処理を行い、ａ−Ｓｉサイドウォール２６
ａの表面を凹凸状とする。その後図６（ｄ）で示すよう
に、図２と同様にしてキャパシタ誘電膜２０およびキャ
パシタ上部電極２１を形成してキャパシタ部を形成す
る。この場合キャパシタ下部電極１９の表面積がより大
きく形成できキャパシタ容量を増やすことができる。
（ｆ）、図５（ｂ）に示すようにキャパシタ下部電極１
９の第２のサイドウォール２５ａを多結晶シリコン膜２
５で形成した場合について説明したが、図６（ａ）
（ｂ）に示すようにアモルファスシリコン（以下ａ−Ｓ
ｉと称す）膜２６で形成してもよい。この場合図６
（ｃ）で示すようにキャパシタ下部電極１９側壁にａ−
Ｓｉのサイドウォール２６ａを形成したのち炉やＲＴＡ
等でアニール処理を行い、ａ−Ｓｉサイドウォール２６
ａの表面を凹凸状とする。その後図６（ｄ）で示すよう
に、図２と同様にしてキャパシタ誘電膜２０およびキャ
パシタ上部電極２１を形成してキャパシタ部を形成す
る。この場合キャパシタ下部電極１９の表面積がより大
きく形成できキャパシタ容量を増やすことができる。
【００４７】実施例４．上記実施例１、２、３ではキャ
パシタ下部電極１９を形成する多結晶シリコン膜１７、
２２、２５ａおよびａ−Ｓｉ膜２６ａにおける不純物濃
度について示さなかったが、図２および図６（ｄ）にお
いてキャパシタ下部電極１９を構成している第２の多結
晶シリコン膜１７、ストレージノードコンタクトホール
形成用マスクである第１の多結晶シリコン膜２２、第
１、第２のサイドウォール２５ａ、２６ａの不純物濃度
はストレージノードコンタクトホール用マスクの第１の
多結晶シリコン膜２２と第１、第２のサイドウォール２
５ａ、２６ａとはおよそ４〜７×１０20／ｃｍ3とし、
基板１と接している第２の多結晶シリコン膜１７はその
１／２程度のおよそ４×１０20／ｃｍ3以下とする。こ
れは第１の多結晶シリコン膜２２と第１、第２のサイド
ウォール２５ａ、２６ａとを基板１と接している第２の
多結晶シリコン膜１７より高濃度不純物層とすることに
よりキャパシタ下部電極１９から基板１への不純物の拡
散を防止でき、ソースドレイン間耐圧を低下させること
なくキャパシタの利用効率を最大限に保持できる効果が
ある。
パシタ下部電極１９を形成する多結晶シリコン膜１７、
２２、２５ａおよびａ−Ｓｉ膜２６ａにおける不純物濃
度について示さなかったが、図２および図６（ｄ）にお
いてキャパシタ下部電極１９を構成している第２の多結
晶シリコン膜１７、ストレージノードコンタクトホール
形成用マスクである第１の多結晶シリコン膜２２、第
１、第２のサイドウォール２５ａ、２６ａの不純物濃度
はストレージノードコンタクトホール用マスクの第１の
多結晶シリコン膜２２と第１、第２のサイドウォール２
５ａ、２６ａとはおよそ４〜７×１０20／ｃｍ3とし、
基板１と接している第２の多結晶シリコン膜１７はその
１／２程度のおよそ４×１０20／ｃｍ3以下とする。こ
れは第１の多結晶シリコン膜２２と第１、第２のサイド
ウォール２５ａ、２６ａとを基板１と接している第２の
多結晶シリコン膜１７より高濃度不純物層とすることに
よりキャパシタ下部電極１９から基板１への不純物の拡
散を防止でき、ソースドレイン間耐圧を低下させること
なくキャパシタの利用効率を最大限に保持できる効果が
ある。
【００４８】
【発明の効果】以上のように、この発明によれば絶縁膜
上のキャパシタ下部電極の側壁に導電膜よりなるサイド
ウォールを形成するようにしたので、キャパシタ下部電
極の表面積を増大でき、キャパシタ下部電極と半導体基
板との接続時におけるプロセスマージンを増やすことが
できる。従ってプロセス条件の緩和が図れ、特性の良い
半導体装置を歩留まりよく製造できる効果がある。
上のキャパシタ下部電極の側壁に導電膜よりなるサイド
ウォールを形成するようにしたので、キャパシタ下部電
極の表面積を増大でき、キャパシタ下部電極と半導体基
板との接続時におけるプロセスマージンを増やすことが
できる。従ってプロセス条件の緩和が図れ、特性の良い
半導体装置を歩留まりよく製造できる効果がある。
【００４９】また、絶縁膜とキャパシタ下部電極との間
にコンタクトホール形成用マスクとして機能し、上記キ
ャパシタ下部電極と一体となる導電膜を備えるようにし
たので、微細なコンタクトホールを形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やすことができ、プロセス条件
の緩和が図れ歩留まりの向上を図れる効果がある。
にコンタクトホール形成用マスクとして機能し、上記キ
ャパシタ下部電極と一体となる導電膜を備えるようにし
たので、微細なコンタクトホールを形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やすことができ、プロセス条件
の緩和が図れ歩留まりの向上を図れる効果がある。
【００５０】また、キャパシタの下部電極が半導体基板
との接続用のコンタクトホールを形成するためのマスク
として機能し、上記キャパシタ下部電極と一体となる導
電膜と、上記キャパシタ下部電極の側壁に形成された導
電膜よりなるサイドウォールとを備えるようにしたの
で、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やし、キャパシタ下部電極の表
面積を増大できる。従ってプロセス条件の緩和が図れ、
特性の良い半導体装置を歩留まりよく製造できる効果が
ある。
との接続用のコンタクトホールを形成するためのマスク
として機能し、上記キャパシタ下部電極と一体となる導
電膜と、上記キャパシタ下部電極の側壁に形成された導
電膜よりなるサイドウォールとを備えるようにしたの
で、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを増やし、キャパシタ下部電極の表
面積を増大できる。従ってプロセス条件の緩和が図れ、
特性の良い半導体装置を歩留まりよく製造できる効果が
ある。
【００５１】さらに、キャパシタ下部電極の側壁に形成
された導電膜よりなるサイドウォールの表面を凹凸状に
形成するようにしたので、キャパシタ下部電極の表面積
を増大でき、キャパシタ容量を大きくすることができ
る。
された導電膜よりなるサイドウォールの表面を凹凸状に
形成するようにしたので、キャパシタ下部電極の表面積
を増大でき、キャパシタ容量を大きくすることができ
る。
【００５２】また、この発明におけるキャパシタを有す
る半導体装置の製造方法は、第１の絶縁膜を形成し、上
記第１の絶縁膜上に第１の導電膜および第２の絶縁膜を
順次形成する工程と、上記第２の絶縁膜を第１のマスク
を用いて開口した後、全面に第３の絶縁膜を形成する工
程と、上記第３の絶縁膜に異方性エッチングを施すこと
により上記第２の絶縁膜の側壁に上記第３の絶縁膜より
なる第１のサイドウォールを形成する工程と、上記第１
のサイドウォールと第２の絶縁膜とをマスクとして上記
第１の導電膜を開口してコンタクトホール形成用マスク
を形成する工程と、上記コンタクトホール形成用マスク
を用いて上記第１の絶縁膜中にコンタクトホールを形成
する工程と、上記コンタクトホール内を含む全面に第２
の導電膜を形成する工程と、上記第１のマスクと所定の
寸法関係に設定された第２のマスクを用いて上記第２の
導電膜をその厚さの途中までエッチングした後、全面に
第３の導電膜を形成する工程と、上記第３の導電膜およ
び第２の導電膜に異方性エッチングを施すことにより上
記第２の導電膜側壁に上記第３の導電膜よりなる第２の
サイドウォールを形成してキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ上部電極を形成す
る工程とを備えるようにしたので、第１のマスクと第２
のマスクが所定の寸法以上にズレて形成されたとしても
コンタクトホールが露出することがなく、第１および第
２のサイドウォール幅分だけキャパシタ下部電極と半導
体基板との接続時におけるプロセスマージンを増やすこ
とができるとともにキャパシタ下部電極の表面積を増や
すことができる。従ってプロセス条件の緩和が図れ、良
好な半導体装置を歩留まりよく製造できる効果がある。
る半導体装置の製造方法は、第１の絶縁膜を形成し、上
記第１の絶縁膜上に第１の導電膜および第２の絶縁膜を
順次形成する工程と、上記第２の絶縁膜を第１のマスク
を用いて開口した後、全面に第３の絶縁膜を形成する工
程と、上記第３の絶縁膜に異方性エッチングを施すこと
により上記第２の絶縁膜の側壁に上記第３の絶縁膜より
なる第１のサイドウォールを形成する工程と、上記第１
のサイドウォールと第２の絶縁膜とをマスクとして上記
第１の導電膜を開口してコンタクトホール形成用マスク
を形成する工程と、上記コンタクトホール形成用マスク
を用いて上記第１の絶縁膜中にコンタクトホールを形成
する工程と、上記コンタクトホール内を含む全面に第２
の導電膜を形成する工程と、上記第１のマスクと所定の
寸法関係に設定された第２のマスクを用いて上記第２の
導電膜をその厚さの途中までエッチングした後、全面に
第３の導電膜を形成する工程と、上記第３の導電膜およ
び第２の導電膜に異方性エッチングを施すことにより上
記第２の導電膜側壁に上記第３の導電膜よりなる第２の
サイドウォールを形成してキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ上部電極を形成す
る工程とを備えるようにしたので、第１のマスクと第２
のマスクが所定の寸法以上にズレて形成されたとしても
コンタクトホールが露出することがなく、第１および第
２のサイドウォール幅分だけキャパシタ下部電極と半導
体基板との接続時におけるプロセスマージンを増やすこ
とができるとともにキャパシタ下部電極の表面積を増や
すことができる。従ってプロセス条件の緩和が図れ、良
好な半導体装置を歩留まりよく製造できる効果がある。
【００５３】また第１の絶縁膜を形成し、上記第１の絶
縁膜上に第１の導電膜および第２の絶縁膜を順次形成す
る工程と、上記第２の絶縁膜を第１のマスクを用いて開
口した後、全面に第３の絶縁膜を形成する工程と、上記
第３の絶縁膜に異方性エッチングを施すことにより上記
第２の絶縁膜の側壁に上記第３の絶縁膜よりなる第１の
サイドウォールを形成する工程と、上記第１のサイドウ
ォールと第２の絶縁膜とをマスクとして上記第１の導電
膜を開口してコンタクトホール形成用マスクを形成する
工程と、上記コンタクトホール形成用マスクを用いて上
記第１の絶縁膜中にコンタクトホールを形成する工程
と、上記コンタクトホール内を含む全面に第２の導電膜
を形成する工程と、上記第２の導電膜を上記第１のマス
クと所定の寸法関係に設定された第２のマスクを用いて
エッチングすることによりキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ下部電極を形成す
る工程とを備えるようにしたので、コンタクトホールを
第１のサイドウォール幅分だけ狭く形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを第１のサイドウォール幅分増やす
ことができる。従ってプロセス条件を緩和でき、歩留ま
りの向上を図れる効果がある。
縁膜上に第１の導電膜および第２の絶縁膜を順次形成す
る工程と、上記第２の絶縁膜を第１のマスクを用いて開
口した後、全面に第３の絶縁膜を形成する工程と、上記
第３の絶縁膜に異方性エッチングを施すことにより上記
第２の絶縁膜の側壁に上記第３の絶縁膜よりなる第１の
サイドウォールを形成する工程と、上記第１のサイドウ
ォールと第２の絶縁膜とをマスクとして上記第１の導電
膜を開口してコンタクトホール形成用マスクを形成する
工程と、上記コンタクトホール形成用マスクを用いて上
記第１の絶縁膜中にコンタクトホールを形成する工程
と、上記コンタクトホール内を含む全面に第２の導電膜
を形成する工程と、上記第２の導電膜を上記第１のマス
クと所定の寸法関係に設定された第２のマスクを用いて
エッチングすることによりキャパシタ下部電極を形成す
る工程と、上記キャパシタ下部電極上に誘電膜を形成す
る工程と、上記誘電膜上にキャパシタ下部電極を形成す
る工程とを備えるようにしたので、コンタクトホールを
第１のサイドウォール幅分だけ狭く形成することがで
き、キャパシタ下部電極と半導体基板との接続時におけ
るプロセスマージンを第１のサイドウォール幅分増やす
ことができる。従ってプロセス条件を緩和でき、歩留ま
りの向上を図れる効果がある。
【００５４】また第１の絶縁膜を形成する工程と、第１
のマスクを用いて上記第１の絶縁膜中にコンタクトホー
ルを形成する工程と、上記コンタクトホール内を含む全
面に第２の導電膜を形成する工程と、上記第１のマスク
と所定の寸法関係に設定された第２のマスクを用いて上
記第２の導電膜をその厚さの途中までエッチングした
後、全面に第３の導電膜を形成する工程と、上記第３の
導電膜および第２の導電膜に異方性エッチングを施すこ
とにより上記第２の導電膜側壁に上記第３の導電膜より
なる第２のサイドウォールを形成してキャパシタ下部電
極を形成する工程と、上記キャパシタ下部電極上に誘電
膜を形成する工程と、上記誘電膜上にキャパシタ上部電
極を形成する工程とを備えるようにしたので、第１のマ
スクと第２のマスクとが所定の寸法以上にズレて形成さ
れたとしてもコンタクトホールが露出することがなく、
キャパシタ下部電極を第２のサイドウォール幅分だけ大
きく形成することができ、キャパシタ下部電極と半導体
基板との接続時におけるプロセスマージンを第２のサイ
ドウォール幅分増やすことができる。従ってプロセス条
件の緩和が図れ、良好な半導体装置を歩留まりよく製造
できる効果がある。
のマスクを用いて上記第１の絶縁膜中にコンタクトホー
ルを形成する工程と、上記コンタクトホール内を含む全
面に第２の導電膜を形成する工程と、上記第１のマスク
と所定の寸法関係に設定された第２のマスクを用いて上
記第２の導電膜をその厚さの途中までエッチングした
後、全面に第３の導電膜を形成する工程と、上記第３の
導電膜および第２の導電膜に異方性エッチングを施すこ
とにより上記第２の導電膜側壁に上記第３の導電膜より
なる第２のサイドウォールを形成してキャパシタ下部電
極を形成する工程と、上記キャパシタ下部電極上に誘電
膜を形成する工程と、上記誘電膜上にキャパシタ上部電
極を形成する工程とを備えるようにしたので、第１のマ
スクと第２のマスクとが所定の寸法以上にズレて形成さ
れたとしてもコンタクトホールが露出することがなく、
キャパシタ下部電極を第２のサイドウォール幅分だけ大
きく形成することができ、キャパシタ下部電極と半導体
基板との接続時におけるプロセスマージンを第２のサイ
ドウォール幅分増やすことができる。従ってプロセス条
件の緩和が図れ、良好な半導体装置を歩留まりよく製造
できる効果がある。
【００５５】また第２のマスクを用いて第２の導電膜を
エッチングする際にその厚さの途中でエッチングをとめ
ることなく第１の絶縁膜が露出するまでエッチングしそ
の後全面に第３の導電膜を形成するようにしたので、製
造工程を簡単なものにできる効果がある。
エッチングする際にその厚さの途中でエッチングをとめ
ることなく第１の絶縁膜が露出するまでエッチングしそ
の後全面に第３の導電膜を形成するようにしたので、製
造工程を簡単なものにできる効果がある。
【００５６】さらに、第３の導電膜をアモルファスシリ
コンとするとともに、第２のサイドウォールを形成した
後熱処理を施すことより上記第２のサイドウォール表面
を凹凸状に形成するようにしたので、キャパシタ下部電
極の表面積を増大でき、キャパシタ容量を大きくするこ
とができ、キャパシタ特性の向上が図れる半導体装置が
得られる効果がある。
コンとするとともに、第２のサイドウォールを形成した
後熱処理を施すことより上記第２のサイドウォール表面
を凹凸状に形成するようにしたので、キャパシタ下部電
極の表面積を増大でき、キャパシタ容量を大きくするこ
とができ、キャパシタ特性の向上が図れる半導体装置が
得られる効果がある。
【００５７】またこの発明の半導体装置によれば、キャ
パシタ下部電極を構成している導電膜のうち、コンタク
トホール形成用マスク部およびサイドウォール部の導電
膜の不純物濃度をコンタクトホール内の導電膜のそれよ
りも高くするようにしたので、キャパシタ下部電極から
基板への不純物拡散を低減でき、ソース・ドレイン間分
離耐圧を低下させることなくキャパシタの利用効率を最
大限に保持できる効果がある。
パシタ下部電極を構成している導電膜のうち、コンタク
トホール形成用マスク部およびサイドウォール部の導電
膜の不純物濃度をコンタクトホール内の導電膜のそれよ
りも高くするようにしたので、キャパシタ下部電極から
基板への不純物拡散を低減でき、ソース・ドレイン間分
離耐圧を低下させることなくキャパシタの利用効率を最
大限に保持できる効果がある。
【図１】この発明の実施例１のＤＲＡＭの構造を示す断
面図である。
面図である。
【図２】この発明の実施例１のＤＲＡＭの構造を示す断
面図である。
面図である。
【図３】この発明の実施例１のＤＲＡＭの製造方法を示
す工程断面図である。
す工程断面図である。
【図４】この発明の実施例１のＤＲＡＭの製造方法を示
す工程断面図である。
す工程断面図である。
【図５】この発明の実施例２のＤＲＡＭの製造方法を示
す断面図である。
す断面図である。
【図６】この発明の実施例３のＤＲＡＭの製造方法を示
す断面図である。
す断面図である。
【図７】ＤＲＡＭの平面図である。
【図８】従来のＤＲＡＭの構造を示す断面図である。
【図９】従来のＤＲＡＭの構造を示す断面図である。
【図１０】従来のＤＲＡＭの製造方法を示す工程断面図
である。
である。
【図１１】従来のＤＲＡＭの製造方法を示す工程断面図
である。
である。
１ 半導体基板 ２ 分離酸化膜 ４ ゲート電極 ５、７ 不純物領域 １１ ビット線 １４ 第１の層間絶縁膜 １５ レジストパターン １６ コンタクトホールであるストレージノードコンタ
クトホール １７ 第２の多結晶シリコン膜 １８ レジストパターン １９ キャパシタ下部電極 ２０ キャパシタ誘電膜 ２１ キャパシタ上部電極 ２２ 第１の多結晶シリコン膜 ２３ シリコン酸化膜 ２４ａ 第１のサイドウォール ２５ａ 第２のサイドウォール ２６ａ アモルファスシリコンのサイドウォール
クトホール １７ 第２の多結晶シリコン膜 １８ レジストパターン １９ キャパシタ下部電極 ２０ キャパシタ誘電膜 ２１ キャパシタ上部電極 ２２ 第１の多結晶シリコン膜 ２３ シリコン酸化膜 ２４ａ 第１のサイドウォール ２５ａ 第２のサイドウォール ２６ａ アモルファスシリコンのサイドウォール
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (10)
- 【請求項１】 絶縁膜と、上記絶縁膜中に形成されたコ
ンタクトホールと、上記絶縁膜上及び上記コンタクトホ
ール内に渡って形成されたキャパシタ下部電極と、上記
キャパシタ下部電極上に形成された誘電膜と、上記誘電
膜上に形成されたキャパシタ上部電極とからなるキャパ
シタを有する半導体装置において、 上記絶縁膜上のキャパシタ下部電極の側壁に導電膜より
なるサイドウォールを形成したことを特徴とする半導体
装置。 - 【請求項２】 絶縁膜とキャパシタ下部電極との間にコ
ンタクトホール形成用マスクとして機能し、上記キャパ
シタ下部電極と一体となる導電膜を備えたことを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 半導体基板上に分離酸化膜、ゲート電
極、不純物領域およびビット線を形成した後、全面に絶
縁膜を形成し、上記絶縁膜上にキャパシタを形成するビ
ット線シールドタイプの半導体装置において、 上記キャパシタの下部電極が上記半導体基板との接続用
のコンタクトホールを形成するためのマスクとして機能
し、上記キャパシタ下部電極と一体となる導電膜と、上
記キャパシタ下部電極の側壁に形成された導電膜よりな
るサイドウォールとを備えていることを特徴とする半導
体装置。 - 【請求項４】 キャパシタ下部電極の側壁に形成された
導電膜よりなるサイドウォールの表面を凹凸状に形成し
たことを特徴とする請求項１ないし３のいずれかに記載
の半導体装置。 - 【請求項５】 第１の絶縁膜を形成し、上記第１の絶縁
膜上に第１の導電膜および第２の絶縁膜を順次形成する
工程と、上記第２の絶縁膜を第１のマスクを用いて開口
した後、全面に第３の絶縁膜を形成する工程と、上記第
３の絶縁膜に異方性エッチングを施すことにより上記第
２の絶縁膜の側壁に上記第３の絶縁膜よりなる第１のサ
イドウォールを形成する工程と、上記第１のサイドウォ
ールと第２の絶縁膜とをマスクとして上記第１の導電膜
を開口してコンタクトホール形成用マスクを形成する工
程と、上記コンタクトホール形成用マスクを用いて上記
第１の絶縁膜中にコンタクトホールを形成する工程と、
上記コンタクトホール内を含む全面に第２の導電膜を形
成する工程と、上記第１のマスクと所定の寸法関係に設
定された第２のマスクを用いて上記第２の導電膜をその
厚さの途中までエッチングした後、全面に第３の導電膜
を形成する工程と、上記第３の導電膜および第２の導電
膜に異方性エッチングを施すことにより上記第２の導電
膜側壁に上記第３の導電膜よりなる第２のサイドウォー
ルを形成してキャパシタ下部電極を形成する工程と、上
記キャパシタ下部電極上に誘電膜を形成する工程と、上
記誘電膜上にキャパシタ上部電極を形成する工程とを備
えたキャパシタを有する半導体装置の製造方法。 - 【請求項６】 第１の絶縁膜を形成し、上記第１の絶縁
膜上に第１の導電膜および第２の絶縁膜を順次形成する
工程と、上記第２の絶縁膜を第１のマスクを用いて開口
した後、全面に第３の絶縁膜を形成する工程と、上記第
３の絶縁膜に異方性エッチングを施すことにより上記第
２の絶縁膜の側壁に上記第３の絶縁膜よりなる第１のサ
イドウォールを形成する工程と、上記第１のサイドウォ
ールと第２の絶縁膜とをマスクとして上記第１の導電膜
を開口してコンタクトホール形成用マスクを形成する工
程と、上記コンタクトホール形成用マスクを用いて上記
第１の絶縁膜中にコンタクトホールを形成する工程と、
上記コンタクトホール内を含む全面に第２の導電膜を形
成する工程と、上記第２の導電膜を上記第１のマスクと
所定の寸法関係に設定された第２のマスクを用いてエッ
チングすることによりキャパシタ下部電極を形成する工
程と、上記キャパシタ下部電極上に誘電膜を形成する工
程と、上記誘電膜上にキャパシタ下部電極を形成する工
程とを備えたキャパシタを有する半導体装置の製造方
法。 - 【請求項７】 第１の絶縁膜を形成する工程と、第１の
マスクを用いて上記第１の絶縁膜中にコンタクトホール
を形成する工程と、上記コンタクトホール内を含む全面
に第２の導電膜を形成する工程と、上記第１のマスクと
所定の寸法関係に設定された第２のマスクを用いて上記
第２の導電膜をその厚さの途中までエッチングした後、
全面に第３の導電膜を形成する工程と、上記第３の導電
膜および第２の導電膜に異方性エッチングを施すことに
より上記第２の導電膜側壁に上記第３の導電膜よりなる
第２のサイドウォールを形成してキャパシタ下部電極を
形成する工程と、上記キャパシタ下部電極上に誘電膜を
形成する工程と、上記誘電膜上にキャパシタ上部電極を
形成する工程とを備えたキャパシタを有する半導体装置
の製造方法。 - 【請求項８】 請求項５または７において、第２のマス
クを用いて第２の導電膜をエッチングする際にその厚さ
の途中でエッチングをとめることなく第１の絶縁膜が露
出するまでエッチングしその後全面に第３の導電膜を形
成するようにしたことを特徴とするキャパシタを有する
半導体装置の製造方法。 - 【請求項９】 請求項５または７において、第３の導電
膜をアモルファスシリコンとするとともに、第２のサイ
ドウォールを形成した後熱処理を施すことより上記第２
のサイドウォール表面を凹凸状に形成するようにしたこ
とを特徴とするキャパシタを有する半導体装置の製造方
法。 - 【請求項１０】 キャパシタ下部電極を構成している導
電膜のうち、コンタクトホール形成用マスク部およびサ
イドウォール部の導電膜の不純物濃度をコンタクトホー
ル内の導電膜のそれよりも高くするようにしたことを特
徴とする請求項１ないし４のいずれかに記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04235894A JP3305483B2 (ja) | 1994-03-14 | 1994-03-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04235894A JP3305483B2 (ja) | 1994-03-14 | 1994-03-14 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249693A true JPH07249693A (ja) | 1995-09-26 |
| JP3305483B2 JP3305483B2 (ja) | 2002-07-22 |
Family
ID=12633817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04235894A Expired - Fee Related JP3305483B2 (ja) | 1994-03-14 | 1994-03-14 | 半導体装置及びその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3305483B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01214779A (ja) * | 1988-02-23 | 1989-08-29 | Nec Corp | 入力電圧検出回路 |
| JPH09232528A (ja) * | 1996-02-19 | 1997-09-05 | Nec Corp | 半導体装置およびその製造方法 |
| KR100457164B1 (ko) * | 1997-06-28 | 2005-01-31 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
-
1994
- 1994-03-14 JP JP04235894A patent/JP3305483B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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