JPH07249062A - 論理回路の生成方法 - Google Patents
論理回路の生成方法Info
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- JPH07249062A JPH07249062A JP6067840A JP6784094A JPH07249062A JP H07249062 A JPH07249062 A JP H07249062A JP 6067840 A JP6067840 A JP 6067840A JP 6784094 A JP6784094 A JP 6784094A JP H07249062 A JPH07249062 A JP H07249062A
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- 238000000034 method Methods 0.000 claims description 14
- 238000013461 design Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 17
- 239000002131 composite material Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 特定回路系の論理回路を生成する際に、回路
系に固有な情報であるセル乃至その複合体のセル・マク
ロのファンアウト数を最小化することにある。 【構成】 設計マスタファイルからブール式とその入出
力変数の極性を入力し、次に、該ブール式を当該ブール
式の各論理演算子をノードとする二分木に変換し、次
に、親子関係にある同一論理演算子のノードを１つのノ
ードにまとめ、多分木に変換する。即ち、一本のネット
（信号線）に多数のゲートが接続されることになる。次
に、セルライブラリを参照し得られた多分木に対しセル
の初期割当て試行を、セル内のファンアウト数の合計値
の大きいものから優先的に行い、割当てられたセルの負
荷数（出力ネットに接続されるセルの個数）を最小にす
る。次に、ゲート段数を評価し、段数を最小化するため
に再び２０３でセルの再割当てを行う。最後に、得られ
たゲート論理を設計マスタファイルに出力する。
系に固有な情報であるセル乃至その複合体のセル・マク
ロのファンアウト数を最小化することにある。 【構成】 設計マスタファイルからブール式とその入出
力変数の極性を入力し、次に、該ブール式を当該ブール
式の各論理演算子をノードとする二分木に変換し、次
に、親子関係にある同一論理演算子のノードを１つのノ
ードにまとめ、多分木に変換する。即ち、一本のネット
（信号線）に多数のゲートが接続されることになる。次
に、セルライブラリを参照し得られた多分木に対しセル
の初期割当て試行を、セル内のファンアウト数の合計値
の大きいものから優先的に行い、割当てられたセルの負
荷数（出力ネットに接続されるセルの個数）を最小にす
る。次に、ゲート段数を評価し、段数を最小化するため
に再び２０３でセルの再割当てを行う。最後に、得られ
たゲート論理を設計マスタファイルに出力する。
Description
【０００１】
【産業上の利用分野】本発明は論理回路の生成方法に関
し、特にブール式で表現された論理記述から論理回路の
生成を行う技術に関するものである。
し、特にブール式で表現された論理記述から論理回路の
生成を行う技術に関するものである。
【０００２】
【従来の技術】論理設計を行う際、効率向上のために設
計者が記述する論理図のレベルを機能レベルに高位化
し、その機能論理図から論理回路を自動生成する手法が
行われている。この自動生成の手法については多くの方
法が提案されているが、機能論理図を構成している真理
値表・マクロなどの論理記述をすべてブール式に変換
し、これらを特定の部品で記述された論理回路に変換す
る手法が一般的である。論理回路の生成を行う場合、生
成する論理が実装上の制約条件を満足するためにゲート
数・ゲート段数の最適化を行う必要がある。そのような
手法の１つが、例えば特開昭６２−２９７９７４号公報
に記載されており、この手法ではゲート数最小の条件下
でゲート段数最小の論理生成を行うことができる。
計者が記述する論理図のレベルを機能レベルに高位化
し、その機能論理図から論理回路を自動生成する手法が
行われている。この自動生成の手法については多くの方
法が提案されているが、機能論理図を構成している真理
値表・マクロなどの論理記述をすべてブール式に変換
し、これらを特定の部品で記述された論理回路に変換す
る手法が一般的である。論理回路の生成を行う場合、生
成する論理が実装上の制約条件を満足するためにゲート
数・ゲート段数の最適化を行う必要がある。そのような
手法の１つが、例えば特開昭６２−２９７９７４号公報
に記載されており、この手法ではゲート数最小の条件下
でゲート段数最小の論理生成を行うことができる。
【０００３】
【発明が解決しようとする課題】上記従来技術では、例
えばＣＭＯＳ系回路の場合、部品はＮＡＮＤ／ＮＯＲ型
のゲートのみで、必ず双対なゲート（Ｄｅ−Ｍｏｒｇａ
ｎの定理により変換したとき等価になるゲート）が存在
し、単一ゲートのファンイン数は連続であるという仮
定、すなわち、ファンイン数が１の単一ゲート、２の単
一ゲート、３の単一ゲート、・・・、ｎの単一ゲートの
ようにファンイン数が１〜ｎの全ての単一ゲートが用意
されており、例えば、ファンイン数が２の単一ゲートと
４の単一ゲートが抜けているというようなことがなく、
任意のファンイン数の単一ゲートを選択使用できるとい
う仮定、のもとでは、生成する論理のゲート数最小化が
可能である。一方、実装の配置単位（以下、これをセル
と呼ぶ。）には、基本論理ゲート（ＡＮＤ，ＯＲ等）も
あるが、回路系によっては複数個の基本論理ゲート（Ａ
ＮＤ，ＯＲ等）の組合せが１個の実装の配置単位（例え
ば、入力側に２個のＯＲゲート、出力側に該ＯＲゲート
のＡＮＤを取る１個のＡＮＤゲートからなる物理的には
１個と扱われる配置単位であり、複合ゲートとも呼ばれ
る。）を構成している場合もあり、また、いわゆる埋込
み論理と呼ばれるものもある。このため、セル数は必ず
しもゲート数と一致せず、従って、ゲート数を最小化し
たからといって、必ずしもセル数最小の論理回路を生成
することが出来るとはいえない。また、仮に同一のブー
ル式に対してゲート数が一致する２通りの論理回路が存
在する場合、セルのファンアウト数が少ない回路の方が
ファンアウト数の多い回路よりも配線長のばらつきは少
なく、自動配置後のデイレイのばらつきが少なくなるた
め、論理生成の際に配置単位のファンアウト数を考慮す
ることにより実装容易な論理回路が生成できる。さらに
いくつかのセルの複合がセル・マクロ（セルの組合せが
され、配線がされたユニット）として取り扱われ、実装
時に近傍に配置される場合がある。図３に前段のゲート
のファンアウト数（以下、ゲートのファンアウト数）最
小であるが前段のセルのファンアウト数（以下、セルの
ファンアウト数）が最小でない回路例を示す。ここで、
ゲートの最大ファンアウト数＝２とした。破線で囲む３
０１、３０２、３０３がそれぞれ１個のセルに対応して
いることを表す。この例では例えばＡＮＤゲート３０４
の出力ネット（出力信号線）に接続されるセルの個数
（セルの負荷数）は２、すなわち、セルのファンアウト
数は２であり、また、セル３０２、３０３は１ゲートか
らなるセルであるため、ゲートのファンアウト数も２で
ある。次に、同じブール式でゲートのファンアウト数と
セルのファンアウト数がともに最小となる回路例を図４
に示す。この例では４０２が１個のセルを構成している
ため、ＡＮＤゲート４０３の出力ネット（出力信号線）
に接続されるセルの個数（セルの負荷数）は１、すなわ
ち、セルのファンアウト数は１であり、また、セル４０
２は２ゲートからなるセルであるため、ゲートのファン
アウト数は２である。これにより、図３の回路例よりも
セルのファンアウト数は小さくなる。本発明の目的は、
この問題を解決するため、特定回路系の論理回路を生成
する際に、回路系に固有な情報であるセル乃至その複合
体のセル・マクロのファンアウト数を考慮し、これを最
小化することによりディレイのバラツキの少ない実装に
好適な論理回路を生成する論理回路の生成方法を提供す
ることにある。
えばＣＭＯＳ系回路の場合、部品はＮＡＮＤ／ＮＯＲ型
のゲートのみで、必ず双対なゲート（Ｄｅ−Ｍｏｒｇａ
ｎの定理により変換したとき等価になるゲート）が存在
し、単一ゲートのファンイン数は連続であるという仮
定、すなわち、ファンイン数が１の単一ゲート、２の単
一ゲート、３の単一ゲート、・・・、ｎの単一ゲートの
ようにファンイン数が１〜ｎの全ての単一ゲートが用意
されており、例えば、ファンイン数が２の単一ゲートと
４の単一ゲートが抜けているというようなことがなく、
任意のファンイン数の単一ゲートを選択使用できるとい
う仮定、のもとでは、生成する論理のゲート数最小化が
可能である。一方、実装の配置単位（以下、これをセル
と呼ぶ。）には、基本論理ゲート（ＡＮＤ，ＯＲ等）も
あるが、回路系によっては複数個の基本論理ゲート（Ａ
ＮＤ，ＯＲ等）の組合せが１個の実装の配置単位（例え
ば、入力側に２個のＯＲゲート、出力側に該ＯＲゲート
のＡＮＤを取る１個のＡＮＤゲートからなる物理的には
１個と扱われる配置単位であり、複合ゲートとも呼ばれ
る。）を構成している場合もあり、また、いわゆる埋込
み論理と呼ばれるものもある。このため、セル数は必ず
しもゲート数と一致せず、従って、ゲート数を最小化し
たからといって、必ずしもセル数最小の論理回路を生成
することが出来るとはいえない。また、仮に同一のブー
ル式に対してゲート数が一致する２通りの論理回路が存
在する場合、セルのファンアウト数が少ない回路の方が
ファンアウト数の多い回路よりも配線長のばらつきは少
なく、自動配置後のデイレイのばらつきが少なくなるた
め、論理生成の際に配置単位のファンアウト数を考慮す
ることにより実装容易な論理回路が生成できる。さらに
いくつかのセルの複合がセル・マクロ（セルの組合せが
され、配線がされたユニット）として取り扱われ、実装
時に近傍に配置される場合がある。図３に前段のゲート
のファンアウト数（以下、ゲートのファンアウト数）最
小であるが前段のセルのファンアウト数（以下、セルの
ファンアウト数）が最小でない回路例を示す。ここで、
ゲートの最大ファンアウト数＝２とした。破線で囲む３
０１、３０２、３０３がそれぞれ１個のセルに対応して
いることを表す。この例では例えばＡＮＤゲート３０４
の出力ネット（出力信号線）に接続されるセルの個数
（セルの負荷数）は２、すなわち、セルのファンアウト
数は２であり、また、セル３０２、３０３は１ゲートか
らなるセルであるため、ゲートのファンアウト数も２で
ある。次に、同じブール式でゲートのファンアウト数と
セルのファンアウト数がともに最小となる回路例を図４
に示す。この例では４０２が１個のセルを構成している
ため、ＡＮＤゲート４０３の出力ネット（出力信号線）
に接続されるセルの個数（セルの負荷数）は１、すなわ
ち、セルのファンアウト数は１であり、また、セル４０
２は２ゲートからなるセルであるため、ゲートのファン
アウト数は２である。これにより、図３の回路例よりも
セルのファンアウト数は小さくなる。本発明の目的は、
この問題を解決するため、特定回路系の論理回路を生成
する際に、回路系に固有な情報であるセル乃至その複合
体のセル・マクロのファンアウト数を考慮し、これを最
小化することによりディレイのバラツキの少ない実装に
好適な論理回路を生成する論理回路の生成方法を提供す
ることにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ブール式で表現された機能論理記述を特
定の回路系の論理接続情報に変換する論理生成におい
て、当該回路系の論理を構成する各ネットに対し、ネッ
トに接続される実装時に配置単位となるセルの負荷数を
計算し、各ネットのこの計算値が最小になるような論理
生成結果を選択するようにしている。また、ネットに接
続される実装時に近接して配置可能なセル・マクロの負
荷数を計算し、各ネットのこの計算値が最小になるよう
な論理生成結果を選択するようにしている。また、ネッ
トに接続される実装時に配置単位となるセルおよび実装
時に近接して配置可能なセル・マクロの負荷数を計算
し、各ネットのこの計算値が最小になるような論理生成
結果を選択するようにしている。
め、本発明は、ブール式で表現された機能論理記述を特
定の回路系の論理接続情報に変換する論理生成におい
て、当該回路系の論理を構成する各ネットに対し、ネッ
トに接続される実装時に配置単位となるセルの負荷数を
計算し、各ネットのこの計算値が最小になるような論理
生成結果を選択するようにしている。また、ネットに接
続される実装時に近接して配置可能なセル・マクロの負
荷数を計算し、各ネットのこの計算値が最小になるよう
な論理生成結果を選択するようにしている。また、ネッ
トに接続される実装時に配置単位となるセルおよび実装
時に近接して配置可能なセル・マクロの負荷数を計算
し、各ネットのこの計算値が最小になるような論理生成
結果を選択するようにしている。
【０００５】
【作用】上記手段により、回路における、各信号線に接
続されるセルあるいはセル・マクロの個数を最小化で
き、換言すれば、各信号線に接続される前段セルのファ
ンアウト数の最小化を達成することができる。
続されるセルあるいはセル・マクロの個数を最小化で
き、換言すれば、各信号線に接続される前段セルのファ
ンアウト数の最小化を達成することができる。
【０００６】
【実施例】以下、本発明の実施例を図を用いて説明す
る。図１は本発明の論理生成システムのブロック図であ
る。本システムは、入出力装置（１０１），（１０
２），機能論理設計マスタファイル（１０５），処理装
置（１０３），セルライブラリ（１０６），論理回路設
計マスタファイル（１０７）から構成される。以下各ブ
ロックの機能の概略を説明する。入出力装置１０１は、
ブール式とその入力変数の極性などを記述した機能論理
図１０４を読み込み、設計マスタファイル１０５に書き
込む。処理装置１０３は設計マスタファイル１０５から
ブール式とその入出力変数の極性などを読み込み、セル
ライブラリ１０６に格納されている特定回路系の部品情
報を参照し、当該ブール式をゲート段数最小で且つこの
条件下でセルのファンアウト数最小を満たす論理回路に
変換し、設計マスタファイル１０７に書き込む。入出力
装置１０２は設計マスタファイル１０７を読み込み論理
回路図１０８を出力する。
る。図１は本発明の論理生成システムのブロック図であ
る。本システムは、入出力装置（１０１），（１０
２），機能論理設計マスタファイル（１０５），処理装
置（１０３），セルライブラリ（１０６），論理回路設
計マスタファイル（１０７）から構成される。以下各ブ
ロックの機能の概略を説明する。入出力装置１０１は、
ブール式とその入力変数の極性などを記述した機能論理
図１０４を読み込み、設計マスタファイル１０５に書き
込む。処理装置１０３は設計マスタファイル１０５から
ブール式とその入出力変数の極性などを読み込み、セル
ライブラリ１０６に格納されている特定回路系の部品情
報を参照し、当該ブール式をゲート段数最小で且つこの
条件下でセルのファンアウト数最小を満たす論理回路に
変換し、設計マスタファイル１０７に書き込む。入出力
装置１０２は設計マスタファイル１０７を読み込み論理
回路図１０８を出力する。
【０００７】図２は本発明に基づく論理生成処理のフロ
ーチャートである。以下、図５に示すブール式とその入
出力変数の極性を入力した場合を例にして、本フローチ
ャートの各ステップを詳細に説明する。 ステップ２０１：本ステップは、設計マスタファイル１
０５からブール式とその入出力変数の極性を入力する。
図５は入力するブール式５０１とその入出力変数の極性
５０２の例を示す。 ステップ２０２：本ステップは、多分木変換を行う。具
体的には、まず、ステップ２０１で入力したブール式を
当該ブール式の各論理演算子をノードとする二分木に変
換し、次に当該二分木において、親子関係にある同一論
理演算子のノードを１つのノードにまとめ、多分木に変
換する。すなわち、一本のネット（信号線）に多数のゲ
ートが接続されることになる。図６はブール式５０１か
ら変換された多分木を示す。この場合、一本のネット
（信号線）に５個のゲートが接続されることになる。 ステップ２０３：本ステップは、セルライブラリ１０６
を参照してステップ２０２で得られた多分木に対してセ
ルの初期割当てを行う試行である。このとき、セルの割
当て試行は、セル内のファンアウト数の合計値の大きい
ものから優先的に行うことにより、結果として割当てら
れたセルの負荷数（出力ネット（出力信号線）に接続さ
れるセルの個数）を最小になるようにする。セルライブ
ラリ１０６は回路系ごとに作成され、論理演算子（Ｏ
Ｒ，ＡＮＤ，ＥＯＲ，ＮＯＴ，ＡＭＰ）ごとに、同一論
理演算子のゲート種ごとにゲートをグループ化し、同一
グループ内のゲートに対して、ゲート段数最小、次にゲ
ート数最小となるように優先順位をつけて、ゲートとそ
の属性（出力極性、入力極性、ファンイン数、ゲート
数、ゲート段数）を登録したものである。図７にセルラ
イブラリの例を示す。
ーチャートである。以下、図５に示すブール式とその入
出力変数の極性を入力した場合を例にして、本フローチ
ャートの各ステップを詳細に説明する。 ステップ２０１：本ステップは、設計マスタファイル１
０５からブール式とその入出力変数の極性を入力する。
図５は入力するブール式５０１とその入出力変数の極性
５０２の例を示す。 ステップ２０２：本ステップは、多分木変換を行う。具
体的には、まず、ステップ２０１で入力したブール式を
当該ブール式の各論理演算子をノードとする二分木に変
換し、次に当該二分木において、親子関係にある同一論
理演算子のノードを１つのノードにまとめ、多分木に変
換する。すなわち、一本のネット（信号線）に多数のゲ
ートが接続されることになる。図６はブール式５０１か
ら変換された多分木を示す。この場合、一本のネット
（信号線）に５個のゲートが接続されることになる。 ステップ２０３：本ステップは、セルライブラリ１０６
を参照してステップ２０２で得られた多分木に対してセ
ルの初期割当てを行う試行である。このとき、セルの割
当て試行は、セル内のファンアウト数の合計値の大きい
ものから優先的に行うことにより、結果として割当てら
れたセルの負荷数（出力ネット（出力信号線）に接続さ
れるセルの個数）を最小になるようにする。セルライブ
ラリ１０６は回路系ごとに作成され、論理演算子（Ｏ
Ｒ，ＡＮＤ，ＥＯＲ，ＮＯＴ，ＡＭＰ）ごとに、同一論
理演算子のゲート種ごとにゲートをグループ化し、同一
グループ内のゲートに対して、ゲート段数最小、次にゲ
ート数最小となるように優先順位をつけて、ゲートとそ
の属性（出力極性、入力極性、ファンイン数、ゲート
数、ゲート段数）を登録したものである。図７にセルラ
イブラリの例を示す。
【０００８】図８は図６の多分木５００に対してセルの
初期割当てを行った結果を示す。ここで９０１，９０
２，９０３は図７のセルライブラリの３番を，９０４，
９０５は１番をそれぞれ割当てた結果である。 ステップ２０４：本ステップは、ゲート段数を評価する
処理である。図８の例では、Ｘ１およびＸ２へのパスが
２段で展開されているため、このパスの段数を最小化す
るために再び２０３でセルの再割当てを行う。図９にセ
ルの再割当てを行った結果を示す。改善が必要なパスＸ
１，Ｘ２に対しセルの再割当てを行った結果、１００２
にセルライブラリの２番を割当てることによりゲート段
数は１段になる。１００１，１００３はそれぞれセルラ
イブラリの３番および１番である。この結果、図６の多
分木のゲートのファンアウト数は５だがセルのファンア
ウト数は３となる。 ステップ２０５：本ステップはステップ２０３〜２０４
で得られたゲート論理を設計マスタファイル（１０７）
に出力する。
初期割当てを行った結果を示す。ここで９０１，９０
２，９０３は図７のセルライブラリの３番を，９０４，
９０５は１番をそれぞれ割当てた結果である。 ステップ２０４：本ステップは、ゲート段数を評価する
処理である。図８の例では、Ｘ１およびＸ２へのパスが
２段で展開されているため、このパスの段数を最小化す
るために再び２０３でセルの再割当てを行う。図９にセ
ルの再割当てを行った結果を示す。改善が必要なパスＸ
１，Ｘ２に対しセルの再割当てを行った結果、１００２
にセルライブラリの２番を割当てることによりゲート段
数は１段になる。１００１，１００３はそれぞれセルラ
イブラリの３番および１番である。この結果、図６の多
分木のゲートのファンアウト数は５だがセルのファンア
ウト数は３となる。 ステップ２０５：本ステップはステップ２０３〜２０４
で得られたゲート論理を設計マスタファイル（１０７）
に出力する。
【０００９】なお、上記実施例ではセルを対象とした
が、図１の構成にセル・マクロライブラリを追加してセ
ル・マクロを対象とすることが出来ることは云うまでも
ない。本実施例によれば、ゲートのファンアウト数と同
時にセルまたはセル・マクロのファンアウト数を考慮し
た論理回路の生成が可能である。
が、図１の構成にセル・マクロライブラリを追加してセ
ル・マクロを対象とすることが出来ることは云うまでも
ない。本実施例によれば、ゲートのファンアウト数と同
時にセルまたはセル・マクロのファンアウト数を考慮し
た論理回路の生成が可能である。
【００１０】
【発明の効果】本発明により、特定回路系の論理回路を
生成する際に、回路系に固有な情報であるセル乃至セル
・マクロのファンアウト数を考慮し、これを最小化する
論理回路の生成が可能になる。
生成する際に、回路系に固有な情報であるセル乃至セル
・マクロのファンアウト数を考慮し、これを最小化する
論理回路の生成が可能になる。
【図１】本発明の実施例の論理生成システムのブロック
図である。
図である。
【図２】実施例の論理生成処理のフローチャートを示す
図である。
図である。
【図３】ゲートのファンアウト数が最小であるが物理ゲ
ートのファンアウト数が最小でない論理回路例を示す図
である。
ートのファンアウト数が最小でない論理回路例を示す図
である。
【図４】ゲートのファンアウト数と物理ゲートのファン
アウト数がともに最小になる論理回路例を示す図であ
る。
アウト数がともに最小になる論理回路例を示す図であ
る。
【図５】入力するブール式とその入出力変数の極性の例
を示す図である。
を示す図である。
【図６】ブール式から変換された多分木を示す図であ
る。
る。
【図７】セルライブラリの例を示す図である。
【図８】セルの初期割当て結果を示す図である。
【図９】セルの再割当て結果を示す図である。
１０１，１０２ 入力装置 １０３ 処理装置 １０４ 機能論理図 １０５ 機能論理設計マスタファイル １０６ セルライブラリ １０７ 論理回路設計マスタファイル １０８ 論理回路図
───────────────────────────────────────────────────── フロントページの続き (72)発明者 榊 博基 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内
Claims (3)
- 【請求項１】 ブール式で表現された機能論理記述を特
定の回路系の論理接続情報に変換する論理生成におい
て、当該回路系の論理を構成する各ネットに対し、ネッ
トに接続される実装時に配置単位となるセルの負荷数を
計算し、各ネットのこの計算値が最小になるような論理
生成結果を選択することにより、当該論理回路の自動配
置時に論理的に等価な信号の信号線を可能な限り同一の
実装位置に配置するようにすることを特徴とする論理回
路の生成方法。 - 【請求項２】ブール式で表現された機能論理記述を特定
の回路系の論理接続情報に変換する論理生成において、
当該回路系の論理を構成する各ネットに対し、ネットに
接続される実装時に近接して配置可能なセル・マクロの
負荷数を計算し、各ネットのこの計算値が最小になるよ
うな論理生成結果を選択することにより、当該論理回路
の自動配置時に論理的に等価な信号の信号線を近傍の実
装位置に配置するようにすることを特徴とする論理回路
の生成方法。 - 【請求項３】 ブール式で表現された機能論理記述を特
定の回路系の論理接続情報に変換する論理生成におい
て、当該回路系の論理を構成する各ネットに対し、ネッ
トに接続される実装時に配置単位となるセルおよび実装
時に近接して配置可能なセル・マクロの負荷数を計算
し、各ネットのこの計算値が最小になるような論理生成
結果を選択することにより、当該論理回路の自動配置時
に論理的に等価な信号の信号線を可能な限り同一の実装
位置および近傍の実装位置に配置するようにすることを
特徴とする論理回路の生成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6067840A JPH07249062A (ja) | 1994-03-11 | 1994-03-11 | 論理回路の生成方法 |
| US08/402,699 US5745373A (en) | 1994-03-11 | 1995-03-13 | Logic circuit generating method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6067840A JPH07249062A (ja) | 1994-03-11 | 1994-03-11 | 論理回路の生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249062A true JPH07249062A (ja) | 1995-09-26 |
Family
ID=13356557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6067840A Pending JPH07249062A (ja) | 1994-03-11 | 1994-03-11 | 論理回路の生成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5745373A (ja) |
| JP (1) | JPH07249062A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6056784A (en) * | 1996-10-04 | 2000-05-02 | Synopsys, Inc. | Circuit synthesis verification method and apparatus |
| US6230304B1 (en) | 1997-12-24 | 2001-05-08 | Magma Design Automation, Inc. | Method of designing a constraint-driven integrated circuit layout |
| US7275224B2 (en) * | 2004-04-02 | 2007-09-25 | International Business Machines Corporation | Method for providing an area optimized binary orthogonality checker |
| US8762904B2 (en) | 2012-03-28 | 2014-06-24 | Synopsys, Inc. | Optimizing logic synthesis for environmental insensitivity |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH083819B2 (ja) * | 1986-06-18 | 1996-01-17 | 株式会社日立製作所 | 論理回路の製造システム |
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| US5459673A (en) * | 1990-10-29 | 1995-10-17 | Ross Technology, Inc. | Method and apparatus for optimizing electronic circuits |
| US5491640A (en) * | 1992-05-01 | 1996-02-13 | Vlsi Technology, Inc. | Method and apparatus for synthesizing datapaths for integrated circuit design and fabrication |
| US5493504A (en) * | 1992-10-28 | 1996-02-20 | Nippon Telegraph And Telephone Corporation | System and method for processing logic function and fault diagnosis using binary tree representation |
| US5519628A (en) * | 1993-02-19 | 1996-05-21 | International Business Machines Corporation | System and method for formulating subsets of a hierarchical circuit design |
| US5426591A (en) * | 1994-01-28 | 1995-06-20 | Vlsi Technology, Inc. | Apparatus and method for improving the timing performance of a circuit |
| US5541850A (en) * | 1994-05-17 | 1996-07-30 | Vlsi Technology, Inc. | Method and apparatus for forming an integrated circuit including a memory structure |
| US5475605A (en) * | 1994-05-26 | 1995-12-12 | Cadence Design Systems, Inc. | Timing analysis for logic optimization using target library delay values |
-
1994
- 1994-03-11 JP JP6067840A patent/JPH07249062A/ja active Pending
-
1995
- 1995-03-13 US US08/402,699 patent/US5745373A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5745373A (en) | 1998-04-28 |
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