JPH07240478A - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
- Publication number
- JPH07240478A JPH07240478A JP6224016A JP22401694A JPH07240478A JP H07240478 A JPH07240478 A JP H07240478A JP 6224016 A JP6224016 A JP 6224016A JP 22401694 A JP22401694 A JP 22401694A JP H07240478 A JPH07240478 A JP H07240478A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- floating gate
- memory device
- tunnel oxide
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 35
- 239000011229 interlayer Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 238000010926 purge Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- 239000002245 particle Substances 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000010419 fine particle Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 241001288214 Brickellia diffusa Species 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 不揮発性メモリのフローティングゲートの粒
子の大きさを最小化し、トンネル酸化膜とフローティン
グゲートとの間の界面の粗度を最小化して、素子の信頼
性を向上させること。 【構成】 半導体基板上にトンネル酸化膜を形成してそ
のトンネル酸化膜上に５５０℃付近の低温で多段階にわ
たり薄い厚さのシリコン層を多層に形成し、フローティ
ングゲートを形成する。 【効果】 トンネル酸化膜とフローティングゲートとの
界面の粗度を最小化させることが可能になり、高信頼性
で優れた特性のメモリ素子が得られるようになり、素子
の寿命が向上される。
子の大きさを最小化し、トンネル酸化膜とフローティン
グゲートとの間の界面の粗度を最小化して、素子の信頼
性を向上させること。 【構成】 半導体基板上にトンネル酸化膜を形成してそ
のトンネル酸化膜上に５５０℃付近の低温で多段階にわ
たり薄い厚さのシリコン層を多層に形成し、フローティ
ングゲートを形成する。 【効果】 トンネル酸化膜とフローティングゲートとの
界面の粗度を最小化させることが可能になり、高信頼性
で優れた特性のメモリ素子が得られるようになり、素子
の寿命が向上される。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置の製造方法に関し、特に、不揮発性半導体メモリ装
置のフローティングゲート形成方法に関するものであ
る。
装置の製造方法に関し、特に、不揮発性半導体メモリ装
置のフローティングゲート形成方法に関するものであ
る。
【０００２】
【従来の技術】不揮発性メモリ素子のうち代表的なもの
としてＥＰＲＯＭが挙げられ、このＥＰＲＯＭセルは図
１に示すように、半導体基板１のソース領域６とドレイ
ン領域６との間のチャンネル領域上に、絶縁層（通常、
トンネル酸化膜という）３を挟んで位置した電界効果ト
ランジスタ構造のフローティングゲート４と、フローテ
ィングゲート上部に絶縁層５を介在して形成されたコン
トロールゲート７とから構成される。
としてＥＰＲＯＭが挙げられ、このＥＰＲＯＭセルは図
１に示すように、半導体基板１のソース領域６とドレイ
ン領域６との間のチャンネル領域上に、絶縁層（通常、
トンネル酸化膜という）３を挟んで位置した電界効果ト
ランジスタ構造のフローティングゲート４と、フローテ
ィングゲート上部に絶縁層５を介在して形成されたコン
トロールゲート７とから構成される。
【０００３】上記のように構成されるＥＰＲＯＭセルで
は、コントロールゲートとドレインとに正（＋）の高電
圧を印加し、ドレイン付近で発生する高エネルギーを有
した電子をトンネル酸化膜のポテンシャル障壁を越し
て、フローティングゲートに注入させる。
は、コントロールゲートとドレインとに正（＋）の高電
圧を印加し、ドレイン付近で発生する高エネルギーを有
した電子をトンネル酸化膜のポテンシャル障壁を越し
て、フローティングゲートに注入させる。
【０００４】このようにして、フローティングゲート電
極に注入された電子の電荷量によって、セルトランジス
タのしきい値電圧が変化してプログラムがなされるよう
になる。また、メモリセルの読み出し動作は、ソースと
ドレイン領域及びコントロールゲートにそれぞれ動作電
圧を印加し、ソースとドレインとの間に流れる電流量を
感知することにより行われる。
極に注入された電子の電荷量によって、セルトランジス
タのしきい値電圧が変化してプログラムがなされるよう
になる。また、メモリセルの読み出し動作は、ソースと
ドレイン領域及びコントロールゲートにそれぞれ動作電
圧を印加し、ソースとドレインとの間に流れる電流量を
感知することにより行われる。
【０００５】初期のＥＰＲＯＭ素子は紫外線に露光させ
ることにより消去を行ったが、最近は電気的に消去を行
っており、これにより、ＥＥＰＲＯＭとも呼ばれるよう
になった。初期のＥＥＰＲＯＭは、ソースとドレイン領
域、およびコントロールゲートに適切な電圧を印加し
て、フローティングゲート内の電荷をトンネル酸化膜を
介してドレイン領域へ転送することにより、電気的にデ
ータを消去する。最近のＥＥＰＲＯＭセルは、消去動作
のためにフローティングゲートとコントロールゲートか
ら分離された三番目ゲートとして消去ゲートを備えてい
るものもある。
ることにより消去を行ったが、最近は電気的に消去を行
っており、これにより、ＥＥＰＲＯＭとも呼ばれるよう
になった。初期のＥＥＰＲＯＭは、ソースとドレイン領
域、およびコントロールゲートに適切な電圧を印加し
て、フローティングゲート内の電荷をトンネル酸化膜を
介してドレイン領域へ転送することにより、電気的にデ
ータを消去する。最近のＥＥＰＲＯＭセルは、消去動作
のためにフローティングゲートとコントロールゲートか
ら分離された三番目ゲートとして消去ゲートを備えてい
るものもある。
【０００６】上述したような不揮発性メモリセルにおい
て、電荷の消去時にしきい値電圧を均一に維持するため
トンネル酸化膜とフローティングゲートとの界面を均一
に形成しなければならない。また、ストレスによるトン
ネル酸化膜の漏れも減少させて信頼性を改善する必要が
ある。
て、電荷の消去時にしきい値電圧を均一に維持するため
トンネル酸化膜とフローティングゲートとの界面を均一
に形成しなければならない。また、ストレスによるトン
ネル酸化膜の漏れも減少させて信頼性を改善する必要が
ある。
【０００７】フローティングゲートは、一般的にポリシ
リコンを蒸着して形成するが、そのフローティングゲー
トの粒径は、ポリシリコンを使用する場合は大略その厚
さ（略２０００Å）程度であり、これにより、界面の粗
度は極めて粗くなる。
リコンを蒸着して形成するが、そのフローティングゲー
トの粒径は、ポリシリコンを使用する場合は大略その厚
さ（略２０００Å）程度であり、これにより、界面の粗
度は極めて粗くなる。
【０００８】従って、フローティングゲートの粒径を非
常に微細に形成することが可能であれば、相対的にその
粗度も減少するようになり、これにより、信頼性も改善
されることであろう。
常に微細に形成することが可能であれば、相対的にその
粗度も減少するようになり、これにより、信頼性も改善
されることであろう。
【０００９】最近に発表された不揮発性メモリ素子の場
合は、トンネル酸化膜は略１００Å以下の厚さを有し、
フローティングゲートは２０００〜３０００Å程度の厚
さを有する。そして、フローティングゲートとコントロ
ールゲートとの層間絶縁膜としては、主としてＯＮＯ
（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を用いる
構造を採用している。
合は、トンネル酸化膜は略１００Å以下の厚さを有し、
フローティングゲートは２０００〜３０００Å程度の厚
さを有する。そして、フローティングゲートとコントロ
ールゲートとの層間絶縁膜としては、主としてＯＮＯ
（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を用いる
構造を採用している。
【００１０】上記のような構造を有する不揮発性メモリ
素子の問題点のうちの一つは、トンネル酸化膜とフロー
ティングゲートとの間の界面の粗度である。基板である
単結晶シリコンとトンネル酸化膜との界面は、基板の単
結晶により非常に均一であるが、トンネル酸化膜とフロ
ーティングゲートとの界面は、フローティングゲートを
成すポリシリコンの結晶粒子によって粗い。図２は、上
述した一般的なＥＰＲＯＭセルの断面構造を示す図１の
フローティングゲートとトンネル酸化膜との界面部であ
るＡ部分を拡大して示すものであり、フローティングゲ
ートをポリシリコンで形成した時、フローティングゲー
トとトンネル酸化膜との界面が粗く形成されたことを示
している。
素子の問題点のうちの一つは、トンネル酸化膜とフロー
ティングゲートとの間の界面の粗度である。基板である
単結晶シリコンとトンネル酸化膜との界面は、基板の単
結晶により非常に均一であるが、トンネル酸化膜とフロ
ーティングゲートとの界面は、フローティングゲートを
成すポリシリコンの結晶粒子によって粗い。図２は、上
述した一般的なＥＰＲＯＭセルの断面構造を示す図１の
フローティングゲートとトンネル酸化膜との界面部であ
るＡ部分を拡大して示すものであり、フローティングゲ
ートをポリシリコンで形成した時、フローティングゲー
トとトンネル酸化膜との界面が粗く形成されたことを示
している。
【００１１】このような粗い界面により、消去特性が素
子別に不均一になるという問題があり、また、Ｆ−Ｎ
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング方法
によって両方向に消去および書込みを行う場合に発生す
るストレスによるトンネル酸化膜の漏れの特性も問題に
なる。
子別に不均一になるという問題があり、また、Ｆ−Ｎ
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング方法
によって両方向に消去および書込みを行う場合に発生す
るストレスによるトンネル酸化膜の漏れの特性も問題に
なる。
【００１２】これにより、フローティングゲートとトン
ネルゲート酸化膜との界面を均一に形成し、界面特性を
よくして、メモリ素子の信頼性を向上させるための方法
などが提案された。
ネルゲート酸化膜との界面を均一に形成し、界面特性を
よくして、メモリ素子の信頼性を向上させるための方法
などが提案された。
【００１３】参考文献としては、論文「Ｓ．Ａｒｉｔｏ
ｍｅ，“Ａ ｒｅｌｉａｂｌｅ ｔｕｎｎｅｌ ｏｘｉ
ｄｅ ｆｏｒ Ｆｌａｓｈ ＥＥＰＲＯＭ”ＩＥＤＭ
１９９３」に発表された内容を見ると、低濃度イオンド
ーピング、低温度で短時間の熱処理を通じてフローティ
ングゲートとトンネル酸化膜との粗度を最小化すれば、
ストレスによる酸化膜の漏れを著しく減らすことがで
き、素子の信頼性が改善できるということが分かる。
ｍｅ，“Ａ ｒｅｌｉａｂｌｅ ｔｕｎｎｅｌ ｏｘｉ
ｄｅ ｆｏｒ Ｆｌａｓｈ ＥＥＰＲＯＭ”ＩＥＤＭ
１９９３」に発表された内容を見ると、低濃度イオンド
ーピング、低温度で短時間の熱処理を通じてフローティ
ングゲートとトンネル酸化膜との粗度を最小化すれば、
ストレスによる酸化膜の漏れを著しく減らすことがで
き、素子の信頼性が改善できるということが分かる。
【００１４】一方、ポリシリコンをフローティングゲー
トとして用いる場合、極めて微細な粒子を作るのが難し
く、トンネル酸化膜とフローティングゲートとの間の界
面の粗度が激しくなるという問題点を解決するための方
法を米国特許５，１４７，８１３の技術を図３及び図４
を参照して説明すれば、次の通りである。
トとして用いる場合、極めて微細な粒子を作るのが難し
く、トンネル酸化膜とフローティングゲートとの間の界
面の粗度が激しくなるという問題点を解決するための方
法を米国特許５，１４７，８１３の技術を図３及び図４
を参照して説明すれば、次の通りである。
【００１５】上記技術によれば、ＥＥＰＲＯＭのフロー
ティングゲートを三層膜に形成したところ、図３に示す
ように、基板１上に形成されたトンネル酸化膜３上に、
約３００〜５００Å厚さの薄いポリシリコンからなる第
１層４ａと、約２０〜３０Å厚さの酸化膜からなる第２
層４ｂと、約１０００〜１５００Åの厚さのポリシリコ
ンからなる第３層４ｃとを順次に形成し、その後、第３
層に不純物イオンを打ち込みしてから第１層、第２層、
および第３層をパターニングして、３層膜構造のフロー
ティングゲート４を形成した。
ティングゲートを三層膜に形成したところ、図３に示す
ように、基板１上に形成されたトンネル酸化膜３上に、
約３００〜５００Å厚さの薄いポリシリコンからなる第
１層４ａと、約２０〜３０Å厚さの酸化膜からなる第２
層４ｂと、約１０００〜１５００Åの厚さのポリシリコ
ンからなる第３層４ｃとを順次に形成し、その後、第３
層に不純物イオンを打ち込みしてから第１層、第２層、
および第３層をパターニングして、３層膜構造のフロー
ティングゲート４を形成した。
【００１６】図４は、図３のＡ部分の拡大図であり、上
記のように、第１層であるポリシリコン層４ａは３００
〜５００Å厚さに薄く形成されるので、ポリシリコン粒
子も小さく形成される。第２層である酸化膜４ｂは、第
１層であるポリシリコン粒子が成長されることを防止す
る機能を果たす。このように、フローティングゲートを
３層膜構造に形成することにより、トンネル酸化膜と隣
接する層、すなわち、第１層を極めて薄いポリシリコン
で形成し、粒子の大きさも小さく形成されるようにし
て、トンネル酸化膜３とフローティングゲート４との間
の界面の粗度を緩和させる。
記のように、第１層であるポリシリコン層４ａは３００
〜５００Å厚さに薄く形成されるので、ポリシリコン粒
子も小さく形成される。第２層である酸化膜４ｂは、第
１層であるポリシリコン粒子が成長されることを防止す
る機能を果たす。このように、フローティングゲートを
３層膜構造に形成することにより、トンネル酸化膜と隣
接する層、すなわち、第１層を極めて薄いポリシリコン
で形成し、粒子の大きさも小さく形成されるようにし
て、トンネル酸化膜３とフローティングゲート４との間
の界面の粗度を緩和させる。
【００１７】
【発明が解決しようとする課題】しかし、上記技術にお
いては、上記第２層である酸化膜４ｂが薄過ぎると、ポ
リシリコン粒子の成長を抑えることができなく、逆に、
酸化膜４ｂが厚過ぎると、第１層と第３層との間の層間
絶縁膜として働いて、フローティングゲートとしての役
割を十分に果たすことができなくなるという深刻な問題
点がある。
いては、上記第２層である酸化膜４ｂが薄過ぎると、ポ
リシリコン粒子の成長を抑えることができなく、逆に、
酸化膜４ｂが厚過ぎると、第１層と第３層との間の層間
絶縁膜として働いて、フローティングゲートとしての役
割を十分に果たすことができなくなるという深刻な問題
点がある。
【００１８】本発明の目的は、上述した問題点を解決す
るためになされたもので、不揮発性メモリのフローティ
ングゲートの粒子の大きさを最小化し、トンネル酸化膜
とフローティングゲートとの間の界面の粗度を最小化し
て、素子の信頼性を向上させることにある。
るためになされたもので、不揮発性メモリのフローティ
ングゲートの粒子の大きさを最小化し、トンネル酸化膜
とフローティングゲートとの間の界面の粗度を最小化し
て、素子の信頼性を向上させることにある。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による不揮発性半導体メモリ装置の製造方
法は、半導体基板上にトンネル酸化膜を形成する工程
と、上記トンネル酸化膜上に５５０℃付近の低温で多段
階にわたり薄い厚さのシリコン層を多層に形成し、フロ
ーティングゲートを形成する工程とを含むことを特徴と
する。
めに、本発明による不揮発性半導体メモリ装置の製造方
法は、半導体基板上にトンネル酸化膜を形成する工程
と、上記トンネル酸化膜上に５５０℃付近の低温で多段
階にわたり薄い厚さのシリコン層を多層に形成し、フロ
ーティングゲートを形成する工程とを含むことを特徴と
する。
【００２０】上記低温で多段階にわたり薄い厚さのシリ
コン層を多層に形成する工程は、５５０℃程度の温度で
１００〜５００Å厚さにシリコンを蒸着した後、Ｎ2 に
よるパージングを施す工程を繰り返して行うことにより
なされる。
コン層を多層に形成する工程は、５５０℃程度の温度で
１００〜５００Å厚さにシリコンを蒸着した後、Ｎ2 に
よるパージングを施す工程を繰り返して行うことにより
なされる。
【００２１】
【実施例】以下、本発明の実施例を添付の図面に基づい
て詳細に説明する。
て詳細に説明する。
【００２２】図５に、本発明の１実施例による不揮発性
メモリ装置のメモリセルを断面構造に示す。
メモリ装置のメモリセルを断面構造に示す。
【００２３】本発明の１実施例による不揮発性メモリセ
ルは、素子分離酸化膜１２により活性領域と素子分離領
域とに区分された基板１１の活性領域上に薄いトンネル
酸化膜１３が形成され、このトンネル酸化膜１３上にフ
ローティングゲート１４が形成され、フローティングゲ
ート１４上に層間絶縁膜１５を介在させてコントロール
ゲート１７が形成された構造になっている。図５におい
て、１６はソースおよびドレイン領域を示している。
ルは、素子分離酸化膜１２により活性領域と素子分離領
域とに区分された基板１１の活性領域上に薄いトンネル
酸化膜１３が形成され、このトンネル酸化膜１３上にフ
ローティングゲート１４が形成され、フローティングゲ
ート１４上に層間絶縁膜１５を介在させてコントロール
ゲート１７が形成された構造になっている。図５におい
て、１６はソースおよびドレイン領域を示している。
【００２４】上記図５のＡ部分の拡大図である図６を参
照すれば、本発明の不揮発性メモリセルのフローティン
グゲート１４は多層の極めて薄い非晶質シリコン層１４
1，１４2，１４3，・・・・１４ｎから構成されている
ことが分かる。このように、多層の極めて薄い非晶質シ
リコン層としてフローティングゲートを形成することに
より、平均粒子の大きさが１００〜５００Å程度の微細
粒子を形成することができるようになり、トンネル酸化
膜１３とフローティングゲート１４との間の界面の粗度
を改善させることができるようになる。
照すれば、本発明の不揮発性メモリセルのフローティン
グゲート１４は多層の極めて薄い非晶質シリコン層１４
1，１４2，１４3，・・・・１４ｎから構成されている
ことが分かる。このように、多層の極めて薄い非晶質シ
リコン層としてフローティングゲートを形成することに
より、平均粒子の大きさが１００〜５００Å程度の微細
粒子を形成することができるようになり、トンネル酸化
膜１３とフローティングゲート１４との間の界面の粗度
を改善させることができるようになる。
【００２５】図７を参照して、本発明の１実施例による
ＥＥＰＲＯＭの製造方法を説明すれば、以下の通りであ
る。
ＥＥＰＲＯＭの製造方法を説明すれば、以下の通りであ
る。
【００２６】まず、図７ａに示したように、シリコン基
板１１上にパッド酸化膜２２を形成し、その上に窒化膜
２３を形成した後、窒化膜２３上にホトレジストを塗布
し、その後、これをホトリゾグラフィーエッチング工程
を通じて選択的に露光および現像して、所定の活性領域
パターン２４を形成する。続いて、上記ホトレジストパ
ターン２４をマスクとして上記窒化膜２３をエッチング
し、その後、ソースおよびドレイン領域の形成のため、
ｎ型不純物として、例えばＡｓをイオン打ち込みして基
板内の所定部分にｎ型イオン打ち込み領域２６を形成す
る。
板１１上にパッド酸化膜２２を形成し、その上に窒化膜
２３を形成した後、窒化膜２３上にホトレジストを塗布
し、その後、これをホトリゾグラフィーエッチング工程
を通じて選択的に露光および現像して、所定の活性領域
パターン２４を形成する。続いて、上記ホトレジストパ
ターン２４をマスクとして上記窒化膜２３をエッチング
し、その後、ソースおよびドレイン領域の形成のため、
ｎ型不純物として、例えばＡｓをイオン打ち込みして基
板内の所定部分にｎ型イオン打ち込み領域２６を形成す
る。
【００２７】次に、図７ｂに示すように、上記ホトレジ
ストパターンを除去した後、熱酸化工程を行って素子分
離領域にフィールド酸化膜１２を形成する。この時、上
記熱酸化工程によって、上記ｎ型イオン打ち込み領域の
不純物イオンが拡散され、ｎ型ソースおよびドレイン領
域１６が形成される。
ストパターンを除去した後、熱酸化工程を行って素子分
離領域にフィールド酸化膜１２を形成する。この時、上
記熱酸化工程によって、上記ｎ型イオン打ち込み領域の
不純物イオンが拡散され、ｎ型ソースおよびドレイン領
域１６が形成される。
【００２８】続いて、図７ｃに示すように、上記窒化膜
２３を除去した後、薄いトンネル酸化膜１３を基板の全
面に形成する。
２３を除去した後、薄いトンネル酸化膜１３を基板の全
面に形成する。
【００２９】次に、図７ｄに示すように、約５５０℃程
度の温度で非晶質シリコンを約１００〜５００Å程度の
厚さに蒸着した後に、Ｎ2 を用いたパージング（ｐｕｒ
ｇｉｎｇ）を施す工程を４回乃至１０回繰り返して、全
厚さが１５００〜２０００Å程度であるシリコン層１４
を形成する。
度の温度で非晶質シリコンを約１００〜５００Å程度の
厚さに蒸着した後に、Ｎ2 を用いたパージング（ｐｕｒ
ｇｉｎｇ）を施す工程を４回乃至１０回繰り返して、全
厚さが１５００〜２０００Å程度であるシリコン層１４
を形成する。
【００３０】続いて、図７ｅに示すように、上記シリコ
ン層１４を所定のフローティングゲートパターンにパタ
ーニングして、フローティングゲート１４を形成する。
ン層１４を所定のフローティングゲートパターンにパタ
ーニングして、フローティングゲート１４を形成する。
【００３１】次に、図７ｆに示すように、上記フローテ
ィングゲート１４の全面に、層間絶縁膜１５として、例
えば、ＯＮＯ膜を形成した後、層間絶縁膜１５を含んだ
基板全面にコントロールゲートの形成のための導電物質
として、例えば、ポリシリコンを蒸着し、その後に、こ
れを所定のコントロールゲートパターンにパターニング
して、コントロールゲート１７を形成することにより、
ＥＥＰＲＯＭセルが得られる。
ィングゲート１４の全面に、層間絶縁膜１５として、例
えば、ＯＮＯ膜を形成した後、層間絶縁膜１５を含んだ
基板全面にコントロールゲートの形成のための導電物質
として、例えば、ポリシリコンを蒸着し、その後に、こ
れを所定のコントロールゲートパターンにパターニング
して、コントロールゲート１７を形成することにより、
ＥＥＰＲＯＭセルが得られる。
【００３２】
【発明の効果】上記したような本発明によれば、フロー
ティングゲートを、極めて薄い厚さのシリコン層を多段
階にわたり複数層蒸着して形成することにより、最大粒
子の大きさを約１００〜５００Å程度に制限することが
できる。従って、トンネル酸化膜とフローティングゲー
トとの界面の粗度を最小化させることが可能になり、さ
らに、電界が一個所に集中される効果が除去されること
によって、消去時に均一なしきい値電圧を有するように
なるだけではなく、繰り返されるＦ−Ｎトンネリング時
に発生するストレスによる酸化膜の漏れ特性も改善され
るようになり、素子の動作寿命が極大化される。すなわ
ち、高信頼性で優れた特性のメモリ素子が得られるよう
になる。
ティングゲートを、極めて薄い厚さのシリコン層を多段
階にわたり複数層蒸着して形成することにより、最大粒
子の大きさを約１００〜５００Å程度に制限することが
できる。従って、トンネル酸化膜とフローティングゲー
トとの界面の粗度を最小化させることが可能になり、さ
らに、電界が一個所に集中される効果が除去されること
によって、消去時に均一なしきい値電圧を有するように
なるだけではなく、繰り返されるＦ−Ｎトンネリング時
に発生するストレスによる酸化膜の漏れ特性も改善され
るようになり、素子の動作寿命が極大化される。すなわ
ち、高信頼性で優れた特性のメモリ素子が得られるよう
になる。
【００３３】また、本発明は、ゲート電圧が陰（−）の
値で動作するＰＭＯＳ素子に適用する場合でも、高い電
界領域でのフローティングゲートとトンネル酸化膜との
界面特性の向上によって、素子の寿命が向上されるとい
う効果が得られる。
値で動作するＰＭＯＳ素子に適用する場合でも、高い電
界領域でのフローティングゲートとトンネル酸化膜との
界面特性の向上によって、素子の寿命が向上されるとい
う効果が得られる。
【図１】 従来技術によるＥＥＰＲＯＭセルの断面構造
図である。
図である。
【図２】 図１の部分的な拡大図である。
【図３】 従来技術によるＥＥＰＲＯＭセルの断面構造
図である。
図である。
【図４】 図３の部分的な拡大図である。
【図５】 本発明の１実施例によるＥＥＰＲＯＭセルの
断面構造図である。
断面構造図である。
【図６】 図５の部分的な拡大図である。
【図７】 本発明の１実施例によるＥＥＰＲＯＭセルの
製造方法を示す工程順序図である。
製造方法を示す工程順序図である。
１１…半導体基板、１２…フィールド酸化膜、１３…ト
ンネル酸化膜、１４…フローティングゲート、１５…層
間絶縁膜、１６…ソースおよびドレイン領域、１７…コ
ントロールゲート。
ンネル酸化膜、１４…フローティングゲート、１５…層
間絶縁膜、１６…ソースおよびドレイン領域、１７…コ
ントロールゲート。
Claims (7)
- 【請求項１】 半導体基板上にトンネル酸化膜を形成す
る工程と、 上記トンネル酸化膜上に５５０℃付近の低温で多段階に
わたり厚さの薄いシリコン層を多層に形成してフローテ
ィングゲートを形成する工程とを含むことを特徴とする
不揮発性半導体メモリ装置の製造方法。 - 【請求項２】 上記低温で多段階にわたり厚さの薄いシ
リコン層を多層に形成する工程は、５５０℃程度の温度
で１００〜５００Å厚さにシリコンを蒸着した後、Ｎ2
によるパージングを施す工程を繰り返して行うことを特
徴とする請求項１に記載の不揮発性半導体メモリ装置の
製造方法。 - 【請求項３】 上記多層構造のシリコン層の全厚さは、
１５００〜２０００Å程度になるように形成することを
特徴とする請求項１に記載の不揮発性半導体メモリ装置
の製造方法。 - 【請求項４】 半導体基板上にトンネル酸化膜を形成す
る工程と、 上記トンネル酸化膜上に５５０℃付近の低温で多段階に
わたり厚さの薄いシリコン層を多層に形成する工程と、 上記多層のシリコン層を選択的にエッチングしてフロー
ティングゲートを形成する工程と、 上記フローティングゲート全面に層間絶縁膜を形成する
工程と、 上記層間絶縁膜の全面にコントロールゲートを形成する
工程とを含むことを特徴とする不揮発性半導体メモリ装
置の製造方法。 - 【請求項５】 上記低温で多段階にわたり厚さの薄いシ
リコン層を多層に形成する工程は、５５０℃程度の温度
で１００〜５００Å厚さにシリコンを蒸着した後、Ｎ2
によるパージングを施す工程を繰り返して行うことを特
徴とする請求項４に記載の不揮発性半導体メモリ装置の
製造方法。 - 【請求項６】 上記多層構造のシリコン層の全厚さは、
１５００〜２０００Å程度になるように形成することを
特徴とする請求項４に記載の不揮発性半導体メモリ装置
の製造方法。 - 【請求項７】 上記層間絶縁膜は、ＯＮＯ膜で形成する
ことを特徴とする請求項４に記載の不揮発性半導体メモ
リ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR3198/1994 | 1994-02-23 | ||
| KR1019940003198A KR0124629B1 (ko) | 1994-02-23 | 1994-02-23 | 불휘발성 반도체 메모리장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240478A true JPH07240478A (ja) | 1995-09-12 |
| JP2855509B2 JP2855509B2 (ja) | 1999-02-10 |
Family
ID=19377604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6224016A Expired - Fee Related JP2855509B2 (ja) | 1994-02-23 | 1994-08-26 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5445982A (ja) |
| JP (1) | JP2855509B2 (ja) |
| KR (1) | KR0124629B1 (ja) |
| DE (1) | DE4410287C1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362751B1 (ko) * | 1994-01-19 | 2003-02-11 | 소니 가부시끼 가이샤 | 반도체소자의콘택트홀및그형성방법 |
| US5885884A (en) * | 1995-09-29 | 1999-03-23 | Intel Corporation | Process for fabricating a microcrystalline silicon structure |
| JP3383140B2 (ja) * | 1995-10-02 | 2003-03-04 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| US5891794A (en) * | 1996-11-05 | 1999-04-06 | Advanced Micro Devices, Inc. | Oxygen-doped in-situ doped amorphous silicon multilayer gate structures |
| US6060360A (en) * | 1997-04-14 | 2000-05-09 | Taiwan Semiconductor Manufacturing Company | Method of manufacture of P-channel EEprom and flash EEprom devices |
| US6242304B1 (en) * | 1998-05-29 | 2001-06-05 | Micron Technology, Inc. | Method and structure for textured surfaces in floating gate tunneling oxide devices |
| US7192829B2 (en) * | 1998-07-17 | 2007-03-20 | Micron Technology, Inc. | Methods of forming floating gate transistors |
| US6272050B1 (en) * | 1999-05-28 | 2001-08-07 | Vlsi Technology, Inc. | Method and apparatus for providing an embedded flash-EEPROM technology |
| US6455372B1 (en) * | 2000-08-14 | 2002-09-24 | Micron Technology, Inc. | Nucleation for improved flash erase characteristics |
| US20040007733A1 (en) * | 2002-06-26 | 2004-01-15 | Macronix International Co., Ltd. | Floating gate memory cell and forming method |
| US6872972B2 (en) * | 2003-07-16 | 2005-03-29 | Macronix International Co., Ltd. | Method for forming silicon film with changing grain size by thermal process |
| KR100695820B1 (ko) * | 2006-02-01 | 2007-03-20 | 삼성전자주식회사 | 비휘발성 반도체 장치 및 그 제조 방법 |
| US8993459B2 (en) * | 2012-08-31 | 2015-03-31 | Globalfoundries Inc. | Method of forming a material layer in a semiconductor structure |
| CN109166795A (zh) * | 2018-08-20 | 2019-01-08 | 上海华虹宏力半导体制造有限公司 | TiN电极薄膜形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437876A (en) * | 1987-08-03 | 1989-02-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH05206473A (ja) * | 1991-08-26 | 1993-08-13 | American Teleph & Telegr Co <Att> | 堆積させた半導体上に形成した改善された誘電体 |
| JPH05326978A (ja) * | 1992-05-21 | 1993-12-10 | Rohm Co Ltd | 半導体記憶装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017505A (en) * | 1986-07-18 | 1991-05-21 | Nippondenso Co., Ltd. | Method of making a nonvolatile semiconductor memory apparatus with a floating gate |
| US5032881A (en) * | 1990-06-29 | 1991-07-16 | National Semiconductor Corporation | Asymmetric virtual ground EPROM cell and fabrication method |
| US5147813A (en) * | 1990-08-15 | 1992-09-15 | Intel Corporation | Erase performance improvement via dual floating gate processing |
| JP3548984B2 (ja) * | 1991-11-14 | 2004-08-04 | 富士通株式会社 | 半導体装置の製造方法 |
| US5350698A (en) * | 1993-05-03 | 1994-09-27 | United Microelectronics Corporation | Multilayer polysilicon gate self-align process for VLSI CMOS device |
-
1994
- 1994-02-23 KR KR1019940003198A patent/KR0124629B1/ko not_active IP Right Cessation
- 1994-03-17 US US08/214,975 patent/US5445982A/en not_active Expired - Lifetime
- 1994-03-24 DE DE4410287A patent/DE4410287C1/de not_active Expired - Fee Related
- 1994-08-26 JP JP6224016A patent/JP2855509B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437876A (en) * | 1987-08-03 | 1989-02-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH05206473A (ja) * | 1991-08-26 | 1993-08-13 | American Teleph & Telegr Co <Att> | 堆積させた半導体上に形成した改善された誘電体 |
| JPH05326978A (ja) * | 1992-05-21 | 1993-12-10 | Rohm Co Ltd | 半導体記憶装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5445982A (en) | 1995-08-29 |
| KR950026014A (ko) | 1995-09-18 |
| DE4410287C1 (de) | 1995-09-07 |
| JP2855509B2 (ja) | 1999-02-10 |
| KR0124629B1 (ko) | 1997-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100810710B1 (ko) | 워드라인 격리를 위한 전하 저장 및 비트라인의 동시 형성 | |
| US6696340B2 (en) | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same | |
| US6188103B1 (en) | Method of forming sharp beak of poly by nitrogen implant to improve erase speed for split-gate flash | |
| JPH04307974A (ja) | 電気的消去可能不揮発性半導体記憶装置 | |
| US6180977B1 (en) | Self-aligned edge implanted cell to reduce leakage current and improve program speed in split-gate flash | |
| JP2855509B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| US6667509B1 (en) | Method of forming sharp beak of poly by oxygen/fluorine implant to improve erase speed for split-gate flash | |
| JP2910673B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2699890B2 (ja) | 不揮発性半導体記憶装置 | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| JP2956549B2 (ja) | 半導体記憶装置及びその製造方法とデータ消去方法 | |
| JP4969748B2 (ja) | 不揮発性半導体記憶装置デバイス及び不揮発性記憶装置セルの製造方法 | |
| JP2964636B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH06104451A (ja) | 不揮発性半導体記憶装置 | |
| JP3062043B2 (ja) | 不揮発性メモリとその製造方法 | |
| JP2004103902A (ja) | 不揮発性半導体メモリ装置、および、その製造方法 | |
| JP3139165B2 (ja) | 不揮発性メモリセルの製造方法 | |
| US6486507B1 (en) | Split gate type memory cell having gate insulating layers appropriately regulated in thickness and process of fabrication thereof | |
| JP2003218245A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH09129759A (ja) | 半導体不揮発性メモリ | |
| JPH09186256A (ja) | 半導体不揮発性メモリの製造方法 | |
| JPH098154A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH08306808A (ja) | 不揮発性半導体記憶装置 | |
| JPH09260513A (ja) | 半導体装置及びその製造方法 | |
| JP2006339415A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071127 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081127 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091127 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091127 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101127 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101127 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111127 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111127 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131127 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |