JPH07235844A - アナログドライバｉｃの出力バッファ回路 - Google Patents
アナログドライバｉｃの出力バッファ回路Info
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- JPH07235844A JPH07235844A JP6049950A JP4995094A JPH07235844A JP H07235844 A JPH07235844 A JP H07235844A JP 6049950 A JP6049950 A JP 6049950A JP 4995094 A JP4995094 A JP 4995094A JP H07235844 A JPH07235844 A JP H07235844A
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Abstract
(57)【要約】
【目的】 負荷の電圧を速やかに立ち上がらせ、かつ速
やかに立ち下がらせることのできる出力バッファ回路を
提供する。 【構成】 前段の差動アンプ部１０を差動動作のｐ型Ｆ
ＥＴ１１、１２とカレントミラー回路を形成するｎ型Ｆ
ＥＴ１３、１４によって構成し、定電流源Ｉ１によって
駆動する。後段の電流バッファ回路部２０をドレインが
電源ＶＤＤに接続されたｎ型ＦＥＴ２１とドレインが接
地されたｐ型ＦＥＴ２２によって構成し、両ＦＥＴ２
１、２２のソースと基板（ウェル）を共通に出力端子Ｖ
ＯＵＴに接続する。入力信号ＶＩＮは、ＦＥＴ１１のゲ
ートに接続され、ＦＥＴ１２のゲートは出力端子ＶＯＵ
Ｔに接続される。差動アンプ部１０の出力信号は、電流
バッファ回路部２０の両ＦＥＴ２１、２２のゲートに入
力される。
やかに立ち下がらせることのできる出力バッファ回路を
提供する。 【構成】 前段の差動アンプ部１０を差動動作のｐ型Ｆ
ＥＴ１１、１２とカレントミラー回路を形成するｎ型Ｆ
ＥＴ１３、１４によって構成し、定電流源Ｉ１によって
駆動する。後段の電流バッファ回路部２０をドレインが
電源ＶＤＤに接続されたｎ型ＦＥＴ２１とドレインが接
地されたｐ型ＦＥＴ２２によって構成し、両ＦＥＴ２
１、２２のソースと基板（ウェル）を共通に出力端子Ｖ
ＯＵＴに接続する。入力信号ＶＩＮは、ＦＥＴ１１のゲ
ートに接続され、ＦＥＴ１２のゲートは出力端子ＶＯＵ
Ｔに接続される。差動アンプ部１０の出力信号は、電流
バッファ回路部２０の両ＦＥＴ２１、２２のゲートに入
力される。
Description
【０００１】
【産業上の利用分野】本発明は、アナログドライバＩＣ
の出力バッファ回路に関し、特に、アナログ信号を出力
して、アクティブマトリクス型液晶表示装置のドレイン
線を駆動するような用途に用いられるアナログドライバ
ＩＣの出力バッファ回路に関する。
の出力バッファ回路に関し、特に、アナログ信号を出力
して、アクティブマトリクス型液晶表示装置のドレイン
線を駆動するような用途に用いられるアナログドライバ
ＩＣの出力バッファ回路に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置で
は、液晶に印加する電圧を変えて階調を表示する。そこ
で、液晶の輝度−電圧特性に従って階調輝度に対応した
電圧をドレイン線へ供給するためのソースドライバＩＣ
が必要となる。ソースドライバＩＣとしては、ディジタ
ル方式とアナログ方式とがあり、前者は情報機器用に、
また後者はテレビ用にと用いられてきたが、最近では情
報機器用においても、階調特性が連続的でより忠実に自
然画像を表示することのできるアナログ方式が採用され
るようになってきている。また、一方で液晶ディスプレ
イでは高精細化、大画面化が進められている。このよう
な趨勢下にあってアナログドライバには動作のより高速
化が要求されるようになってきている。
は、液晶に印加する電圧を変えて階調を表示する。そこ
で、液晶の輝度−電圧特性に従って階調輝度に対応した
電圧をドレイン線へ供給するためのソースドライバＩＣ
が必要となる。ソースドライバＩＣとしては、ディジタ
ル方式とアナログ方式とがあり、前者は情報機器用に、
また後者はテレビ用にと用いられてきたが、最近では情
報機器用においても、階調特性が連続的でより忠実に自
然画像を表示することのできるアナログ方式が採用され
るようになってきている。また、一方で液晶ディスプレ
イでは高精細化、大画面化が進められている。このよう
な趨勢下にあってアナログドライバには動作のより高速
化が要求されるようになってきている。
【０００３】図６は、この種ＬＣＤ用のアナログドライ
バＩＣのブロック図である。最初のブロック、シフトレ
ジスタ４１は、５Ｖのロジック用の電源ＶＤＤ１により
駆動され、他のブロックは１０Ｖ以上の高圧電源ＶＤＤ
２によって駆動される。まず、スタートパルスＳＰがシ
フトレジスタ４１に取り込まれ、シフトクロックＣＬＫ
により順次シフトされていく。このシフトレジスタ４１
の出力信号は、次段のレベルシフタ４２において、高圧
用電圧に変換される。そして、次のサンプル＆ホールド
回路４３においてホールドコンデンサにアナログデータ
Ｒ、Ｇ、Ｂがサンプルホールドされ、１ライン分のデー
タがホールドされるとこれが最終段の出力バッファ回路
４４へと出力される。この１ライン分のデータは出力バ
ッファ回路を介してＩＣより出力される。そして、この
データはＬＣＤパネルのドレイン線に伝達され、ＴＦＴ
を介して液晶を挟む電極間に書き込まれる。
バＩＣのブロック図である。最初のブロック、シフトレ
ジスタ４１は、５Ｖのロジック用の電源ＶＤＤ１により
駆動され、他のブロックは１０Ｖ以上の高圧電源ＶＤＤ
２によって駆動される。まず、スタートパルスＳＰがシ
フトレジスタ４１に取り込まれ、シフトクロックＣＬＫ
により順次シフトされていく。このシフトレジスタ４１
の出力信号は、次段のレベルシフタ４２において、高圧
用電圧に変換される。そして、次のサンプル＆ホールド
回路４３においてホールドコンデンサにアナログデータ
Ｒ、Ｇ、Ｂがサンプルホールドされ、１ライン分のデー
タがホールドされるとこれが最終段の出力バッファ回路
４４へと出力される。この１ライン分のデータは出力バ
ッファ回路を介してＩＣより出力される。そして、この
データはＬＣＤパネルのドレイン線に伝達され、ＴＦＴ
を介して液晶を挟む電極間に書き込まれる。
【０００４】本発明は、上述したようなアナログドライ
バＩＣの出力バッファ回路の改良に関するものである。
図７は、この種従来の出力バッファ回路の１回路分の回
路図である。出力バッファは、差動アンプ部１０と電流
バッファ回路部２０とにより構成される。差動アンプ部
１０は、差動動作の一対のｐチャネルＭＯＳトランジス
タ（以下、ｐＭＯＳと記す）１１、１２と、カレントミ
ラーを形成するｎチャネルＭＯＳトランジスタ（以下、
ｎＭＯＳと記す）１３、１４と、これらトランジスタに
定電流を供給する定電流源Ｉ１によって構成されてい
る。
バＩＣの出力バッファ回路の改良に関するものである。
図７は、この種従来の出力バッファ回路の１回路分の回
路図である。出力バッファは、差動アンプ部１０と電流
バッファ回路部２０とにより構成される。差動アンプ部
１０は、差動動作の一対のｐチャネルＭＯＳトランジス
タ（以下、ｐＭＯＳと記す）１１、１２と、カレントミ
ラーを形成するｎチャネルＭＯＳトランジスタ（以下、
ｎＭＯＳと記す）１３、１４と、これらトランジスタに
定電流を供給する定電流源Ｉ１によって構成されてい
る。
【０００５】電流バッファ回路部２０は、出力電圧立ち
下げ用のｎＭＯＳ２１と、このトランジスタと出力負荷
Ｃｏ（出力端子ＶＯＵＴに接続されるドレイン線および
ドレイン線に接続されたＴＦＴ等の負荷）に電流を供給
する定電流源Ｉ２から構成される。差動アンプ部１０の
ｐＭＯＳ１２のゲートに入力信号ＶＩＮが与えられてお
り、差動アンプ部の出力端子は電流バッファ回路部２０
のｎＭＯＳ２１のゲートに、そして電流バッファ回路部
２０の出力端子ＶＯＵＴは、差動アンプ部のｐＭＯＳ１
１のゲートに接続されている。
下げ用のｎＭＯＳ２１と、このトランジスタと出力負荷
Ｃｏ（出力端子ＶＯＵＴに接続されるドレイン線および
ドレイン線に接続されたＴＦＴ等の負荷）に電流を供給
する定電流源Ｉ２から構成される。差動アンプ部１０の
ｐＭＯＳ１２のゲートに入力信号ＶＩＮが与えられてお
り、差動アンプ部の出力端子は電流バッファ回路部２０
のｎＭＯＳ２１のゲートに、そして電流バッファ回路部
２０の出力端子ＶＯＵＴは、差動アンプ部のｐＭＯＳ１
１のゲートに接続されている。
【０００６】この出力バッファにおいて、入力信号ＶＩ
Ｎの電圧が上昇するとｐＭＯＳ１２がオフの方向に動
き、一方、ｎＭＯＳ１３、１４がカレントミラーを構成
しているため、ｎＭＯＳ１４は一定電流（Ｉ１／２）を
流すように動作してｎＭＯＳ２１のゲートの電荷を引き
抜きこのトランジスタをオフさせる。よって、定電流源
Ｉ２の電流は出力負荷Ｃｏに流入し、出力端子ＶＯＵＴ
の電位を上昇させる。出力端子ＶＯＵＴはｐＭＯＳ１１
のゲートに接続されているため、このフィードバックル
ープにより出力電圧は入力信号ＶＩＮに等しくなって安
定する。逆に、ＶＩＮが下降すると、ｐＭＯＳ１２がオ
ンの方向に動き、過剰となった電流はｎＭＯＳ２１のゲ
ートに流入してこのトランジスタを導通させる。オンし
たｎＭＯＳ２１は、出力負荷Ｃｏの蓄積電荷を引き抜い
て出力電圧を低下させる。この場合も上記のフィードバ
ックループにより出力電圧が入力信号ＶＩＮと等しくな
って安定する。
Ｎの電圧が上昇するとｐＭＯＳ１２がオフの方向に動
き、一方、ｎＭＯＳ１３、１４がカレントミラーを構成
しているため、ｎＭＯＳ１４は一定電流（Ｉ１／２）を
流すように動作してｎＭＯＳ２１のゲートの電荷を引き
抜きこのトランジスタをオフさせる。よって、定電流源
Ｉ２の電流は出力負荷Ｃｏに流入し、出力端子ＶＯＵＴ
の電位を上昇させる。出力端子ＶＯＵＴはｐＭＯＳ１１
のゲートに接続されているため、このフィードバックル
ープにより出力電圧は入力信号ＶＩＮに等しくなって安
定する。逆に、ＶＩＮが下降すると、ｐＭＯＳ１２がオ
ンの方向に動き、過剰となった電流はｎＭＯＳ２１のゲ
ートに流入してこのトランジスタを導通させる。オンし
たｎＭＯＳ２１は、出力負荷Ｃｏの蓄積電荷を引き抜い
て出力電圧を低下させる。この場合も上記のフィードバ
ックループにより出力電圧が入力信号ＶＩＮと等しくな
って安定する。
【０００７】図７に示したこの従来例回路では、電圧立
ち下がり時にはｎＭＯＳ２１の電荷引き抜き能力のため
速やかに立ち下がるが、立ち上がりは定電流源Ｉ２に依
存しているため遅い。立ち上がりを速くするにはＩ２の
電流供給能力を高めればよいのであるが、回路に常時大
きい定電流Ｉ２が流れることになって消費電流が増加す
る。
ち下がり時にはｎＭＯＳ２１の電荷引き抜き能力のため
速やかに立ち下がるが、立ち上がりは定電流源Ｉ２に依
存しているため遅い。立ち上がりを速くするにはＩ２の
電流供給能力を高めればよいのであるが、回路に常時大
きい定電流Ｉ２が流れることになって消費電流が増加す
る。
【０００８】図７の従来例の立ち下がり特性のよい点を
利用し、立ち上がり特性を改善した方法に図８に示すプ
リチャージ方式がある。これは、プリチャージ制御信号
により信号切り替わり時のある期間だけ、セレクタＳ
１、Ｓ２を切り換えて入力および出力端子を電源ＶＤＤ
の電圧にまで引き上げ、そこから本来のデータにしたが
ったレベルにまで引き下げるものである。この方法は、
立ち上がりを速める効果はあるものの、一旦、入力・出
力端子をＶＤＤレベルにまでつり上げるものであるた
め、データに関係のない無駄な電流を消費することにな
る。
利用し、立ち上がり特性を改善した方法に図８に示すプ
リチャージ方式がある。これは、プリチャージ制御信号
により信号切り替わり時のある期間だけ、セレクタＳ
１、Ｓ２を切り換えて入力および出力端子を電源ＶＤＤ
の電圧にまで引き上げ、そこから本来のデータにしたが
ったレベルにまで引き下げるものである。この方法は、
立ち上がりを速める効果はあるものの、一旦、入力・出
力端子をＶＤＤレベルにまでつり上げるものであるた
め、データに関係のない無駄な電流を消費することにな
る。
【０００９】実開平４−４６７１３号公報には、図９に
示すように、図７に示した立ち下げ能力の高いオペアン
プＡＭＰ１と、逆に立ち上げ能力の高いオペアンプＡＭ
Ｐ２とを並列に使用する方法が開示されている。これ
は、セレクタＳ３により、入力信号が正に変化するとき
は立ち上がりの速いオペアンプＡＭＰ１を、負に変化す
るときは立ち下がりの速いオペアンプＡＭＰ２を選択す
るものである。ここで、図７の定電流源Ｉ２に相当する
定電流源は、直接立ち上がり、立ち下がり動作に関係し
ていないので小容量のもので済ますことができ、場合に
よっては省略することもできる。この方式によれば、立
ち上がり、立ち下がりとも高速となり、出力負荷を充放
電する電流が必要なだけであるので、動消費電流を最小
限に抑えることができる。しかし、一つの出力バッファ
回路に二つのオペアンプが必要になるため占有面積が増
え、コストアップにつながる。また差動アンプ部の消費
電流は２倍となる。
示すように、図７に示した立ち下げ能力の高いオペアン
プＡＭＰ１と、逆に立ち上げ能力の高いオペアンプＡＭ
Ｐ２とを並列に使用する方法が開示されている。これ
は、セレクタＳ３により、入力信号が正に変化するとき
は立ち上がりの速いオペアンプＡＭＰ１を、負に変化す
るときは立ち下がりの速いオペアンプＡＭＰ２を選択す
るものである。ここで、図７の定電流源Ｉ２に相当する
定電流源は、直接立ち上がり、立ち下がり動作に関係し
ていないので小容量のもので済ますことができ、場合に
よっては省略することもできる。この方式によれば、立
ち上がり、立ち下がりとも高速となり、出力負荷を充放
電する電流が必要なだけであるので、動消費電流を最小
限に抑えることができる。しかし、一つの出力バッファ
回路に二つのオペアンプが必要になるため占有面積が増
え、コストアップにつながる。また差動アンプ部の消費
電流は２倍となる。
【００１０】また、出力バッファ回路を、一つの回路で
立ち上がり、立ち下がりの両方の能力の高い回路とする
ものとして、図１０に示すように、電流バッファ部をｎ
ＭＯＳ２１、ｐＭＯＳ２２からなるＣＭＯＳ構成とした
ものがあるが、ディジタル回路と異なり、動作領域がｎ
ＭＯＳ２１およびｐＭＯＳ２２の双方がオンの領域にあ
るため、常時貫通電流が流れ、消費電流が極めて大きく
なってしまう。
立ち上がり、立ち下がりの両方の能力の高い回路とする
ものとして、図１０に示すように、電流バッファ部をｎ
ＭＯＳ２１、ｐＭＯＳ２２からなるＣＭＯＳ構成とした
ものがあるが、ディジタル回路と異なり、動作領域がｎ
ＭＯＳ２１およびｐＭＯＳ２２の双方がオンの領域にあ
るため、常時貫通電流が流れ、消費電流が極めて大きく
なってしまう。
【００１１】ところで、後述する本発明の出力バッファ
回路に似た構成をもつ先行技術として、特開平２−１５
８２１３号公報には、図１１に示す回路が開示されてい
る。すなわち、バッファアンプ５１（これは例えば偶数
個のＣＭＯＳインバータを縦続接続して構成される）の
出力部に、通常のＣＭＯＳ回路とは逆にｎＭＯＳ２１を
高電位電源側に、ｐＭＯＳ２２を低電位電源側に接続し
たＣＭＯＳ回路を最終段バッファとして接続している。
この最終段バッファのｎＭＯＳとｐＭＯＳの配置が本発
明の電流バッファ回路部のそれと同じであるが、回路動
作は全く異なる。つまり、本発明の回路がアナログ用で
あるのに対し、この従来例回路はディジタルの論理回路
に関するものであって、出力端子ＶＯＵＴに入力信号Ｖ
ＩＮの電圧値がそのまま出力されるものではない。仮
に、この最終段バッファにアナログ信号ＶＩＮ′が入力
されたものとすると、出力端子ＶＯＵＴには、ｎＭＯＳ
２１の閾値電圧ＶＴｎ分低い電圧（ＶＩＮ′−ＶＴ
ｎ）、またはｐＭＯＳ２２の閾値電圧ＶＴｐ分低い電圧
（ＶＩＮ′＋ＶＴｐ）が出力される。また、ＶＩＮ′が
変化してもＶＴｎまたはＶＴｐを越えるものでないとき
は出力は変化しない。
回路に似た構成をもつ先行技術として、特開平２−１５
８２１３号公報には、図１１に示す回路が開示されてい
る。すなわち、バッファアンプ５１（これは例えば偶数
個のＣＭＯＳインバータを縦続接続して構成される）の
出力部に、通常のＣＭＯＳ回路とは逆にｎＭＯＳ２１を
高電位電源側に、ｐＭＯＳ２２を低電位電源側に接続し
たＣＭＯＳ回路を最終段バッファとして接続している。
この最終段バッファのｎＭＯＳとｐＭＯＳの配置が本発
明の電流バッファ回路部のそれと同じであるが、回路動
作は全く異なる。つまり、本発明の回路がアナログ用で
あるのに対し、この従来例回路はディジタルの論理回路
に関するものであって、出力端子ＶＯＵＴに入力信号Ｖ
ＩＮの電圧値がそのまま出力されるものではない。仮
に、この最終段バッファにアナログ信号ＶＩＮ′が入力
されたものとすると、出力端子ＶＯＵＴには、ｎＭＯＳ
２１の閾値電圧ＶＴｎ分低い電圧（ＶＩＮ′−ＶＴ
ｎ）、またはｐＭＯＳ２２の閾値電圧ＶＴｐ分低い電圧
（ＶＩＮ′＋ＶＴｐ）が出力される。また、ＶＩＮ′が
変化してもＶＴｎまたはＶＴｐを越えるものでないとき
は出力は変化しない。
【００１２】
【発明が解決しようとする課題】上述した従来のアナロ
グドライバの出力バッファ回路では、それぞれ以下のよ
うな問題点があった。すなわち、図７に示したような一
般的な出力バッファ回路では立ち上がりまたは立ち下が
りのどちらか一方が遅いという問題点があった。これを
補うには定電流源Ｉ２を大電流のものとすることが必要
となり、消費電流の増加を招く。
グドライバの出力バッファ回路では、それぞれ以下のよ
うな問題点があった。すなわち、図７に示したような一
般的な出力バッファ回路では立ち上がりまたは立ち下が
りのどちらか一方が遅いという問題点があった。これを
補うには定電流源Ｉ２を大電流のものとすることが必要
となり、消費電流の増加を招く。
【００１３】これを改良した図８のプリチャージ方式の
ものでは、入力部、出力部を一旦ＶＤＤのレベルまで引
き上げているため、また、図１０に示したＣＭＯＳ回路
を用いるものでは常時貫通電流が流れるため、やはり消
費電流の増加を招くことになる。また、図９に示したよ
うに、立ち上がりの速いオペアンプと立ち下がりの速い
オペアンプを備え、いずれかに選択的に切り換えて使用
する方式では、占有面積が増大することからコストアッ
プにつながる。
ものでは、入力部、出力部を一旦ＶＤＤのレベルまで引
き上げているため、また、図１０に示したＣＭＯＳ回路
を用いるものでは常時貫通電流が流れるため、やはり消
費電流の増加を招くことになる。また、図９に示したよ
うに、立ち上がりの速いオペアンプと立ち下がりの速い
オペアンプを備え、いずれかに選択的に切り換えて使用
する方式では、占有面積が増大することからコストアッ
プにつながる。
【００１４】本発明はこれらの問題点をすべて解決すべ
くなされたものであって、その目的とするところは、出
力電圧の立ち上げ、立ち下げのいずれの能力も高いアナ
ログドライバＩＣの出力バッファ回路を、最小限の動消
費電流と占有面積を消費するのみで実現しうるようにす
ることである。
くなされたものであって、その目的とするところは、出
力電圧の立ち上げ、立ち下げのいずれの能力も高いアナ
ログドライバＩＣの出力バッファ回路を、最小限の動消
費電流と占有面積を消費するのみで実現しうるようにす
ることである。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、一対の入力部と出力部とを有する
差動アンプと、該差動アンプによって制御される電流バ
ッファ回路部と、を備えるアナログドライバＩＣの出力
バッファ回路において、前記差動アンプの第１の入力部
にアナログ信号が入力され、前記電流バッファ回路部
が、ドレインが高圧側電源に接続されたｎチャネルＭＯ
Ｓトランジスタとドレインが低圧側電源に接続されたｐ
チャネルＭＯＳトランジスタとを有しており、両トラン
ジスタのソースが共通に出力端子と前記差動アンプの第
２の入力部とに接続され、両トランジスタのゲートが共
通に前記差動アンプの出力部に接続されていることを特
徴とするアナログドライバＩＣの出力バッファ回路が提
供される。そして、好ましくは、両トランジスタのソー
スはそれぞれのトランジスタの形成されているサブスト
レートに接続される。
め、本発明によれば、一対の入力部と出力部とを有する
差動アンプと、該差動アンプによって制御される電流バ
ッファ回路部と、を備えるアナログドライバＩＣの出力
バッファ回路において、前記差動アンプの第１の入力部
にアナログ信号が入力され、前記電流バッファ回路部
が、ドレインが高圧側電源に接続されたｎチャネルＭＯ
Ｓトランジスタとドレインが低圧側電源に接続されたｐ
チャネルＭＯＳトランジスタとを有しており、両トラン
ジスタのソースが共通に出力端子と前記差動アンプの第
２の入力部とに接続され、両トランジスタのゲートが共
通に前記差動アンプの出力部に接続されていることを特
徴とするアナログドライバＩＣの出力バッファ回路が提
供される。そして、好ましくは、両トランジスタのソー
スはそれぞれのトランジスタの形成されているサブスト
レートに接続される。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示す回路図
である。本実施例の出力バッファ回路は、差動アンプ部
１０と電流バッファ回路部２０とにより構成される。差
動アンプ部１０は、図７の従来例の場合と同様に、差動
動作を行うｐＭＯＳ１１、１２と、カレントミラー回路
を形成するｎＭＯＳ１３、１４と、これらのトランジス
タに電流を供給する定電流源Ｉ１とにより構成される。
て説明する。図１は本発明の第１の実施例を示す回路図
である。本実施例の出力バッファ回路は、差動アンプ部
１０と電流バッファ回路部２０とにより構成される。差
動アンプ部１０は、図７の従来例の場合と同様に、差動
動作を行うｐＭＯＳ１１、１２と、カレントミラー回路
を形成するｎＭＯＳ１３、１４と、これらのトランジス
タに電流を供給する定電流源Ｉ１とにより構成される。
【００１７】電流バッファ回路部は、ドレインが電源Ｖ
ＤＤに接続され、ソースおよび基板（ウェル）が出力端
子ＶＯＵＴに接続されたｎＭＯＳ２１と、ドレインが接
地され、ソースおよび基板（ウェル）が出力端子ＶＯＵ
Ｔに接続されたｐＭＯＳ２２により構成されている。こ
の電流バッファ回路部はソース同士が共通に出力端子に
接続されてソースフォロワ構成となっている。そして、
ｎＭＯＳ２１とｐＭＯＳ２２の基板がそれぞれソースに
接続されたことにより、バックゲート効果によりｎＭＯ
Ｓ２１とｐＭＯＳ２２のしきい値電圧をもっとも小さく
でき、電源電圧（ＶＤＤ）に対する入力信号ＶＩＮのダ
イナミックレンジを大きくとることができる。差動アン
プ部１０において、ｐＭＯＳ１１のゲートには、入力信
号ＶＩＮが与えられ、ｐＭＯＳ１２のゲートは出力端子
ＶＯＵＴに接続されてフィードバック信号が与えられ
る。ｐＭＯＳ１１のドレインは、ｎＭＯＳ１３、１４の
ゲートに接続され、ｐＭＯＳ１２のドレインは電流バッ
ファ回路部２０の両トランジスタのゲートに接続されて
いる。
ＤＤに接続され、ソースおよび基板（ウェル）が出力端
子ＶＯＵＴに接続されたｎＭＯＳ２１と、ドレインが接
地され、ソースおよび基板（ウェル）が出力端子ＶＯＵ
Ｔに接続されたｐＭＯＳ２２により構成されている。こ
の電流バッファ回路部はソース同士が共通に出力端子に
接続されてソースフォロワ構成となっている。そして、
ｎＭＯＳ２１とｐＭＯＳ２２の基板がそれぞれソースに
接続されたことにより、バックゲート効果によりｎＭＯ
Ｓ２１とｐＭＯＳ２２のしきい値電圧をもっとも小さく
でき、電源電圧（ＶＤＤ）に対する入力信号ＶＩＮのダ
イナミックレンジを大きくとることができる。差動アン
プ部１０において、ｐＭＯＳ１１のゲートには、入力信
号ＶＩＮが与えられ、ｐＭＯＳ１２のゲートは出力端子
ＶＯＵＴに接続されてフィードバック信号が与えられ
る。ｐＭＯＳ１１のドレインは、ｎＭＯＳ１３、１４の
ゲートに接続され、ｐＭＯＳ１２のドレインは電流バッ
ファ回路部２０の両トランジスタのゲートに接続されて
いる。
【００１８】図２は、図１の電流バッファ回路部２０の
半導体基板上での構成を示す断面図である。ｐ型シリコ
ン基板３１内にｎウェル３２が形成されており、さらに
ｎウェル３２内にｐウェル３３が形成されている。ｎＭ
ＯＳ２１はｐウェル３３上に形成されており、ｐＭＯＳ
２２はｎウェル３２上に形成されている。ｐＭＯＳ２２
のドレインはｐ型シリコン基板３１を介して接地されて
いる。
半導体基板上での構成を示す断面図である。ｐ型シリコ
ン基板３１内にｎウェル３２が形成されており、さらに
ｎウェル３２内にｐウェル３３が形成されている。ｎＭ
ＯＳ２１はｐウェル３３上に形成されており、ｐＭＯＳ
２２はｎウェル３２上に形成されている。ｐＭＯＳ２２
のドレインはｐ型シリコン基板３１を介して接地されて
いる。
【００１９】次に、本実施例回路の動作について説明す
る。定常状態では、出力端子ＶＯＵＴの電位は入力信号
ＶＩＮのレベルにあり、差動アンプ部１０では、各トラ
ンジスタには定電流源Ｉ１の電流の１／２ずつが流れて
おり、電流バッファ回路部２０では各トランジスタはオ
フしている。ここで、ｐＭＯＳ１１のゲートに入力され
る入力信号ＶＩＮのレベルが上昇すると、ｐＭＯＳ１１
はオフ方向に、ｐＭＯＳ１２は、逆に電流増加方向に動
くが、ｎＭＯＳ１３、１４がカレントミラー回路を構成
しているため、ｐＭＯＳ１２の増加電流分は電流バッフ
ァ回路部２０のゲート回路に流入しここの電位を上昇さ
せｎＭＯＳ２１をオンさせる。ｎＭＯＳ２１がオンした
ことにより、出力端子ＶＯＵＴの電位が上昇し出力負荷
Ｃｏの充電が始まる。出力端子ＶＯＵＴの電位が上昇し
たことにより、フィードバックループを介してｐＭＯＳ
１２はオフ方向に動き、最終的には、出力端子ＶＯＵＴ
の電位は入力信号ＶＩＮに落ち着く。この一連の動作の
間、ｐＭＯＳ２２はオフしている。
る。定常状態では、出力端子ＶＯＵＴの電位は入力信号
ＶＩＮのレベルにあり、差動アンプ部１０では、各トラ
ンジスタには定電流源Ｉ１の電流の１／２ずつが流れて
おり、電流バッファ回路部２０では各トランジスタはオ
フしている。ここで、ｐＭＯＳ１１のゲートに入力され
る入力信号ＶＩＮのレベルが上昇すると、ｐＭＯＳ１１
はオフ方向に、ｐＭＯＳ１２は、逆に電流増加方向に動
くが、ｎＭＯＳ１３、１４がカレントミラー回路を構成
しているため、ｐＭＯＳ１２の増加電流分は電流バッフ
ァ回路部２０のゲート回路に流入しここの電位を上昇さ
せｎＭＯＳ２１をオンさせる。ｎＭＯＳ２１がオンした
ことにより、出力端子ＶＯＵＴの電位が上昇し出力負荷
Ｃｏの充電が始まる。出力端子ＶＯＵＴの電位が上昇し
たことにより、フィードバックループを介してｐＭＯＳ
１２はオフ方向に動き、最終的には、出力端子ＶＯＵＴ
の電位は入力信号ＶＩＮに落ち着く。この一連の動作の
間、ｐＭＯＳ２２はオフしている。
【００２０】逆に、入力信号ＶＩＮのレベルが下降する
と、ｐＭＯＳ１１はオン方向に、ｐＭＯＳ１２がオフ方
向に動くが、ｎＭＯＳ１３、１４がカレントミラー回路
を構成しているため、ｎＭＯＳ１４は、電流バッファ回
路部のゲート回路の蓄積電荷を放電し、ｐＭＯＳ２２を
オンさせる。ｐＭＯＳ２２がオンしたことにより、出力
負荷Ｃｏの蓄積電荷が放電され、出力端子ＶＯＵＴの電
位が低下する。これにより、フィードバックループを介
してｐＭＯＳ１２はオン方向に動き、最終的には、出力
端子ＶＯＵＴの電位は入力信号ＶＩＮに落ち着く。この
一連の動作の間、ｎＭＯＳ２１はオフしている。以上の
動作はＢ級動作であるため、電流バッファ回路２０に流
れる電流は出力負荷Ｃｏを充放電する分のみとなり、消
費電流を必要最小限に抑えることができる。
と、ｐＭＯＳ１１はオン方向に、ｐＭＯＳ１２がオフ方
向に動くが、ｎＭＯＳ１３、１４がカレントミラー回路
を構成しているため、ｎＭＯＳ１４は、電流バッファ回
路部のゲート回路の蓄積電荷を放電し、ｐＭＯＳ２２を
オンさせる。ｐＭＯＳ２２がオンしたことにより、出力
負荷Ｃｏの蓄積電荷が放電され、出力端子ＶＯＵＴの電
位が低下する。これにより、フィードバックループを介
してｐＭＯＳ１２はオン方向に動き、最終的には、出力
端子ＶＯＵＴの電位は入力信号ＶＩＮに落ち着く。この
一連の動作の間、ｎＭＯＳ２１はオフしている。以上の
動作はＢ級動作であるため、電流バッファ回路２０に流
れる電流は出力負荷Ｃｏを充放電する分のみとなり、消
費電流を必要最小限に抑えることができる。
【００２１】次に、本実施例回路の動作シミュレーショ
ン結果を、図７の従来例のシミュレーション結果ととも
に図３に示す。シミュレーションの条件は、高圧電源電
圧ＶＤＤが１３Ｖで、映像データとして入力される信号
ＶＩＮが６．５Ｖを中心とした振幅１０Ｖの方形波であ
り、これは、ノーマリホワイトの液晶ディスプレイに書
き込む黒レベルに相当しており、負荷に対する充放電が
最大となる波形である。周期は、ＶＧＡ（Video Graphi
cs Array）を想定してＶＧＡの水平同期信号の２周期分
の６０μｓとした。出力端子ＶＯＵＴには、液晶パネル
のドレイン線の抵抗と配線容量などが負荷されるが、疑
似負荷として、図４に示すように、４．５ｋΩと３．３
ｐＦの回路を１０段接続したものを用いた。電圧測定点
は、疑似負荷の最後の抵抗と容量との接続点Ａ（これは
ＴＦＴパネルのドレイン線の最遠端に相当している）で
ある。
ン結果を、図７の従来例のシミュレーション結果ととも
に図３に示す。シミュレーションの条件は、高圧電源電
圧ＶＤＤが１３Ｖで、映像データとして入力される信号
ＶＩＮが６．５Ｖを中心とした振幅１０Ｖの方形波であ
り、これは、ノーマリホワイトの液晶ディスプレイに書
き込む黒レベルに相当しており、負荷に対する充放電が
最大となる波形である。周期は、ＶＧＡ（Video Graphi
cs Array）を想定してＶＧＡの水平同期信号の２周期分
の６０μｓとした。出力端子ＶＯＵＴには、液晶パネル
のドレイン線の抵抗と配線容量などが負荷されるが、疑
似負荷として、図４に示すように、４．５ｋΩと３．３
ｐＦの回路を１０段接続したものを用いた。電圧測定点
は、疑似負荷の最後の抵抗と容量との接続点Ａ（これは
ＴＦＴパネルのドレイン線の最遠端に相当している）で
ある。
【００２２】図４（ａ）、（ｂ）は、それぞれ図１、図
７の回路に対するシミュレーション結果を示しており、
各図において、上段に電圧波形を、下段に電流波形を示
す。図４（ａ）において、ＩＵは電圧立ち上げ用トラン
ジスタ（２１）を流れる電流を、ＩＤは電圧立ち下げ用
トランジスタ（２２）を流れる電流を示している。この
シミュレーション結果から明らかなように、Ａ点の電圧
は、立ち上がり、立ち下がり時ともに１水平期間３０μ
ｓ内に十分速くＶＩＮのレベルに到達している。そし
て、電流バッファ回路部を流れる電流は出力電圧の立ち
上げ、立ち下げ時の疑似負荷に対する充放電電流のみで
ある。ここで、ｐＭＯＳ２２を流れるＩＤは、出力負荷
Ｃｏに充電された電荷の引き抜き電流であるので、正味
の消費電流は充電時（立ち上げ時）のＩＵ（６．５μ
Ａ）のみである。よって、本実施例回路により最小限の
消費電流で負荷を駆動することができる。
７の回路に対するシミュレーション結果を示しており、
各図において、上段に電圧波形を、下段に電流波形を示
す。図４（ａ）において、ＩＵは電圧立ち上げ用トラン
ジスタ（２１）を流れる電流を、ＩＤは電圧立ち下げ用
トランジスタ（２２）を流れる電流を示している。この
シミュレーション結果から明らかなように、Ａ点の電圧
は、立ち上がり、立ち下がり時ともに１水平期間３０μ
ｓ内に十分速くＶＩＮのレベルに到達している。そし
て、電流バッファ回路部を流れる電流は出力電圧の立ち
上げ、立ち下げ時の疑似負荷に対する充放電電流のみで
ある。ここで、ｐＭＯＳ２２を流れるＩＤは、出力負荷
Ｃｏに充電された電荷の引き抜き電流であるので、正味
の消費電流は充電時（立ち上げ時）のＩＵ（６．５μ
Ａ）のみである。よって、本実施例回路により最小限の
消費電流で負荷を駆動することができる。
【００２３】図４（ｂ）に示されるように、図７に示さ
れた従来例回路ではＡ点の電圧立ち上がりが遅くなって
いる。破線はｎＭＯＳ２１に流れる電流波形を示す。こ
の回路では、定電流源Ｉ２により常時３８μＡの定電流
が流れており、これが消費電流となるため、本発明の実
施例回路の場合と比較して消費電流が大きくなる。
れた従来例回路ではＡ点の電圧立ち上がりが遅くなって
いる。破線はｎＭＯＳ２１に流れる電流波形を示す。こ
の回路では、定電流源Ｉ２により常時３８μＡの定電流
が流れており、これが消費電流となるため、本発明の実
施例回路の場合と比較して消費電流が大きくなる。
【００２４】図５は、本発明の第２の実施例を示す回路
図である。本実施例回路の図１に示した第１の実施例と
相違する点は、差動アンプ部１０において、カレントミ
ラー回路を構成するトランジスタがｐＭＯＳとなり、差
動動作を行うトランジスタがｎＭＯＳとなっている点で
ある。本実施例においては、カレントミラー回路を構成
するｐＭＯＳ１１、１２のソースが電源ＶＤＤに接続さ
れ、入力信号ＶＩＮの入力されるｎＭＯＳ１３のソース
と、フィードバック信号が入力されるｎＭＯＳ１４のソ
ースが定電流源Ｉ１の一方の端子に接続され、定電流源
Ｉ１の他方の端子は接地されている。
図である。本実施例回路の図１に示した第１の実施例と
相違する点は、差動アンプ部１０において、カレントミ
ラー回路を構成するトランジスタがｐＭＯＳとなり、差
動動作を行うトランジスタがｎＭＯＳとなっている点で
ある。本実施例においては、カレントミラー回路を構成
するｐＭＯＳ１１、１２のソースが電源ＶＤＤに接続さ
れ、入力信号ＶＩＮの入力されるｎＭＯＳ１３のソース
と、フィードバック信号が入力されるｎＭＯＳ１４のソ
ースが定電流源Ｉ１の一方の端子に接続され、定電流源
Ｉ１の他方の端子は接地されている。
【００２５】この出力バッファ回路において、入力信号
ＶＩＮが上昇すると、ｎＭＯＳ１３がオンの方向に、ｎ
ＭＯＳ１４がオフの方向に動くことにより、電流バッフ
ァ回路部２０のゲート回路がｐＭＯＳ１２を介して充電
されｎＭＯＳ２１がオンする。これにより出力端子ＶＯ
ＵＴの電位が上昇し出力負荷Ｃｏが充電される。出力端
子ＶＯＵＴの電位は、ｎＭＯＳ１４のゲートにフィード
バックされていることにより、ＶＯＵＴの電位は最終的
には入力信号ＶＩＮのレベルに落ち着く。入力信号ＶＩ
Ｎが降下すると、上記と逆の動作が行われ、ｐＭＯＳ２
２がオンして出力負荷Ｃｏの充電電荷を引き抜き、出力
端子ＶＯＵＴの電位はやはり入力信号ＶＩＮのレベルに
落ち着く。
ＶＩＮが上昇すると、ｎＭＯＳ１３がオンの方向に、ｎ
ＭＯＳ１４がオフの方向に動くことにより、電流バッフ
ァ回路部２０のゲート回路がｐＭＯＳ１２を介して充電
されｎＭＯＳ２１がオンする。これにより出力端子ＶＯ
ＵＴの電位が上昇し出力負荷Ｃｏが充電される。出力端
子ＶＯＵＴの電位は、ｎＭＯＳ１４のゲートにフィード
バックされていることにより、ＶＯＵＴの電位は最終的
には入力信号ＶＩＮのレベルに落ち着く。入力信号ＶＩ
Ｎが降下すると、上記と逆の動作が行われ、ｐＭＯＳ２
２がオンして出力負荷Ｃｏの充電電荷を引き抜き、出力
端子ＶＯＵＴの電位はやはり入力信号ＶＩＮのレベルに
落ち着く。
【００２６】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本願
発明の要旨を逸脱しない範囲内において各種の変更が可
能である。また、本発明による出力バッファ回路は、液
晶パネルのアナログソースドライバに好適に適用される
が、この用途に限定されるものではない。
本発明はこれら実施例に限定されるものではなく、本願
発明の要旨を逸脱しない範囲内において各種の変更が可
能である。また、本発明による出力バッファ回路は、液
晶パネルのアナログソースドライバに好適に適用される
が、この用途に限定されるものではない。
【００２７】
【発明の効果】以上説明したように、本発明による出力
バッファ回路は、後段の電流バッファ回路部を、高電圧
電源側に接続されたｎＭＯＳと低電圧電源側に接続され
たｐＭＯＳとからなるＣＭＯＳ回路によって構成し、両
トランジスタのソースを共通に出力端子に接続したもの
であるので、本発明によれば、トランジスタを１個追加
するのみで、負荷容量の充電・放電のいずれをもＢ級動
作のトランジスタによって行わせることができるように
なる。よって、本発明によれば、面積の大幅な増加を招
くことなしに、消費電流を負荷の抵抗と容量で決まる最
小限に抑えつつ、負荷を十分な速度で立ち上げ、かつ立
ち下げることが可能となる。
バッファ回路は、後段の電流バッファ回路部を、高電圧
電源側に接続されたｎＭＯＳと低電圧電源側に接続され
たｐＭＯＳとからなるＣＭＯＳ回路によって構成し、両
トランジスタのソースを共通に出力端子に接続したもの
であるので、本発明によれば、トランジスタを１個追加
するのみで、負荷容量の充電・放電のいずれをもＢ級動
作のトランジスタによって行わせることができるように
なる。よって、本発明によれば、面積の大幅な増加を招
くことなしに、消費電流を負荷の抵抗と容量で決まる最
小限に抑えつつ、負荷を十分な速度で立ち上げ、かつ立
ち下げることが可能となる。
【図１】 本発明の第１の実施例を示す回路図。
【図２】 図１の電流バッファ回路部の半導体基板上で
の構成を示す断面図。
の構成を示す断面図。
【図３】 本発明の第１の実施例と第１の従来例に対す
るシミュレーション結果を示す電圧および電流波形図。
るシミュレーション結果を示す電圧および電流波形図。
【図４】 シミュレーションを行う際に用いた疑似負荷
の回路図。
の回路図。
【図５】 本発明の第２の実施例を示す回路図。
【図６】 アナログドライバＩＣの構成を示すブロック
図。
図。
【図７】 第１の従来例を示す回路図。
【図８】 第２の従来例を示す回路図。
【図９】 第３の従来例を示す回路図。
【図１０】 電流バッファ回路部をＣＭＯＳ回路構成と
した場合の回路図。
した場合の回路図。
【図１１】 本発明の回路に類似した回路構成をもつ論
理回路の回路図。
理回路の回路図。
１０ 差動アンプ部 １１、１２、２２ ｐチャネルＭＯＳトランジスタ（ｐ
ＭＯＳ） １３、１４、２１ ｎチャネルＭＯＳトランジスタ（ｎ
ＭＯＳ） ２０ 電流バッファ回路部 ３１ ｐ型シリコン基板 ３２ ｎウェル ３３ ｐウェル ４１ シフトレジスタ ４２ レベルシフタ ４３ サンプル＆ホールド回路 ４４ 出力バッファ回路 ５１ バッファアンプ Ｃｏ 出力負荷 Ｉ１、Ｉ２ 定電流源 Ｓ１、Ｓ２、Ｓ３ セレクタ ＶＩＮ 入力信号 ＶＯＵＴ 出力端子
ＭＯＳ） １３、１４、２１ ｎチャネルＭＯＳトランジスタ（ｎ
ＭＯＳ） ２０ 電流バッファ回路部 ３１ ｐ型シリコン基板 ３２ ｎウェル ３３ ｐウェル ４１ シフトレジスタ ４２ レベルシフタ ４３ サンプル＆ホールド回路 ４４ 出力バッファ回路 ５１ バッファアンプ Ｃｏ 出力負荷 Ｉ１、Ｉ２ 定電流源 Ｓ１、Ｓ２、Ｓ３ セレクタ ＶＩＮ 入力信号 ＶＯＵＴ 出力端子
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 Ｈ０３Ｋ 17/687 19/0185 8839−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｄ
Claims (5)
- 【請求項１】 第１および第２の入力部と出力部とを有
する差動アンプと、該差動アンプによって制御される電
流バッファ回路部と、を備えるアナログドライバＩＣの
出力バッファ回路において、前記差動アンプの第１の入
力部にアナログ信号が入力され、前記電流バッファ回路
部が、ドレインが高圧側電源に接続されたｎチャネルＭ
ＯＳトランジスタとドレインが低圧側電源に接続された
ｐチャネルＭＯＳトランジスタとを有しており、両トラ
ンジスタのソースが共通に出力端子と前記差動アンプの
第２の入力部とに接続され、両トランジスタのゲートが
共通に前記差動アンプの出力部に接続されていることを
特徴とするアナログドライバＩＣの出力バッファ回路。 - 【請求項２】 前記ｎチャネルＭＯＳトランジスタのソ
ースが該トランジスタの形成されている半導体領域に接
続され、前記ｐチャネルＭＯＳトランジスタのソースが
該トランジスタの形成されている半導体領域に接続され
ていることを特徴とする請求項１記載のアナログドライ
バＩＣの出力バッファ回路。 - 【請求項３】 前記差動アンプが、一対のＭＯＳトラン
ジスタとカレントミラー回路とを有し、定電流源によっ
て駆動されていることを特徴とする請求項１記載のアナ
ログドライバＩＣの出力バッファ回路。 - 【請求項４】 前記差動アンプが、ソースが定電流源を
介して電源に接続された第１および第２のｐチャネルＭ
ＯＳトランジスタと、ソースが接地された、カレントミ
ラー回路を構成する第１および第２のｎチャネルＭＯＳ
トランジスタとを有し、前記第１のｐチャネルＭＯＳト
ランジスタのゲートが前記第１の入力部になされ、その
ドレインが前記第１のｎチャネルＭＯＳトランジスタの
ドレインと前記第１および第２のｎチャネルＭＯＳトラ
ンジスタのゲートに接続され、前記第２のｐチャネルＭ
ＯＳトランジスタのゲートが前記第２の入力部となさ
れ、そのドレインが前記出力部となされるとともに前記
第２のｎチャネルＭＯＳトランジスタのドレインに接続
されていることを特徴とする請求項１記載のアナログド
ライバＩＣの出力バッファ回路。 - 【請求項５】 前記差動アンプが、ソースが定電流源を
介して接地された第１および第２のｎチャネルＭＯＳト
ランジスタと、ソースが電源に接続された、カレントミ
ラー回路を構成する第１および第２のｐチャネルＭＯＳ
トランジスタとを有し、前記第１のｎチャネルＭＯＳト
ランジスタのゲートが前記第１の入力部になされ、その
ドレインが前記第１のｐチャネルＭＯＳトランジスタの
ドレインと前記第１および第２のｐチャネルＭＯＳトラ
ンジスタのゲートに接続され、前記第２のｎチャネルＭ
ＯＳトランジスタのゲートが前記第２の入力部となさ
れ、そのドレインが前記出力部となされるとともに前記
第２のｐチャネルＭＯＳトランジスタのドレインに接続
されていることを特徴とする請求項１記載のアナログド
ライバＩＣの出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049950A JPH07235844A (ja) | 1994-02-24 | 1994-02-24 | アナログドライバｉｃの出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049950A JPH07235844A (ja) | 1994-02-24 | 1994-02-24 | アナログドライバｉｃの出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235844A true JPH07235844A (ja) | 1995-09-05 |
Family
ID=12845319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6049950A Pending JPH07235844A (ja) | 1994-02-24 | 1994-02-24 | アナログドライバｉｃの出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235844A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990081272A (ko) * | 1998-04-28 | 1999-11-15 | 윤종용 | 액정표시장치 소스 드라이버의 출력 구동회로 |
| US6727753B2 (en) | 2001-06-18 | 2004-04-27 | Hynix Semiconductor Inc. | Operational transconductance amplifier for an output buffer |
| KR100531557B1 (ko) * | 1996-12-30 | 2006-02-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터회로와 이를 이용하는 액티브 매트릭스형 디스플레이,디스플레이장치,액정디스플레이장치,전자-발광 디스플레이장치,반도체장치 및 차동회로 |
| US7042432B2 (en) | 1998-04-28 | 2006-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor circuit and a semiconductor display using the same |
| JP2006330228A (ja) * | 2005-05-25 | 2006-12-07 | Renesas Technology Corp | プラズマディスプレイ装置および半導体集積回路装置 |
| KR100800491B1 (ko) * | 2007-01-27 | 2008-02-04 | 삼성전자주식회사 | 업 슬루 레이트와 다운 슬루 레이트의 매칭을 위한 출력버퍼 및 이를 포함하는 소스 드라이버 |
| CN102201733A (zh) * | 2010-03-25 | 2011-09-28 | 昆山锐芯微电子有限公司 | 电荷泵电路 |
| KR101136360B1 (ko) * | 2004-12-30 | 2012-04-18 | 삼성전자주식회사 | 표시 장치 |
| US8610184B2 (en) | 2010-04-22 | 2013-12-17 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device |
| JP2017011396A (ja) * | 2015-06-18 | 2017-01-12 | 富士電機株式会社 | 演算増幅回路 |
| JPWO2016051473A1 (ja) * | 2014-09-29 | 2017-04-27 | 三菱電機株式会社 | 演算増幅回路 |
-
1994
- 1994-02-24 JP JP6049950A patent/JPH07235844A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100531557B1 (ko) * | 1996-12-30 | 2006-02-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터회로와 이를 이용하는 액티브 매트릭스형 디스플레이,디스플레이장치,액정디스플레이장치,전자-발광 디스플레이장치,반도체장치 및 차동회로 |
| US7211961B2 (en) | 1996-12-30 | 2007-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
| US7517236B2 (en) | 1996-12-30 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
| US7042432B2 (en) | 1998-04-28 | 2006-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor circuit and a semiconductor display using the same |
| KR19990081272A (ko) * | 1998-04-28 | 1999-11-15 | 윤종용 | 액정표시장치 소스 드라이버의 출력 구동회로 |
| US7746311B2 (en) | 1998-04-28 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor circuit and a semiconductor display using the same |
| US6727753B2 (en) | 2001-06-18 | 2004-04-27 | Hynix Semiconductor Inc. | Operational transconductance amplifier for an output buffer |
| KR101136360B1 (ko) * | 2004-12-30 | 2012-04-18 | 삼성전자주식회사 | 표시 장치 |
| JP2006330228A (ja) * | 2005-05-25 | 2006-12-07 | Renesas Technology Corp | プラズマディスプレイ装置および半導体集積回路装置 |
| KR100800491B1 (ko) * | 2007-01-27 | 2008-02-04 | 삼성전자주식회사 | 업 슬루 레이트와 다운 슬루 레이트의 매칭을 위한 출력버퍼 및 이를 포함하는 소스 드라이버 |
| CN102201733A (zh) * | 2010-03-25 | 2011-09-28 | 昆山锐芯微电子有限公司 | 电荷泵电路 |
| US8610184B2 (en) | 2010-04-22 | 2013-12-17 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device |
| JPWO2016051473A1 (ja) * | 2014-09-29 | 2017-04-27 | 三菱電機株式会社 | 演算増幅回路 |
| US9953980B2 (en) | 2014-09-29 | 2018-04-24 | Mitsubishi Electric Corporation | Operational amplifier circuit |
| JP2017011396A (ja) * | 2015-06-18 | 2017-01-12 | 富士電機株式会社 | 演算増幅回路 |
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