JPH07235547A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH07235547A JPH07235547A JP2679394A JP2679394A JPH07235547A JP H07235547 A JPH07235547 A JP H07235547A JP 2679394 A JP2679394 A JP 2679394A JP 2679394 A JP2679394 A JP 2679394A JP H07235547 A JPH07235547 A JP H07235547A
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- Japan
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- insulating film
- layer
- silicon layer
- silicon
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Abstract
(57)【要約】
【目的】 固相拡散用のポリシリコン層をドライ手法を
用いること無く開口することによって、シリコン表面へ
のダメージを回避する。 【構成】 半導体層１１表面の開口部１９を形成すべき
領域に絶縁膜１５を形成する。露出したシリコン表面に
選択エピタキシャル成長法により第１のシリコン層１６
を形成し、その上にＣＶＤ法により第２のシリコン層１
７を形成する。絶縁膜１５の頭部を露出するように第２
のシリコン層１７を開口した後、ウェット手法により絶
縁膜１５を除去して開口部１９を形成する。第１のシリ
コン層１６からの固相拡散により外部ベース領域を、開
口部１９を通して活性ベース領域を、エミッタ引き出し
電極からの固相拡散用によりエミッタ領域を各々形成す
る。
用いること無く開口することによって、シリコン表面へ
のダメージを回避する。 【構成】 半導体層１１表面の開口部１９を形成すべき
領域に絶縁膜１５を形成する。露出したシリコン表面に
選択エピタキシャル成長法により第１のシリコン層１６
を形成し、その上にＣＶＤ法により第２のシリコン層１
７を形成する。絶縁膜１５の頭部を露出するように第２
のシリコン層１７を開口した後、ウェット手法により絶
縁膜１５を除去して開口部１９を形成する。第１のシリ
コン層１６からの固相拡散により外部ベース領域を、開
口部１９を通して活性ベース領域を、エミッタ引き出し
電極からの固相拡散用によりエミッタ領域を各々形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、エッチングによる半導
体表面のダメージを回避できる半導体集積回路の製造方
法に関する。
体表面のダメージを回避できる半導体集積回路の製造方
法に関する。
【０００２】
【従来の技術】極く微細なベース・エミッタ接合を得る
ための手法として、例えば特開平２−７９４３６号に記
載された方法が公知である。図６にそのトランジスタ構
造を示す。図中１はコレクタとなる半導体層であり、２
は素子と素子とを分離するためのＬＯＣＯＳ酸化膜であ
り、３はＰ型の外部ベース領域であり、４はＰ−型の活
性ベース領域であり、５はＮ＋型のエミッタ領域であ
り、６は外部ベース領域３と接続を取るためにポリシリ
コン層で形成したベース引き出し電極であり、７はエミ
ッタ領域５と接続を取るためのエミッタ引き出し電極で
あり、８はベース引き出し電極６とエミッタ引き出し電
極７とを絶縁するための絶縁層であり、９はベース引き
出し電極６とエミッタ引き出し電極７とを絶縁するため
の側壁絶縁膜である。
ための手法として、例えば特開平２−７９４３６号に記
載された方法が公知である。図６にそのトランジスタ構
造を示す。図中１はコレクタとなる半導体層であり、２
は素子と素子とを分離するためのＬＯＣＯＳ酸化膜であ
り、３はＰ型の外部ベース領域であり、４はＰ−型の活
性ベース領域であり、５はＮ＋型のエミッタ領域であ
り、６は外部ベース領域３と接続を取るためにポリシリ
コン層で形成したベース引き出し電極であり、７はエミ
ッタ領域５と接続を取るためのエミッタ引き出し電極で
あり、８はベース引き出し電極６とエミッタ引き出し電
極７とを絶縁するための絶縁層であり、９はベース引き
出し電極６とエミッタ引き出し電極７とを絶縁するため
の側壁絶縁膜である。
【０００３】外部ベース領域３はベース引き出し電極６
からの固相拡散により形成され、活性ベース領域４はベ
ース引き出し電極６の開口部を通してのイオン注入と拡
散により形成され、エミッタ領域５は開口部に設けたエ
ミッタ引き出し電極７からの固相拡散により行われる。
ベース引き出し電極６の開口部を形成するため、通常
は、半導体層１の全面にポリシリコン層を堆積した後、
異方性ドライエッチングにより半導体層１をエッチング
して開口部を形成する。
からの固相拡散により形成され、活性ベース領域４はベ
ース引き出し電極６の開口部を通してのイオン注入と拡
散により形成され、エミッタ領域５は開口部に設けたエ
ミッタ引き出し電極７からの固相拡散により行われる。
ベース引き出し電極６の開口部を形成するため、通常
は、半導体層１の全面にポリシリコン層を堆積した後、
異方性ドライエッチングにより半導体層１をエッチング
して開口部を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、前記開
口部の形成は、開口部の線幅がサブミクロン寸法である
ためにドライエッチング手法を用いるが、ドライ手法で
は開口部の半導体層１のシリコン表面に少なからずダメ
ージを与えるという欠点がある。そのため、前記ダメー
ジがベース・エミッタ接合のリーク電流を増大させると
いう欠点があった。
口部の形成は、開口部の線幅がサブミクロン寸法である
ためにドライエッチング手法を用いるが、ドライ手法で
は開口部の半導体層１のシリコン表面に少なからずダメ
ージを与えるという欠点がある。そのため、前記ダメー
ジがベース・エミッタ接合のリーク電流を増大させると
いう欠点があった。
【０００５】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、開口部に対応する領域に絶縁膜
を残す工程と、半導体層表面に外部ベース領域形成用の
第１のシリコン層を選択成長させる工程と、全面に第２
のシリコン層を形成する工程と、前記絶縁膜の頭部を露
出させるように第２のシリコン層を除去する工程と、前
記絶縁膜をウェット手法にて除去する工程と、を具備す
ることによりベース・エミッタ接合を形成するシリコン
表面へのダメージを無くした半導体装置の製造方法と提
供するものである。
に鑑み成されたもので、開口部に対応する領域に絶縁膜
を残す工程と、半導体層表面に外部ベース領域形成用の
第１のシリコン層を選択成長させる工程と、全面に第２
のシリコン層を形成する工程と、前記絶縁膜の頭部を露
出させるように第２のシリコン層を除去する工程と、前
記絶縁膜をウェット手法にて除去する工程と、を具備す
ることによりベース・エミッタ接合を形成するシリコン
表面へのダメージを無くした半導体装置の製造方法と提
供するものである。
【０００６】
【作用】本発明によれば、絶縁膜をウェット手法によっ
て除去することにより第１のシリコン層に開口部を形成
するので、シリコン表面へのドライ手法によるダメージ
は一切ない。
て除去することにより第１のシリコン層に開口部を形成
するので、シリコン表面へのドライ手法によるダメージ
は一切ない。
【０００７】
【実施例】以下に本発明の一実施例を説明する。まず、
Ｐ型半導体基板の上にエピタキシャル成長法によってコ
レクタとなるＮ型の半導体層１１を形成し、半導体層１
１の表面を選択酸化して素子分離用のＬＯＣＯＳ酸化膜
１２を形成する。１３はＮ＋型の埋め込み層である（図
１Ａ）。また、ＬＯＣＯＳ酸化膜１２の下部にはＮ型エ
ピタキシャル層をＰＮ接合分離するＰ＋型分離領域が形
成されている。
Ｐ型半導体基板の上にエピタキシャル成長法によってコ
レクタとなるＮ型の半導体層１１を形成し、半導体層１
１の表面を選択酸化して素子分離用のＬＯＣＯＳ酸化膜
１２を形成する。１３はＮ＋型の埋め込み層である（図
１Ａ）。また、ＬＯＣＯＳ酸化膜１２の下部にはＮ型エ
ピタキシャル層をＰＮ接合分離するＰ＋型分離領域が形
成されている。
【０００８】全面にＣＶＤ酸化膜１４を堆積する（図１
Ｂ）。ＣＤＶ酸化膜１４をホトエッチングしてエミッタ
拡散を行う予定の半導体層１１表面上に絶縁膜１５を残
す（図１Ｃ）。絶縁膜１５にも微細な加工精度が求めら
れるので、異方性のドライエッチング手法を用いる。当
然半導体層１１のシリコン表面にダメージが残るが、こ
の領域はベース・エミッタ接合の活性部分を形成する領
域ではないので、トランジスタ特性への影響はない。
Ｂ）。ＣＤＶ酸化膜１４をホトエッチングしてエミッタ
拡散を行う予定の半導体層１１表面上に絶縁膜１５を残
す（図１Ｃ）。絶縁膜１５にも微細な加工精度が求めら
れるので、異方性のドライエッチング手法を用いる。当
然半導体層１１のシリコン表面にダメージが残るが、こ
の領域はベース・エミッタ接合の活性部分を形成する領
域ではないので、トランジスタ特性への影響はない。
【０００９】絶縁膜１５で覆われていない半導体層１１
表面に、選択エピタキシャル成長法によりポリシリコン
層を形成して第１のシリコン層１６を形成する（図２
Ａ）。選択エピタキシャル成長法は、シリコン単結晶表
面が露出している部分にのみシリコン層が成長するの
で、ＬＯＣＯＳ酸化膜１２と絶縁膜１５部分を除いてシ
リコン層を形成することができる。この後、マスクレス
で全面にボロンをイオン注入することにより第１のシリ
コン層１６に外部ベース拡散用の不純物をド−プする。
表面に、選択エピタキシャル成長法によりポリシリコン
層を形成して第１のシリコン層１６を形成する（図２
Ａ）。選択エピタキシャル成長法は、シリコン単結晶表
面が露出している部分にのみシリコン層が成長するの
で、ＬＯＣＯＳ酸化膜１２と絶縁膜１５部分を除いてシ
リコン層を形成することができる。この後、マスクレス
で全面にボロンをイオン注入することにより第１のシリ
コン層１６に外部ベース拡散用の不純物をド−プする。
【００１０】全面にＬＰＣＶＤ法により非結晶シリコン
層を堆積して第２のシリコン層１７を形成する（図２
Ｂ）。続いて第２のシリコン層１７に導電性を与えるた
めのボロンをマスクレスでイオン注入する。第２のシリ
コン層１７をホトエッチングして第１と第２のシリコン
層１６、１７でベース引き出し電極１８を形成する。同
時に絶縁膜１５の上を開口して絶縁膜１５の頭部を露出
させる（図２Ｃ）。ベース引き出し電極１８を形成する
非結晶シリコンのエッチャント（ドライ）に対して第１
のシリコン層１６を形成するポリシリコンと絶縁膜１５
を形成するシリコン酸化膜は比較的良好な選択性を示
す。
層を堆積して第２のシリコン層１７を形成する（図２
Ｂ）。続いて第２のシリコン層１７に導電性を与えるた
めのボロンをマスクレスでイオン注入する。第２のシリ
コン層１７をホトエッチングして第１と第２のシリコン
層１６、１７でベース引き出し電極１８を形成する。同
時に絶縁膜１５の上を開口して絶縁膜１５の頭部を露出
させる（図２Ｃ）。ベース引き出し電極１８を形成する
非結晶シリコンのエッチャント（ドライ）に対して第１
のシリコン層１６を形成するポリシリコンと絶縁膜１５
を形成するシリコン酸化膜は比較的良好な選択性を示
す。
【００１１】沸酸系のエッチャントにより絶縁膜１５を
除去して開口部１９を形成し、半導体層１１表面を露出
する（図３Ａ）。非結晶シリコンのエッチングレ−トに
対してシリコン酸化膜のエッチングレートの方が高いの
で、絶縁層 だけを選択的に除去することができる。全
体を熱酸化して半導体層１１の表面と第１と第２のシリ
コン層１６、１７の表面に熱酸化膜２０を形成する（図
３Ｂ）。同時に第１のシリコン層１６から固相拡散によ
り外部ベース領域２１を形成する。
除去して開口部１９を形成し、半導体層１１表面を露出
する（図３Ａ）。非結晶シリコンのエッチングレ−トに
対してシリコン酸化膜のエッチングレートの方が高いの
で、絶縁層 だけを選択的に除去することができる。全
体を熱酸化して半導体層１１の表面と第１と第２のシリ
コン層１６、１７の表面に熱酸化膜２０を形成する（図
３Ｂ）。同時に第１のシリコン層１６から固相拡散によ
り外部ベース領域２１を形成する。
【００１２】熱酸化膜２０を通して開口部１９の半導体
層表面に活性ベースを形成するためのボロンをマスクレ
スでイオン注入する（図３Ｃ）。全面にポリシリコン層
を堆積し、これを異方性でドライエッチングすることに
より開口部１９の側壁にスペ−サ２２を形成する（図４
Ａ）。全面にＨＴＯ（Ｈｉｇｈｔ ｔｅｍｐｅｒａｔｕ
ｒｅ ｏｘｉｄｅ）２３を形成する（図４Ｂ）。
層表面に活性ベースを形成するためのボロンをマスクレ
スでイオン注入する（図３Ｃ）。全面にポリシリコン層
を堆積し、これを異方性でドライエッチングすることに
より開口部１９の側壁にスペ−サ２２を形成する（図４
Ａ）。全面にＨＴＯ（Ｈｉｇｈｔ ｔｅｍｐｅｒａｔｕ
ｒｅ ｏｘｉｄｅ）２３を形成する（図４Ｂ）。
【００１３】ＨＴＯ２３をエッチバックして、開口部１
９の半導体層１１表面を再度露出する（図４Ｃ）。ＣＶ
Ｄ法によりポリシリコン層を堆積し、エミッタ拡散用の
不純物をド−プした後これをホトエッチングして開口部
１９にエミッタ引き出し電極２４を形成する（図５
Ａ）。
９の半導体層１１表面を再度露出する（図４Ｃ）。ＣＶ
Ｄ法によりポリシリコン層を堆積し、エミッタ拡散用の
不純物をド−プした後これをホトエッチングして開口部
１９にエミッタ引き出し電極２４を形成する（図５
Ａ）。
【００１４】そして、基板全体を熱処理することにより
先にイオン注入したイオンを拡散して活性ベース領域２
５を形成し、同時にエミッタ引き出し電極２４からの固
相拡散によりエミッタ領域２６を形成する（図４Ｂ）。
エミッタ領域２６の拡散深さは０．５μ程度である。エ
ミッタ領域２６は開口部１９の側壁からスペ−サ２２に
よって更に内側に形成されるので、ベース・エミッタ接
合は絶縁膜１５のドライエッチングによってダメージが
残る半導体層１１表面には達しない。従って、リーク等
の無い良好なＰＮ接合を得ることができる。
先にイオン注入したイオンを拡散して活性ベース領域２
５を形成し、同時にエミッタ引き出し電極２４からの固
相拡散によりエミッタ領域２６を形成する（図４Ｂ）。
エミッタ領域２６の拡散深さは０．５μ程度である。エ
ミッタ領域２６は開口部１９の側壁からスペ−サ２２に
よって更に内側に形成されるので、ベース・エミッタ接
合は絶縁膜１５のドライエッチングによってダメージが
残る半導体層１１表面には達しない。従って、リーク等
の無い良好なＰＮ接合を得ることができる。
【００１５】以上の本発明による製造方法では、ウェッ
ト手法により開口部１９を形成するので、半導体層１１
のシリコン表面にダメージを与えるような処理が存在し
ない。よって、ベ−ス・エミッタ接合のＰＮ接合を良好
な状態に保ちつつ、セルフアラインにより微細加工した
高周波トランジスタを製造することができる。
ト手法により開口部１９を形成するので、半導体層１１
のシリコン表面にダメージを与えるような処理が存在し
ない。よって、ベ−ス・エミッタ接合のＰＮ接合を良好
な状態に保ちつつ、セルフアラインにより微細加工した
高周波トランジスタを製造することができる。
【００１６】
【発明の効果】以上に説明したとおり、本発明によれば
セルフアライン用に必要な開口部１９をウェット手法で
形成するので、半導体層１１のシリコン表面にダメージ
を与えることなく、微細加工した高周波トランジスタを
製造することができる利点を有する。
セルフアライン用に必要な開口部１９をウェット手法で
形成するので、半導体層１１のシリコン表面にダメージ
を与えることなく、微細加工した高周波トランジスタを
製造することができる利点を有する。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】従来例を説明するための断面図である。
Claims (2)
- 【請求項１】 コレクタとなる半導体領域の表面に、前
記半導体領域表面の一部を覆う絶縁膜を形成する工程、 前記絶縁膜に隣接する前記半導体領域の表面に外部ベー
ス形成用の不純物を含む第１のシリコン層を形成する工
程と、 前記絶縁膜と前記第１の多結晶シリコン層の上に第２の
シリコン層を形成する工程と、 前記第２のシリコン層を前記絶縁膜の頭部を露出するよ
うに除去する工程と、 前記絶縁膜を除去して前記半導体領域の表面を露出する
工程と、 前記絶縁膜を除去した開口の側壁にサイドスペ−サを形
成する工程と、 前記開口部にエミッタ拡散用の多結晶シリコン層を形成
する工程と、を具備することを特徴とする半導体集積回
路の製造方法。 - 【請求項２】 前記第１のシリコン層の形成を選択エピ
タキシャル成長によることを特徴とする請求項１記載の
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2679394A JPH07235547A (ja) | 1994-02-24 | 1994-02-24 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2679394A JPH07235547A (ja) | 1994-02-24 | 1994-02-24 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235547A true JPH07235547A (ja) | 1995-09-05 |
Family
ID=12203207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2679394A Pending JPH07235547A (ja) | 1994-02-24 | 1994-02-24 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235547A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051872A (en) * | 1997-02-28 | 2000-04-18 | Sanyo Electric Co., Ltd. | Semiconductor integration device and fabrication method of the same |
| US6110772A (en) * | 1997-01-31 | 2000-08-29 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit and manufacturing method thereof |
| JP2005109361A (ja) * | 2003-10-01 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2008112939A (ja) * | 2006-10-31 | 2008-05-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1994
- 1994-02-24 JP JP2679394A patent/JPH07235547A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6110772A (en) * | 1997-01-31 | 2000-08-29 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit and manufacturing method thereof |
| US6051872A (en) * | 1997-02-28 | 2000-04-18 | Sanyo Electric Co., Ltd. | Semiconductor integration device and fabrication method of the same |
| JP2005109361A (ja) * | 2003-10-01 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2008112939A (ja) * | 2006-10-31 | 2008-05-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
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