JPH07231088A - Ｍｉｓ形電界効果トランジスタ - Google Patents
Ｍｉｓ形電界効果トランジスタInfo
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- JPH07231088A JPH07231088A JP6020904A JP2090494A JPH07231088A JP H07231088 A JPH07231088 A JP H07231088A JP 6020904 A JP6020904 A JP 6020904A JP 2090494 A JP2090494 A JP 2090494A JP H07231088 A JPH07231088 A JP H07231088A
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- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ゲート絶縁膜に用いる絶縁材料を吟味して、ゲ
ートの駆動能力を高めたＭＩＳＦＥＴを提供することに
ある。 【構成】ゲート絶縁膜に、比誘電率εと破壊電界Ｅとの
積εＥが５０ＭＶ／ｃｍよりも大きい高誘電率材料より
なる膜、又は、高誘電率材料と膜厚１００Å以下のＳｉ
Ｏ2とよりなる複合積層膜を用い、チャネルが形成され
るＳｉ基板面の面方位を（１１０）とし、かつ、チャネ
ル内を電界によって移動するキャリヤは正孔となるよう
にした。高誘電率材料にはＴａ2Ｏ5又は（Ｂａ1-xＳ
ｒx）ＴｉＯ3又はＰｂＺｒ1-xＴｉxＯ3を用いる。
ートの駆動能力を高めたＭＩＳＦＥＴを提供することに
ある。 【構成】ゲート絶縁膜に、比誘電率εと破壊電界Ｅとの
積εＥが５０ＭＶ／ｃｍよりも大きい高誘電率材料より
なる膜、又は、高誘電率材料と膜厚１００Å以下のＳｉ
Ｏ2とよりなる複合積層膜を用い、チャネルが形成され
るＳｉ基板面の面方位を（１１０）とし、かつ、チャネ
ル内を電界によって移動するキャリヤは正孔となるよう
にした。高誘電率材料にはＴａ2Ｏ5又は（Ｂａ1-xＳ
ｒx）ＴｉＯ3又はＰｂＺｒ1-xＴｉxＯ3を用いる。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート絶縁膜に用いる
絶縁材料を吟味して、ゲートの駆動能力を高めたＭＩＳ
形電界効果トランジスタ（以後ＭＩＳＦＥＴと呼ぶ）に
関する。
絶縁材料を吟味して、ゲートの駆動能力を高めたＭＩＳ
形電界効果トランジスタ（以後ＭＩＳＦＥＴと呼ぶ）に
関する。
【０００２】
【従来の技術】従来の技術によるＭＩＳＦＥＴの例に
は、図６に示すようなものがある。この図はゲート絶縁
膜ＩにＳｉ酸化膜Ｏを用いたｎ形のＭＯＳＦＥＴを示し
ており、その構成を説明すると、ｐ形で（１００）方位
を有するＳｉ基板１の表面上に、熱酸化法などにより所
定厚みのＳｉＯ2膜２が形成されており、このゲート絶
縁膜の上に多結晶Ｓｉなどで形成されたゲート３が配設
されている。ゲート３の下のチャネルが誘起される部分
を挾んで、ｎ形のソース４とドレイン５が対向してＳｉ
基板１の表面に形成されている。
は、図６に示すようなものがある。この図はゲート絶縁
膜ＩにＳｉ酸化膜Ｏを用いたｎ形のＭＯＳＦＥＴを示し
ており、その構成を説明すると、ｐ形で（１００）方位
を有するＳｉ基板１の表面上に、熱酸化法などにより所
定厚みのＳｉＯ2膜２が形成されており、このゲート絶
縁膜の上に多結晶Ｓｉなどで形成されたゲート３が配設
されている。ゲート３の下のチャネルが誘起される部分
を挾んで、ｎ形のソース４とドレイン５が対向してＳｉ
基板１の表面に形成されている。
【０００３】ゲート３に電圧を印加すると、ゲート電界
によってゲート３直下のＳｉ基板１の面に電子が集まっ
てチャネルを形成する。このチャネルを通ってドレイン
電流が流れる。このときの抵抗は、チャネル中の電子の
移動度によって決まる。Ｓｉ基板は、（１００）方位の
面の電子の移動度が最も高いので、従来からＳｉ基板１
の（１００）方位の面にチャネルを形成させることが行
われていた。しかし、チャネルの抵抗は、移動度の他に
ゲート電界の関数にもなっており、ゲート電界が高いほ
ど抵抗が小さくなる。従って、チャネル抵抗を小さくす
るにはゲート電界と移動度の双方の影響を勘案しなけれ
ばならない。実際には、ゲート電界が強くなると、表面
拡散の影響を受けて電子の移動度が低下する。図２は、
縦軸に移動度をｃｍ2／Ｖｓで、横軸に実効垂直電界を
ＭＶ／ｃｍで現わして、移動度と実効垂直電界との関係
を示す図である。但し、実効垂直電界Ｅeffは次式によ
って表され、ゲート電界Ｅoxの一次関数になっている。
によってゲート３直下のＳｉ基板１の面に電子が集まっ
てチャネルを形成する。このチャネルを通ってドレイン
電流が流れる。このときの抵抗は、チャネル中の電子の
移動度によって決まる。Ｓｉ基板は、（１００）方位の
面の電子の移動度が最も高いので、従来からＳｉ基板１
の（１００）方位の面にチャネルを形成させることが行
われていた。しかし、チャネルの抵抗は、移動度の他に
ゲート電界の関数にもなっており、ゲート電界が高いほ
ど抵抗が小さくなる。従って、チャネル抵抗を小さくす
るにはゲート電界と移動度の双方の影響を勘案しなけれ
ばならない。実際には、ゲート電界が強くなると、表面
拡散の影響を受けて電子の移動度が低下する。図２は、
縦軸に移動度をｃｍ2／Ｖｓで、横軸に実効垂直電界を
ＭＶ／ｃｍで現わして、移動度と実効垂直電界との関係
を示す図である。但し、実効垂直電界Ｅeffは次式によ
って表され、ゲート電界Ｅoxの一次関数になっている。
【０００４】
【数１】
【０００５】ここでＱdは空乏層電荷、εSiはＳｉの比
誘電率（＝１１．９）、εoxはＳｉＯ2の比誘電率（＝
３．９）、ε0は真空の比誘電率（＝８．８５×１０~ 12
Ｆ／ｍ）、Ｖthは閾値電圧、ｔoxはゲート酸化膜の厚み
である。またηは定数で（１００）方位の電子の場合で
は１／２、（１１０）方位の場合では１／３の値をと
る。
誘電率（＝１１．９）、εoxはＳｉＯ2の比誘電率（＝
３．９）、ε0は真空の比誘電率（＝８．８５×１０~ 12
Ｆ／ｍ）、Ｖthは閾値電圧、ｔoxはゲート酸化膜の厚み
である。またηは定数で（１００）方位の電子の場合で
は１／２、（１１０）方位の場合では１／３の値をと
る。
【０００６】ゲート電界を高くすると実効垂直電界が高
くなり、その結果、移動度が低下する。ゲート電界が高
い場合には式（１）の右辺第１および第２項が第３項に
比べて無視できるので次式が成立する。
くなり、その結果、移動度が低下する。ゲート電界が高
い場合には式（１）の右辺第１および第２項が第３項に
比べて無視できるので次式が成立する。
【０００７】
【数２】
【０００８】図２から（１００）方位の面の電子の方が
（１１０）方位の面の正孔よりも移動度が急激に低下す
ることが判る。特に実効垂直電界が１．４ＭＶ／ｃｍ以
上になると（１１０）方位の面の正孔の方が（１００）
方位の面の電子よりも移動度が高くなることが予想され
る。そこでチャネルが形成される面の方位を（１１０）
にすることが考えられる。
（１１０）方位の面の正孔よりも移動度が急激に低下す
ることが判る。特に実効垂直電界が１．４ＭＶ／ｃｍ以
上になると（１１０）方位の面の正孔の方が（１００）
方位の面の電子よりも移動度が高くなることが予想され
る。そこでチャネルが形成される面の方位を（１１０）
にすることが考えられる。
【０００９】なお、図２の出典は「ウルトラ ロウ オ
ン レジスタンス ピーチャネルラテラル ディーモス
ファブリケイティッド オン （１１０）オリエンテ
ィッド シリコン サブストレイト」、クライソン ト
ロンナムチャイ、 デバイス リサーチ コンファレン
ス、１９９３、セッション ヴイエイ（"Ultra-LowOn-R
esistance P-channel Lateral DMOS Fabricated on (1
10)-Oriented SiSubstrate", K.Throngnumchai, Device
Research Conference, 1993, sessionVA)である。
ン レジスタンス ピーチャネルラテラル ディーモス
ファブリケイティッド オン （１１０）オリエンテ
ィッド シリコン サブストレイト」、クライソン ト
ロンナムチャイ、 デバイス リサーチ コンファレン
ス、１９９３、セッション ヴイエイ（"Ultra-LowOn-R
esistance P-channel Lateral DMOS Fabricated on (1
10)-Oriented SiSubstrate", K.Throngnumchai, Device
Research Conference, 1993, sessionVA)である。
【００１０】
【発明が解決しようとする課題】先に図２に関連して、
（１１０）方位のＳｉ基板面での正孔の移動度は、実効
垂直電界が高くなっても、（１００）方位のＳｉ基板面
での電子の移動度のように急激には低下せず、実効垂直
電界が１．４ＭＶ／ｃｍ以上になると、（１１０）方位
のＳｉ基板面での正孔の移動度の方が、（１００）方位
のＳｉ基板面での電子の移動度よりも高くなり、（１１
０）方位のＳｉ基板面での正孔の移動度が高いことを利
用したＦＥＴが考えられると述べたが、Ｓｉ酸化膜の誘
電率は３．９であって比較的小さく、外部から高い電界
を印加した場合、誘電分極によって内部の電界が十分に
は低くならない。また、Ｓｉ酸化膜の破壊電界Ｅは１０
ＭＶ／ｃｍ程度である。すなわち、（１１０）方位のＳ
ｉ基板表面での実効垂直電界を、上記（２）式により計
算して、 （１／３）×（３．９／１１．９）×１０＝１ＭＶ／ｃ
ｍ 以上に高めようとしても、Ｓｉ酸化膜は実効垂直電界が
１ＭＶ／ｃｍ程度に達したところで絶縁破壊してしまう
ので、ゲート絶縁膜としてＳｉ酸化膜を用いる限り、
（１１０）方位のＳｉ基板面での正孔移動度が、（１０
０）方位のＳｉ基板面での電子移動度より高くなる現象
を利用することはできないという問題が生ずることにな
る。
（１１０）方位のＳｉ基板面での正孔の移動度は、実効
垂直電界が高くなっても、（１００）方位のＳｉ基板面
での電子の移動度のように急激には低下せず、実効垂直
電界が１．４ＭＶ／ｃｍ以上になると、（１１０）方位
のＳｉ基板面での正孔の移動度の方が、（１００）方位
のＳｉ基板面での電子の移動度よりも高くなり、（１１
０）方位のＳｉ基板面での正孔の移動度が高いことを利
用したＦＥＴが考えられると述べたが、Ｓｉ酸化膜の誘
電率は３．９であって比較的小さく、外部から高い電界
を印加した場合、誘電分極によって内部の電界が十分に
は低くならない。また、Ｓｉ酸化膜の破壊電界Ｅは１０
ＭＶ／ｃｍ程度である。すなわち、（１１０）方位のＳ
ｉ基板表面での実効垂直電界を、上記（２）式により計
算して、 （１／３）×（３．９／１１．９）×１０＝１ＭＶ／ｃ
ｍ 以上に高めようとしても、Ｓｉ酸化膜は実効垂直電界が
１ＭＶ／ｃｍ程度に達したところで絶縁破壊してしまう
ので、ゲート絶縁膜としてＳｉ酸化膜を用いる限り、
（１１０）方位のＳｉ基板面での正孔移動度が、（１０
０）方位のＳｉ基板面での電子移動度より高くなる現象
を利用することはできないという問題が生ずることにな
る。
【００１１】本発明は上記従来の問題を解決して、ゲー
トの駆動能力を高めたＭＩＳＦＥＴを提供することを課
題とする。
トの駆動能力を高めたＭＩＳＦＥＴを提供することを課
題とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に本発明においては、Ｓｉ基板表面上にゲート絶縁膜を
介してゲート電極を配設し、このゲート電極に電圧を印
加することによって、ゲート絶縁膜の下のＳｉ基板面に
チャネルが誘起され、チャネルを隔てて対向するソー
ス、ドレイン両電極間に電流が流れ制御されるＭＩＳＦ
ＥＴにおいて、ゲート絶縁膜に、比誘電率εと破壊電界
Ｅの積εＥが５０ＭＶ／ｃｍよりも大きい高誘電率材料
よりなる膜を用い、且つ、チャネルが形成されるＳｉ基
板面の面方位が（１１０）であって、チャネル内を電界
によって移動するキャリヤは正孔となるように構成する
ことにした。なお、ゲート絶縁膜として、高誘電率材料
と膜厚１００Å以下のＳｉＯ2とよりなる複合積層膜を
用いても良い。このような高誘電率材料として、Ｔａ2
Ｏ5または（Ｂａ1-xＳｒx）ＴｉＯ3またはＰｂＺｒ1-x
ＴｉxＯ3を用いる。
に本発明においては、Ｓｉ基板表面上にゲート絶縁膜を
介してゲート電極を配設し、このゲート電極に電圧を印
加することによって、ゲート絶縁膜の下のＳｉ基板面に
チャネルが誘起され、チャネルを隔てて対向するソー
ス、ドレイン両電極間に電流が流れ制御されるＭＩＳＦ
ＥＴにおいて、ゲート絶縁膜に、比誘電率εと破壊電界
Ｅの積εＥが５０ＭＶ／ｃｍよりも大きい高誘電率材料
よりなる膜を用い、且つ、チャネルが形成されるＳｉ基
板面の面方位が（１１０）であって、チャネル内を電界
によって移動するキャリヤは正孔となるように構成する
ことにした。なお、ゲート絶縁膜として、高誘電率材料
と膜厚１００Å以下のＳｉＯ2とよりなる複合積層膜を
用いても良い。このような高誘電率材料として、Ｔａ2
Ｏ5または（Ｂａ1-xＳｒx）ＴｉＯ3またはＰｂＺｒ1-x
ＴｉxＯ3を用いる。
【００１３】
【作用】ゲート絶縁膜として上記のような高誘電率材料
よりなる膜を用いれば、外部から電界を印加したとき誘
電分極によってゲート絶縁膜内部の電界が小さくなり、
その値が其の高誘電率材料の破壊電界より小さければ絶
縁破壊に至らない。したがって、従来のようにゲート電
極の効きを良くするためにゲート絶縁膜の膜厚を製作が
困難になるほど薄くしなくても、ゲート絶縁膜を高誘電
率材料で形成すれば、ゲートの駆動能力を相当に高くす
ることができる。このようにすれば、実効垂直電界が
１．４ＭＶ／ｃｍよりも高い領域では、Ｓｉ基板の（１
１０）方位の面内での正孔の移動度の方が（１００）方
位の面内での電子の移動度よりも高くなるという現象を
利用したＦＥＴの製作を実現することが出来るようにな
る。
よりなる膜を用いれば、外部から電界を印加したとき誘
電分極によってゲート絶縁膜内部の電界が小さくなり、
その値が其の高誘電率材料の破壊電界より小さければ絶
縁破壊に至らない。したがって、従来のようにゲート電
極の効きを良くするためにゲート絶縁膜の膜厚を製作が
困難になるほど薄くしなくても、ゲート絶縁膜を高誘電
率材料で形成すれば、ゲートの駆動能力を相当に高くす
ることができる。このようにすれば、実効垂直電界が
１．４ＭＶ／ｃｍよりも高い領域では、Ｓｉ基板の（１
１０）方位の面内での正孔の移動度の方が（１００）方
位の面内での電子の移動度よりも高くなるという現象を
利用したＦＥＴの製作を実現することが出来るようにな
る。
【００１４】
【実施例】以下、この発明を図面に基づいて更に詳細に
説明する。図１は本発明の第１実施例図である。まず構
成を説明すると、ｎ形を有する（１１０）方位のＳｉ基
板６の表面上に、ＣＶＤ法などによって、所定の厚みを
有するＴａ2Ｏ5よりなるゲート絶縁膜７が形成され、更
に、このゲート絶縁膜の上に、多結晶Ｓｉなどよりなる
ゲート８が形成されている。また、Ｓｉ基板６の表面上
に、ゲート絶縁膜７の下のチャネルとなる部分を挾ん
で、ｐ形のソース８とドレイン９が相対向して形成され
ている。なお、此の図では、断面にハッチングを施す
と、かえって見難くなるのでハッチングを省略した。以
後の各図についても同様である。
説明する。図１は本発明の第１実施例図である。まず構
成を説明すると、ｎ形を有する（１１０）方位のＳｉ基
板６の表面上に、ＣＶＤ法などによって、所定の厚みを
有するＴａ2Ｏ5よりなるゲート絶縁膜７が形成され、更
に、このゲート絶縁膜の上に、多結晶Ｓｉなどよりなる
ゲート８が形成されている。また、Ｓｉ基板６の表面上
に、ゲート絶縁膜７の下のチャネルとなる部分を挾ん
で、ｐ形のソース８とドレイン９が相対向して形成され
ている。なお、此の図では、断面にハッチングを施す
と、かえって見難くなるのでハッチングを省略した。以
後の各図についても同様である。
【００１５】既に図２について説明したように、Ｓｉ基
板の面方位が（１１０）のものを用い、ゲート絶縁膜を
介して高い電界を印加することによって、正孔の移動度
を、Ｓｉ基板の面方位が（１００）の場合の電子の移動
度よりも大きくすることができる。また文献「インフル
エンス オブ ＳｉＯ2 アット ザ Ｔａ2Ｏ5／Ｓｉ
インタフェイス オン ダイエレクトリック キャラ
クタリスティクス オブ Ｔａ2Ｏ5 キャパシタ
ズ」（”Influence of SiO2 at the Ta2O5/Si inter-fa
ce on dielectric characteristics of Ta2O5 capacito
rs”)、ワイ．ニシオカ、エチ．シンリキ アンド ケ
イ．ムカイ、ジャーナル オブ アプライドフィジクス
（J．Appl.Phys.),Ｎｏ６１，巻６、３月１５日、１９
８７年刊の頁２３３５〜２３３８によると、Ｔａ2Ｏ5の
比誘電率εは２２で、また破壊電界Ｅとεとの積εＥは
１２０ＭＶ／ｃｍである。従ってゲート絶縁膜にＴａ2
Ｏ5を用いれば、実効垂直電界Ｅeffを最大（１／３）×
（１２０／１１．９）＝３．４ＭＶ／ｃｍまで高くでき
る。その結果、（１１０）方位のＳｉ基板面上での正孔
の移動度を、（１００）方位のＳｉ基板面上での電子の
移動度より高くできる。
板の面方位が（１１０）のものを用い、ゲート絶縁膜を
介して高い電界を印加することによって、正孔の移動度
を、Ｓｉ基板の面方位が（１００）の場合の電子の移動
度よりも大きくすることができる。また文献「インフル
エンス オブ ＳｉＯ2 アット ザ Ｔａ2Ｏ5／Ｓｉ
インタフェイス オン ダイエレクトリック キャラ
クタリスティクス オブ Ｔａ2Ｏ5 キャパシタ
ズ」（”Influence of SiO2 at the Ta2O5/Si inter-fa
ce on dielectric characteristics of Ta2O5 capacito
rs”)、ワイ．ニシオカ、エチ．シンリキ アンド ケ
イ．ムカイ、ジャーナル オブ アプライドフィジクス
（J．Appl.Phys.),Ｎｏ６１，巻６、３月１５日、１９
８７年刊の頁２３３５〜２３３８によると、Ｔａ2Ｏ5の
比誘電率εは２２で、また破壊電界Ｅとεとの積εＥは
１２０ＭＶ／ｃｍである。従ってゲート絶縁膜にＴａ2
Ｏ5を用いれば、実効垂直電界Ｅeffを最大（１／３）×
（１２０／１１．９）＝３．４ＭＶ／ｃｍまで高くでき
る。その結果、（１１０）方位のＳｉ基板面上での正孔
の移動度を、（１００）方位のＳｉ基板面上での電子の
移動度より高くできる。
【００１６】以上、ゲート絶縁膜をＴａ2Ｏ5で形成した
例について説明してきたが、高誘電率材料はＴａ2Ｏ5に
限定されるわけではない。εＥの積が５０ＭＶ／ｃｍ以
上であれば他の誘電体材料でも同様な効果を得ることが
できる。そのような材料としては、たとえばＢＳＴと呼
ばれている（Ｂａ1-xＳｒx）ＴｉＯ3やＰＺＴと呼ばれ
ているＰｂ（Ｚｒ1-xＴｉx）Ｏ3などの高誘電率材料が
ある。
例について説明してきたが、高誘電率材料はＴａ2Ｏ5に
限定されるわけではない。εＥの積が５０ＭＶ／ｃｍ以
上であれば他の誘電体材料でも同様な効果を得ることが
できる。そのような材料としては、たとえばＢＳＴと呼
ばれている（Ｂａ1-xＳｒx）ＴｉＯ3やＰＺＴと呼ばれ
ているＰｂ（Ｚｒ1-xＴｉx）Ｏ3などの高誘電率材料が
ある。
【００１７】以上のような単層膜以外に、例えばその膜
厚が１００Å以下の薄いＳｉＯ2膜とＴａ2Ｏ5などの高
誘電率材料との複合積層膜がある。文献フィジクス オ
ブセミコンダクタ デバイシズ（Physics of Semicondu
ctor Devices)、第２版、Ｓ．Ｍ．Ｓｚｅ著、ジョン
ワイリー アンド ソンズ（John Wiley & Sons)、１９
８１年刊、４０６頁によると、１００Å以下の薄いＳｉ
Ｏ2膜の破壊電界は２０ＭＶ／ｃｍ程度である。その結
果、薄いＳｉＯ2膜のεＥは７８ＭＶ／ｃｍとなる。高
誘電率材料との複合積層膜を形成した場合、ほとんどの
電界が比誘電率の小さい薄いＳｉＯ2膜に印加されるた
めに複合膜としてのεＥは薄いＳｉＯ2膜のεＥにほぼ
等しくなる。その結果、複合膜のεＥを５０ＭＶ／ｃｍ
より大きくできる。また、薄いＳｉＯ2の単層膜の場合
では、トンネル効果によってゲートのリーク電流が増大
するという問題が生ずるが、複合積層膜にすることによ
って、トンネル効果を抑制することができる。
厚が１００Å以下の薄いＳｉＯ2膜とＴａ2Ｏ5などの高
誘電率材料との複合積層膜がある。文献フィジクス オ
ブセミコンダクタ デバイシズ（Physics of Semicondu
ctor Devices)、第２版、Ｓ．Ｍ．Ｓｚｅ著、ジョン
ワイリー アンド ソンズ（John Wiley & Sons)、１９
８１年刊、４０６頁によると、１００Å以下の薄いＳｉ
Ｏ2膜の破壊電界は２０ＭＶ／ｃｍ程度である。その結
果、薄いＳｉＯ2膜のεＥは７８ＭＶ／ｃｍとなる。高
誘電率材料との複合積層膜を形成した場合、ほとんどの
電界が比誘電率の小さい薄いＳｉＯ2膜に印加されるた
めに複合膜としてのεＥは薄いＳｉＯ2膜のεＥにほぼ
等しくなる。その結果、複合膜のεＥを５０ＭＶ／ｃｍ
より大きくできる。また、薄いＳｉＯ2の単層膜の場合
では、トンネル効果によってゲートのリーク電流が増大
するという問題が生ずるが、複合積層膜にすることによ
って、トンネル効果を抑制することができる。
【００１８】図３は本発明の第２実施例図である。この
実施例は、本発明を縦形二重拡散ＭＩＳＦＥＴまたはＩ
ＧＢＴに適用した例である。その構造を説明すると、ド
レイン１１を形成させる（１１０）方位のＳｉ基板面上
に、ドリフト領域１２となる領域がエピタキシャル法な
どで形成されている。ドリフト領域１２上にＴａ2Ｏ5な
どの高誘電率材料または厚さ１００Å以下の薄いＳｉＯ
2膜と高誘電率材料の複合膜からなるゲート絶縁膜１３
を介してゲート１４が形成されている。さらに二重拡散
法によってボディ領域１５とソース領域１６が形成され
る。ドレイン１１がｐ形ならば、図示したものはＭＩＳ
ＦＥＴとなり、ドレイン１１がｎ形ならば電導度変調形
電界効果トランジスタ（ＩＧＢＴ）となる。
実施例は、本発明を縦形二重拡散ＭＩＳＦＥＴまたはＩ
ＧＢＴに適用した例である。その構造を説明すると、ド
レイン１１を形成させる（１１０）方位のＳｉ基板面上
に、ドリフト領域１２となる領域がエピタキシャル法な
どで形成されている。ドリフト領域１２上にＴａ2Ｏ5な
どの高誘電率材料または厚さ１００Å以下の薄いＳｉＯ
2膜と高誘電率材料の複合膜からなるゲート絶縁膜１３
を介してゲート１４が形成されている。さらに二重拡散
法によってボディ領域１５とソース領域１６が形成され
る。ドレイン１１がｐ形ならば、図示したものはＭＩＳ
ＦＥＴとなり、ドレイン１１がｎ形ならば電導度変調形
電界効果トランジスタ（ＩＧＢＴ）となる。
【００１９】第２実施例では第１実施例の場合と同様
に、ゲート絶縁膜のεＥを５０ＭＶ／ｃｍにできるため
に、（１１０）方位のＳｉ基板面での正孔移動度を、
（１００）方位のＳｉ基板面での電子移動度よりも大き
くできる。
に、ゲート絶縁膜のεＥを５０ＭＶ／ｃｍにできるため
に、（１１０）方位のＳｉ基板面での正孔移動度を、
（１００）方位のＳｉ基板面での電子移動度よりも大き
くできる。
【００２０】また、図４は本発明の第３実施例図である
が、この実施例は本発明を横形二重拡散ＭＩＳＦＥＴに
適用したものである。
が、この実施例は本発明を横形二重拡散ＭＩＳＦＥＴに
適用したものである。
【００２１】図５は本発明の第４実施例図であって、こ
の実施例は本発明をＵ溝形ＭＩＳＦＥＴに適用したもの
である。特に図５に示すように、Ｕ溝形ＭＩＳＦＥＴに
適用した場合、チャネルが形成される溝の側面を（１１
０）方位にすれば良いので、基板としては従来の表面が
（１００）方位のＳｉ基板を用いても差支えない。
の実施例は本発明をＵ溝形ＭＩＳＦＥＴに適用したもの
である。特に図５に示すように、Ｕ溝形ＭＩＳＦＥＴに
適用した場合、チャネルが形成される溝の側面を（１１
０）方位にすれば良いので、基板としては従来の表面が
（１００）方位のＳｉ基板を用いても差支えない。
【００２２】上記各実施例のほか、本発明を集積回路で
用いられるＣＭＯＳ構造に適用することもできる。
用いられるＣＭＯＳ構造に適用することもできる。
【００２３】
【発明の効果】以上説明してきたように、この発明によ
れば、その構成を、チャネルが形成されるＳｉ基板面の
方位を（１１０）にするとともに、ゲート絶縁膜材料と
して、Ｔａ2Ｏ5などの高誘電率材料または厚さ１００Å
以下のＳｉＯ2膜と高誘電率材料との複合膜などのよう
に比誘電率と破壊電界の積が５０ＭＶ／ｃｍ以上の材料
を用いることにしたため、従来から用いられて来た面方
位（１００）のＳｉ基板面での電子の移動度よりも、正
孔の移動度を大きくすることが可能となって、その結
果、オン抵抗、損失を小さくすることができる、すなわ
ちゲートの駆動力を高めるという効果が得られる。
れば、その構成を、チャネルが形成されるＳｉ基板面の
方位を（１１０）にするとともに、ゲート絶縁膜材料と
して、Ｔａ2Ｏ5などの高誘電率材料または厚さ１００Å
以下のＳｉＯ2膜と高誘電率材料との複合膜などのよう
に比誘電率と破壊電界の積が５０ＭＶ／ｃｍ以上の材料
を用いることにしたため、従来から用いられて来た面方
位（１００）のＳｉ基板面での電子の移動度よりも、正
孔の移動度を大きくすることが可能となって、その結
果、オン抵抗、損失を小さくすることができる、すなわ
ちゲートの駆動力を高めるという効果が得られる。
【図１】本発明の第１実施例の断面図である。
【図２】縦軸に移動度をｃｍ2／Ｖｓで、横軸に実効垂
直電界をＭＶ／ｃｍで現わして、移動度と実効垂直電界
との関係を示す図である。
直電界をＭＶ／ｃｍで現わして、移動度と実効垂直電界
との関係を示す図である。
【図３】本発明の第２実施例の断面図である。
【図４】本発明の第３実施例の断面図である。
【図５】本発明の第４実施例の断面図である。
【図６】従来の技術によるＭＩＳＦＥＴの例（ゲート絶
縁膜ＩにＳｉ酸化膜Ｏを用いたｎ形のＭＯＳＦＥＴの
例）を示す図である。
縁膜ＩにＳｉ酸化膜Ｏを用いたｎ形のＭＯＳＦＥＴの
例）を示す図である。
１…（１００）方位のＳｉ基板 ２…ＳｉＯ2膜 ３…ゲート ４…ソース ５…ドレイン ６…面方位（１１
０）のＳｉ基板 ７…本発明に係る高誘電率材料よりなるゲート絶縁膜 ８…ゲート ９…ソース １０…ドレイン １１…ドレイン １２…ドリフト領域 １３…本発明に係る高誘電率材料よりなるゲート絶縁膜 １４…ゲート １５…ボディ １６…ソース
０）のＳｉ基板 ７…本発明に係る高誘電率材料よりなるゲート絶縁膜 ８…ゲート ９…ソース １０…ドレイン １１…ドレイン １２…ドリフト領域 １３…本発明に係る高誘電率材料よりなるゲート絶縁膜 １４…ゲート １５…ボディ １６…ソース
Claims (3)
- 【請求項１】Ｓｉ基板表面上にゲート絶縁膜を介してゲ
ート電極を配設し、このゲート電極に電圧を印加するこ
とによって、ゲート絶縁膜の下のＳｉ基板面にチャネル
が誘起され、チャネルを隔てて対向するソース、ドレイ
ン両電極間に電流が流れ制御されるＭＩＳ形電界効果ト
ランジスタにおいて、ゲート絶縁膜に、比誘電率εと破
壊電界Ｅとの積εＥが５０ＭＶ／ｃｍよりも大きい高誘
電率材料よりなる膜を用い、且つ、チャネルが形成され
るＳｉ基板面の面方位が（１１０）であって、チャネル
内を電界によって移動するキャリヤは正孔となるように
構成したことを特徴とするＭＩＳ形電界効果トランジス
タ。 - 【請求項２】ゲート絶縁膜は高誘電率材料と膜厚１００
Å以下のＳｉＯ2とよりなる複合積層膜であることを特
徴とする請求項１記載のＭＩＳ形電界効果トランジス
タ。 - 【請求項３】高誘電率材料はＴａ2Ｏ5又は（Ｂａ1-xＳ
ｒx）ＴｉＯ3又はＰｂＺｒ1-xＴｉxＯ3であることを特
徴とする請求項１記載のＭＩＳ形電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6020904A JPH07231088A (ja) | 1994-02-18 | 1994-02-18 | Ｍｉｓ形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6020904A JPH07231088A (ja) | 1994-02-18 | 1994-02-18 | Ｍｉｓ形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07231088A true JPH07231088A (ja) | 1995-08-29 |
Family
ID=12040226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6020904A Pending JPH07231088A (ja) | 1994-02-18 | 1994-02-18 | Ｍｉｓ形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07231088A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298189A (ja) * | 2000-04-12 | 2001-10-26 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR20020003029A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자의 제조 방법 |
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| JP2011114126A (ja) * | 2009-11-26 | 2011-06-09 | Toshiba Corp | 半導体装置およびｄｃ−ｄｃコンバータ |
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-
1994
- 1994-02-18 JP JP6020904A patent/JPH07231088A/ja active Pending
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| CN102822977A (zh) * | 2010-03-30 | 2012-12-12 | 罗姆股份有限公司 | 半导体装置 |
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