JPH07226667A - 入力回路 - Google Patents
入力回路Info
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- JPH07226667A JPH07226667A JP5149996A JP14999693A JPH07226667A JP H07226667 A JPH07226667 A JP H07226667A JP 5149996 A JP5149996 A JP 5149996A JP 14999693 A JP14999693 A JP 14999693A JP H07226667 A JPH07226667 A JP H07226667A
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- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】参照電圧を不要としかつ回路素子数の増加がな
い入力回路を提供する。 【構成】ソースが共通接続されたトランジスタＱ１１，
Ｑ１２を有する差動回路１ＡとトランジスタＱ１１のド
レイン電圧を所定電圧分レベルシフトするレベルシフト
回路２Ａを備える。トランジスタＱ１２のゲートにレベ
ルシフト回路２Ａの出力信号が供給される。
い入力回路を提供する。 【構成】ソースが共通接続されたトランジスタＱ１１，
Ｑ１２を有する差動回路１ＡとトランジスタＱ１１のド
レイン電圧を所定電圧分レベルシフトするレベルシフト
回路２Ａを備える。トランジスタＱ１２のゲートにレベ
ルシフト回路２Ａの出力信号が供給される。
Description
【０００１】
【産業上の利用分野】本発明は入力回路に関し、特に集
積回路化された論理回路の入力回路に関する。
積回路化された論理回路の入力回路に関する。
【０００２】
【従来の技術】バイポーラトランジスタによるエミッタ
結合論理回路（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏ
ｇｉｃ：ＥＣＬ）やショットキーＦＥＴを用いたソース
結合回路（Ｓｏｕｃｅ−Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏ
ｇｉｃ：ＳＣＦＬ）などの差動型の論理回路は、高速演
算用の集積回路化論理回路として広く用いられている。
結合論理回路（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏ
ｇｉｃ：ＥＣＬ）やショットキーＦＥＴを用いたソース
結合回路（Ｓｏｕｃｅ−Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏ
ｇｉｃ：ＳＣＦＬ）などの差動型の論理回路は、高速演
算用の集積回路化論理回路として広く用いられている。
【０００３】従来のこの種の差動型の論理回路に単相の
信号を入力する場合の一般的な入力回路を示す図２を参
照すると、従来の入力回路は差動スイッチを構成するＦ
ＥＴＱ１１，Ｑ１２と制御電圧ＶＣにより制御される電
流源用のＦＥＴＱ１３とＦＥＴＱ１１，１２の負荷抵抗
である抵抗Ｒ１１，Ｒ１２とから成る差動回路１と、ソ
ースフォロワのＦＥＴＱ２１とレベルシフト用のダイオ
ードＤ２１と制御電圧ＶＣにより制御される電流源用の
ＦＥＴＱ２２とから成るレベルシフト回路２および参照
符号が３０番台の他は同一構成のレベルシフト回路３と
を備える。これら差動回路１とレベルシフト回路２，３
には、動作用の電源ＶＤとＶＳとがそれぞれ供給され
る。
信号を入力する場合の一般的な入力回路を示す図２を参
照すると、従来の入力回路は差動スイッチを構成するＦ
ＥＴＱ１１，Ｑ１２と制御電圧ＶＣにより制御される電
流源用のＦＥＴＱ１３とＦＥＴＱ１１，１２の負荷抵抗
である抵抗Ｒ１１，Ｒ１２とから成る差動回路１と、ソ
ースフォロワのＦＥＴＱ２１とレベルシフト用のダイオ
ードＤ２１と制御電圧ＶＣにより制御される電流源用の
ＦＥＴＱ２２とから成るレベルシフト回路２および参照
符号が３０番台の他は同一構成のレベルシフト回路３と
を備える。これら差動回路１とレベルシフト回路２，３
には、動作用の電源ＶＤとＶＳとがそれぞれ供給され
る。
【０００４】ダイオード２１，３１は各々１個が図示さ
れているが、これらダイオード２１，３１は一般には複
数個の直列接続構成であり、その数はＦＥＴのしきい値
電圧や回路の出力電圧等に応じて変化する。
れているが、これらダイオード２１，３１は一般には複
数個の直列接続構成であり、その数はＦＥＴのしきい値
電圧や回路の出力電圧等に応じて変化する。
【０００５】動作を説明すると、差動回路１の一方のＦ
ＥＴＱ１１のゲートＡに入力端子ＴＩを経由して入力信
号Ｉを供給し、他方のＦＥＴＱ１２のゲートＢに端子Ｔ
Ｒを経由して論理しきい値とほぼ等しい電圧である参照
電圧ＶＲを供給する。入力信号Ｉの電位がロウレベルか
らハイレベルに変化し参照電圧ＶＲを越えると、これま
でオフ状態であったＦＥＴＱ１１がオン状態となり負荷
抵抗Ｒ１１の電圧降下によりＦＥＴＱ１１のドレイン電
圧が低下する。一方ＦＥＴＱ１２はオフ状態となりその
ドレイン電圧が上昇する。これにともなって、レベルシ
フト回路２のＦＥＴＱ２１のゲート電圧が低下しこれに
対応してソース電圧が低下し、ダイオードＤ２１で所定
レベルにレベルシフトされて出力端子ＴＩＯにロウレベ
ルの出力信号ＩＯが出力する。同様に、レベルシフト回
路３の端子ＴＯにハイレベルの出力信号Ｏが出力する。
ＥＴＱ１１のゲートＡに入力端子ＴＩを経由して入力信
号Ｉを供給し、他方のＦＥＴＱ１２のゲートＢに端子Ｔ
Ｒを経由して論理しきい値とほぼ等しい電圧である参照
電圧ＶＲを供給する。入力信号Ｉの電位がロウレベルか
らハイレベルに変化し参照電圧ＶＲを越えると、これま
でオフ状態であったＦＥＴＱ１１がオン状態となり負荷
抵抗Ｒ１１の電圧降下によりＦＥＴＱ１１のドレイン電
圧が低下する。一方ＦＥＴＱ１２はオフ状態となりその
ドレイン電圧が上昇する。これにともなって、レベルシ
フト回路２のＦＥＴＱ２１のゲート電圧が低下しこれに
対応してソース電圧が低下し、ダイオードＤ２１で所定
レベルにレベルシフトされて出力端子ＴＩＯにロウレベ
ルの出力信号ＩＯが出力する。同様に、レベルシフト回
路３の端子ＴＯにハイレベルの出力信号Ｏが出力する。
【０００６】この従来の入力回路は上述のように、電源
電圧ＶＤに加えて参照電圧ＶＲをさらに必要とし、所要
電源が１つ増加する。
電圧ＶＤに加えて参照電圧ＶＲをさらに必要とし、所要
電源が１つ増加する。
【０００７】特開平３−８０７１１号公報に記載された
上記参照電圧を不要とする従来の第２の例の入力回路を
示す図３を参照すると、この図３（Ａ）の入力回路は、
第１の例と同様の差動回路１に加えて、小振幅出力の論
理回路４と、論理回路４より出力振幅が大きい論理回路
５とを用いて図３（Ｂ）に示すような振幅の異なる２つ
の信号Ｄ，Ｅを生成し、期間ＵとＵ以外の期間Ｖとでは
２つの入力信号の大小関係が反転することを利用して差
動回路１の出力を変化させている。この第２の従来例で
は差動回路１にはＥＣＬを、論理回路４，５にはＣＭＯ
Ｓ回路を用いていたが、差動回路１がＳＣＦＬの場合
も、論理回路４，５に直接結合ＦＥＴ論理回路（Ｄｉｒ
ｃｔ−Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ：ＤＣＦ
Ｌ）を用いることにより同様な回路を構成できる。
上記参照電圧を不要とする従来の第２の例の入力回路を
示す図３を参照すると、この図３（Ａ）の入力回路は、
第１の例と同様の差動回路１に加えて、小振幅出力の論
理回路４と、論理回路４より出力振幅が大きい論理回路
５とを用いて図３（Ｂ）に示すような振幅の異なる２つ
の信号Ｄ，Ｅを生成し、期間ＵとＵ以外の期間Ｖとでは
２つの入力信号の大小関係が反転することを利用して差
動回路１の出力を変化させている。この第２の従来例で
は差動回路１にはＥＣＬを、論理回路４，５にはＣＭＯ
Ｓ回路を用いていたが、差動回路１がＳＣＦＬの場合
も、論理回路４，５に直接結合ＦＥＴ論理回路（Ｄｉｒ
ｃｔ−Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ：ＤＣＦ
Ｌ）を用いることにより同様な回路を構成できる。
【０００８】
【発明が解決しようとする課題】上述した従来の入力回
路は、第１の例では、電源電圧に加えて参照電圧をさら
に必要とし、所要電源が１つ増加するという欠点があっ
た。
路は、第１の例では、電源電圧に加えて参照電圧をさら
に必要とし、所要電源が１つ増加するという欠点があっ
た。
【０００９】上記参照電圧を不要とする第２の例では、
出力振幅が異なる２つの論理回路をさらに必要とするた
め、これら論理回路を構成する回路素子の数が増加する
という欠点があった。
出力振幅が異なる２つの論理回路をさらに必要とするた
め、これら論理回路を構成する回路素子の数が増加する
という欠点があった。
【００１０】
【課題を解決するための手段】本発明の入力回路は、ソ
ースが共通接続された第１および第２のトランジスタを
有し前記第１のトランジスタのゲートに入力信号が供給
される差動回路と、前記第１のトランジスタのドレイン
の電圧を予め定めた電圧値分のレベルシフトするレベル
シフト回路とを備える入力回路において、前記第２のト
ランジスタのゲートに前記レベルシフト回路の出力信号
が供給されることを特徴とするものである。
ースが共通接続された第１および第２のトランジスタを
有し前記第１のトランジスタのゲートに入力信号が供給
される差動回路と、前記第１のトランジスタのドレイン
の電圧を予め定めた電圧値分のレベルシフトするレベル
シフト回路とを備える入力回路において、前記第２のト
ランジスタのゲートに前記レベルシフト回路の出力信号
が供給されることを特徴とするものである。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】本発明の入力回路の第１の実施例を図２と
共通の構成要素には共通の参照符号を付して回路図で示
す図１を参照すると、この図に示す本実施例の入力回路
は、ＦＥＴＱ１２のゲートＢがレベルシフト回路２Ａの
出力端子ＴＩＯに接続されている他は図２の差動回路１
と同様の構成の差動回路１Ａと、上述の出力端子ＴＩＯ
がＦＥＴＱ１２のゲートＢに接続されている他は図２の
レベルシフト回路２と同様のレベルシフト回路２Ａと、
図２のレベルシフト回路３と同様のレベルシフト回路３
とを備える。
共通の構成要素には共通の参照符号を付して回路図で示
す図１を参照すると、この図に示す本実施例の入力回路
は、ＦＥＴＱ１２のゲートＢがレベルシフト回路２Ａの
出力端子ＴＩＯに接続されている他は図２の差動回路１
と同様の構成の差動回路１Ａと、上述の出力端子ＴＩＯ
がＦＥＴＱ１２のゲートＢに接続されている他は図２の
レベルシフト回路２と同様のレベルシフト回路２Ａと、
図２のレベルシフト回路３と同様のレベルシフト回路３
とを備える。
【００１３】次に、本実施例の動作について説明する
と、差動回路１の一方のＦＥＴＱ１１のゲート（Ａ点）
に入力端子ＴＩを経由して入力信号Ｉが供給される。ま
ず初期状態として、入力信号ＩがロウレベルのときはＦ
ＥＴＱ１１がオフ状態であり、端子ＴＩＯにはハイレベ
ルの出力信号ＩＯが出力される。一方、ＦＥＴＱ１２の
ゲート（Ｂ点）には、このハイレベルの出力信号ＩＯが
印加されていれのでＦＥＴＱ１２はオン状態であり、抵
抗Ｒ１２の電圧降下によりそのドレイン電圧がロウレベ
ルでありダイオード３１でレベルシフトされたロウレベ
ルの出力信号Ｏが端子ＴＯから出力される。
と、差動回路１の一方のＦＥＴＱ１１のゲート（Ａ点）
に入力端子ＴＩを経由して入力信号Ｉが供給される。ま
ず初期状態として、入力信号ＩがロウレベルのときはＦ
ＥＴＱ１１がオフ状態であり、端子ＴＩＯにはハイレベ
ルの出力信号ＩＯが出力される。一方、ＦＥＴＱ１２の
ゲート（Ｂ点）には、このハイレベルの出力信号ＩＯが
印加されていれのでＦＥＴＱ１２はオン状態であり、抵
抗Ｒ１２の電圧降下によりそのドレイン電圧がロウレベ
ルでありダイオード３１でレベルシフトされたロウレベ
ルの出力信号Ｏが端子ＴＯから出力される。
【００１４】次に、入力信号Ｉがロウレベルからハイレ
ベルに変化すると、これまでオフ状態であったＦＥＴＱ
１１に電流が流れ始め、抵抗Ｒ１１の電圧降下によりド
レイン（Ｃ点）の電圧が低下し始める。これに伴ない、
出力電圧ＩＯすなわちＢ点の電圧も低下し、入力信号Ｉ
が完全にハイレベルに達したときはＦＥＴＱ１１がオン
状態、ＦＥＴＱ１２がオフ状態と上述の初期状態が逆転
される。このとき、ＦＥＴＱ１２がオフ状態になる必要
条件は、Ａ点の電圧がＢ点の電圧より大きいことであ
る。このときのＡ点の入力信号Ｉのハイレベルの電圧を
Ｖｉｈ、Ｃ点の電圧をＶｏｌ、レベルシフト回路２Ａ，
３の負側への電圧シフト量をＶｓとすると、Ｂ点の電圧
ＶｂｈはＶｏｌ−Ｖｓであるため、Ｖｓの必要条件は次
式で表される。
ベルに変化すると、これまでオフ状態であったＦＥＴＱ
１１に電流が流れ始め、抵抗Ｒ１１の電圧降下によりド
レイン（Ｃ点）の電圧が低下し始める。これに伴ない、
出力電圧ＩＯすなわちＢ点の電圧も低下し、入力信号Ｉ
が完全にハイレベルに達したときはＦＥＴＱ１１がオン
状態、ＦＥＴＱ１２がオフ状態と上述の初期状態が逆転
される。このとき、ＦＥＴＱ１２がオフ状態になる必要
条件は、Ａ点の電圧がＢ点の電圧より大きいことであ
る。このときのＡ点の入力信号Ｉのハイレベルの電圧を
Ｖｉｈ、Ｃ点の電圧をＶｏｌ、レベルシフト回路２Ａ，
３の負側への電圧シフト量をＶｓとすると、Ｂ点の電圧
ＶｂｈはＶｏｌ−Ｖｓであるため、Ｖｓの必要条件は次
式で表される。
【００１５】 Ｖｓ＞Ｖｏｌ−Ｖｉｈ………………………………………………………（１） また、逆に、入力信号Ｉがハイレベルからロウレベルに
変化すると、これまでオン状態であったＦＥＴＱ１１の
電流が減少してＣ点の電圧が上昇する。これに伴ない、
Ｂ点の電圧も上昇し、入力信号Ｉが完全にロウレベルに
達したときはＦＥＴＱ１１がオフ状態、ＦＥＴＱ１２が
オン状態となる。このとき、ＦＥＴＱ１１がオフ状態に
なる必要条件は、Ａ点の電圧がＢ点の電圧より小さいこ
とであり。このときのＡ点の入力信号Ｉのロウレベルの
電圧をＶｉｌ、Ｃ点の電圧をＶｏｈ、レベルシフト回路
２Ａ，３の負側への電圧シフト量をＶｓとすると、Ｂ点
の電圧ＶｂｌはＶｏｌ−Ｖｓであるため、Ｖｓの必要条
件は次式で表される。
変化すると、これまでオン状態であったＦＥＴＱ１１の
電流が減少してＣ点の電圧が上昇する。これに伴ない、
Ｂ点の電圧も上昇し、入力信号Ｉが完全にロウレベルに
達したときはＦＥＴＱ１１がオフ状態、ＦＥＴＱ１２が
オン状態となる。このとき、ＦＥＴＱ１１がオフ状態に
なる必要条件は、Ａ点の電圧がＢ点の電圧より小さいこ
とであり。このときのＡ点の入力信号Ｉのロウレベルの
電圧をＶｉｌ、Ｃ点の電圧をＶｏｈ、レベルシフト回路
２Ａ，３の負側への電圧シフト量をＶｓとすると、Ｂ点
の電圧ＶｂｌはＶｏｌ−Ｖｓであるため、Ｖｓの必要条
件は次式で表される。
【００１６】 Ｖｓ＜Ｖｏｈ−Ｖｉｌ………………………………………………………（２） 以上よりレベルシフト回路２Ａ，３の電圧シフト量Ｖｓ
は次式の範囲に設定する必要がある。
は次式の範囲に設定する必要がある。
【００１７】 Ｖｏｌ−Ｖｉｈ＜Ｖｓ＜Ｖｏｈ−Ｖｉｌ…………………………………（３） レベルシフト回路２Ａ，３のＦＥＴＱ２１，Ｑ３１の各
々のしきい値電圧をＶｔ、ゲート幅をＷとすると、ドレ
イン電流Ｉｄとゲート電圧Ｖｇｓとの関係が近似的に次
式で表される。ここでＫは単位ゲート幅当りの電流定数
である。
々のしきい値電圧をＶｔ、ゲート幅をＷとすると、ドレ
イン電流Ｉｄとゲート電圧Ｖｇｓとの関係が近似的に次
式で表される。ここでＫは単位ゲート幅当りの電流定数
である。
【００１８】 Ｉｄ＝ＷＫ（Ｖｇｓ−Ｖｔ）2 ………………………………………………（４） ダイオードＤ２１，Ｄ３１の各々の直列数をｎ、ダイオ
ードの電圧シフト量Ｖｄ、電流源のＦＥＴＱ２２，Ｑ３
２の電流をＩｓとするとレベルシフト回路２Ａ，３の電
圧シフト量Ｖｓは次式で表される。
ードの電圧シフト量Ｖｄ、電流源のＦＥＴＱ２２，Ｑ３
２の電流をＩｓとするとレベルシフト回路２Ａ，３の電
圧シフト量Ｖｓは次式で表される。
【００１９】 Ｖｓ＝−（Ｉｓ／ＷＫ）1/2 −Ｖｔ−ｎＶｄ………………………………（５） したがって、ソースフォロワＦＥＴＱ２１，Ｑ３１およ
び電流源ＦＥＴＱ２２，Ｑ３２の各々のゲート幅やダイ
オードＤ２１，Ｄ３１の直列数を調整することにより、
参照電圧を必要とすることなく電圧シフト量Ｖｓを式
（３）の範囲内に設定することが可能である。
び電流源ＦＥＴＱ２２，Ｑ３２の各々のゲート幅やダイ
オードＤ２１，Ｄ３１の直列数を調整することにより、
参照電圧を必要とすることなく電圧シフト量Ｖｓを式
（３）の範囲内に設定することが可能である。
【００２０】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、正補の出力信号として差動回路のそれぞ
れのＦＥＴのドレイン電圧を直接出力することにより第
２のレべルシフト回路を不要とすることができる。これ
は、例えばＤＣＦＬ回路にＥＣＬレベルを入力する場合
に適用できる。また、ＥＣＬ回路用に差動回路やレベル
シフト回路の能動素子をバイポーラトランジスタとする
ことも、本発明の主旨を逸脱しない限り適用できること
は勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、正補の出力信号として差動回路のそれぞ
れのＦＥＴのドレイン電圧を直接出力することにより第
２のレべルシフト回路を不要とすることができる。これ
は、例えばＤＣＦＬ回路にＥＣＬレベルを入力する場合
に適用できる。また、ＥＣＬ回路用に差動回路やレベル
シフト回路の能動素子をバイポーラトランジスタとする
ことも、本発明の主旨を逸脱しない限り適用できること
は勿論である。
【００２１】
【発明の効果】以上説明したように、本発明の入力回路
は、差動回路の他方の入力に上記差動回路の出力電圧を
レベルシフトした出力信号をスイッチング動作の基準電
圧として供給しているので、上記基準電圧対応の特別の
参照電圧の供給が不要となるとともに、構成素子数も増
加しないという効果がある。
は、差動回路の他方の入力に上記差動回路の出力電圧を
レベルシフトした出力信号をスイッチング動作の基準電
圧として供給しているので、上記基準電圧対応の特別の
参照電圧の供給が不要となるとともに、構成素子数も増
加しないという効果がある。
【図１】本発明の入力回路の一実施例を示す回路図であ
る。
る。
【図２】従来の入力回路の第１の例を示す回路図であ
る。
る。
【図３】従来の入力回路の第２の例を示す回路図および
動作を示す波形図である。
動作を示す波形図である。
１，１Ａ 差動回路 ２，２Ａ，３ レベルシフト回路 ４，５ 論理回路 Ｄ２１，Ｄ３１ ダイオード Ｑ１１〜Ｑ１３，Ｑ２１，Ｑ２２，Ｑ３１，Ｑ３２
トランジスタ Ｒ１１，Ｒ１２ 抵抗
トランジスタ Ｒ１１，Ｒ１２ 抵抗
Claims (2)
- 【請求項１】 ソースが共通接続された第１および第２
のトランジスタを有し前記第１のトランジスタのゲート
に入力信号が供給される差動回路と、 前記第１のトランジスタのドレインの電圧を予め定めた
電圧値分のレベルシフトするレベルシフト回路とを備え
る入力回路において、 前記第２のトランジスタのゲートに前記レベルシフト回
路の出力信号が供給されることを特徴とする入力回路。 - 【請求項２】 エミッタが共通接続された第１および第
２のトランジスタを有し前記第１のトランジスタのベー
スに入力信号が供給される差動回路と、 前記第１のトランジスタのコレクタの電圧を予め定めた
電圧値分のレベルシフトするレベルシフト回路とを備え
る入力回路において、 前記第２のトランジスタのベースに前記レベルシフト回
路の出力信号が供給されることを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5149996A JPH07226667A (ja) | 1993-06-22 | 1993-06-22 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5149996A JPH07226667A (ja) | 1993-06-22 | 1993-06-22 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226667A true JPH07226667A (ja) | 1995-08-22 |
Family
ID=15487192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5149996A Pending JPH07226667A (ja) | 1993-06-22 | 1993-06-22 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226667A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283718A (ja) * | 1985-05-02 | 1987-12-09 | Nec Corp | 論理集積回路装置 |
| JPS62293820A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 論理ゲ−ト回路 |
-
1993
- 1993-06-22 JP JP5149996A patent/JPH07226667A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283718A (ja) * | 1985-05-02 | 1987-12-09 | Nec Corp | 論理集積回路装置 |
| JPS62293820A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 論理ゲ−ト回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960611 |