JPH0720718U - Differential amplifier - Google Patents
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- JPH0720718U JPH0720718U JP5007793U JP5007793U JPH0720718U JP H0720718 U JPH0720718 U JP H0720718U JP 5007793 U JP5007793 U JP 5007793U JP 5007793 U JP5007793 U JP 5007793U JP H0720718 U JPH0720718 U JP H0720718U
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Abstract
(57)【要約】
【目的】 Ｃ−ＭＯＳトランジスタによるプッシュプル
型出力増幅回路を有する差動増幅器に関し、広帯域増幅
を可能とする。
【構成】 反転入力端子６と非反転入力端子７との間に
付与される入力電圧ｖinに応じた出力信号を出力する差
動増幅段３と、Ｃ−ＭＯＳトランジスタによるプッシュ
プル型構成とされており、差動増幅段３からの出力信号
を増幅して出力する出力増幅段１０とを具備した差動増
幅器において、出力増幅段１０の入出力端子間に帰還抵
抗Ｒ1 ，Ｒ2 を具備した構成。
(57) [Abstract] [Objective] A wide band amplification is enabled for a differential amplifier having a push-pull type output amplification circuit using C-MOS transistors. [Structure] A differential amplification stage 3 for outputting an output signal according to an input voltage v in applied between an inverting input terminal 6 and a non-inverting input terminal 7, and a push-pull type structure using a C-MOS transistor. In the differential amplifier including the output amplification stage 10 that amplifies and outputs the output signal from the differential amplification stage 3, feedback resistors R 1 and R 2 are provided between the input and output terminals of the output amplification stage 10. The configuration.
Description
【０００１】[0001]
本考案は差動増幅器に係り、特に、Ｃ−ＭＯＳトランジスタによるプッシュプ ル型出力増幅回路を有する差動増幅器に関する。 The present invention relates to a differential amplifier, and more particularly to a differential amplifier having a push-pull type output amplifier circuit using C-MOS transistors.
【０００２】[0002]
図２は従来の差動増幅器の一例の回路図である。図２に示す差動増幅器１は、 バイアス回路２と差動増幅回路３とソースホロワ４とプッシュプル型出力増幅回 路５により構成されており、数ＭＨｚの高速動作や、重負荷を駆動するのに用い られている。 FIG. 2 is a circuit diagram of an example of a conventional differential amplifier. The differential amplifier 1 shown in FIG. 2 is composed of a bias circuit 2, a differential amplifier circuit 3, a source follower 4, and a push-pull type output amplifier circuit 5, and operates at a high speed of several MHz and drives a heavy load. Is used for.
【０００３】 バイアス回路２は、正の電源電圧ＶDDに一端を接続された抵抗Ｒと、グランド 電圧ＶSS（＝０ボルト）にソースを接続されるとともにゲートとドレインを共通 接続されて抵抗Ｒの他端に接続されたＮチャンネルＭＯＳ型電界効果トランジス タＱ1 とから構成される。ＮチャンネルＭＯＳ型電界効果トランジスタＱ1 の共 通接続端子からは、一定のバイアス電圧が出力される。The bias circuit 2 has a resistor R having one end connected to a positive power supply voltage V DD , a source connected to a ground voltage V SS (= 0 volt), and a gate and a drain commonly connected to each other. And an N-channel MOS type field effect transistor Q 1 connected to the other end of the. A constant bias voltage is output from the common connection terminal of the N-channel MOS field effect transistor Q 1 .
【０００４】 差動増幅回路３は、ＰチャンネルＭＯＳ型電界効果トランジスタＱ2 及びＱ3 と、ＮチャンネルＭＯＳ型電界効果トランジスタＱ4 及びＱ5 及びＱ6 とから構 成される。ＮチャンネルＭＯＳ型電界効果トランジスタＱ4 及びＱ5 はソースを 共通接続された差動型の構成とされており、各ゲートに接続された反転入力端子 ６と非反転入力端子７の間に入力電圧ｖinが印加される。The differential amplifier circuit 3 is composed of P channel MOS type field effect transistors Q 2 and Q 3 and N channel MOS type field effect transistors Q 4 and Q 5 and Q 6 . The N-channel MOS type field effect transistors Q 4 and Q 5 have a differential type configuration in which the sources are commonly connected, and the input voltage is applied between the inverting input terminal 6 and the non-inverting input terminal 7 connected to each gate. v in is applied.
【０００５】 ＮチャンネルＭＯＳ型電界効果トランジスタＱ6 はドレインをこれらの共通ソ ースに、ソースをグランド電圧ＶSSに、ゲートをＮチャンネルＭＯＳ型電界効果 トランジスタＱ1 の共通接続端子にそれぞれ接続されており、ＮチャンネルＭＯ Ｓ型電界効果トランジスタＱ1 によって定電流駆動される。The N-channel MOS field effect transistor Q 6 has a drain connected to these common sources, a source connected to the ground voltage V SS , and a gate connected to a common connection terminal of the N-channel MOS field effect transistor Q 1. Therefore, it is driven at a constant current by the N-channel MOS type field effect transistor Q 1 .
【０００６】 一方、ＰチャンネルＭＯＳ型電界効果トランジスタＱ2 及びＱ3 の各ソースは 正の電源電圧ＶDDに接続され、各ゲートは共通接続されている。また、Ｐチャン ネルＭＯＳ型電界効果トランジスタＱ2 のドレインはゲートと共通接続されてＮ チャンネルＭＯＳ型電界効果トランジスタＱ4 のドレインに、ＰチャンネルＭＯ Ｓ型電界効果トランジスタＱ3 のドレインはＮチャンネルＭＯＳ型電界効果トラ ンジスタＱ5 のドレインにそれぞれ接続されている。On the other hand, the sources of the P-channel MOS type field effect transistors Q 2 and Q 3 are connected to the positive power supply voltage V DD , and the gates are commonly connected. The drain of the P-channel MOS type field effect transistor Q 2 is commonly connected to the gate so that it is connected to the drain of the N-channel MOS type field-effect transistor Q 4 and the drain of the P-channel MOS type field-effect transistor Q 3 is N-channel MOS. Type field effect transistors Q 5 are connected to the respective drains.
【０００７】 すなわち、ＰチャンネルＭＯＳ型電界効果トランジスタＱ2 及びＱ3 はカレン トミラー接続されており、ＰチャンネルＭＯＳ型電界効果トランジスタＱ3 のド レインから入力電圧ｖinに応じた出力電圧ｖOUT を取り出す周知の構成とされて いる。出力電圧ｖOUT は、ソースホロワ４とプッシュプル型出力増幅回路５に供 給される。That is, the P-channel MOS type field effect transistors Q 2 and Q 3 are current mirror connected, and the output voltage v OUT corresponding to the input voltage v in is output from the drain of the P-channel MOS type field effect transistor Q 3. It has a well-known configuration for taking out. The output voltage v OUT is supplied to the source follower 4 and the push-pull type output amplifier circuit 5.
【０００８】 ソースホロワ４は、ＮチャンネルＭＯＳ型電界効果トランジスタＱ7 及びＱ8 から構成される。The source follower 4 is composed of N-channel MOS field effect transistors Q 7 and Q 8 .
【０００９】 ＮチャンネルＭＯＳ型電界効果トランジスタＱ7 のドレインは正の電源電圧Ｖ DD に、ゲートはＰチャンネルＭＯＳ型電界効果トランジスタＱ3 のドレインに、 ソースはＮチャンネルＭＯＳ型電界効果トランジスタＱ8 のドレインにそれぞれ 接続されている。N-channel MOS type field effect transistor Q7Drain is positive power supply voltage V DD The gate is a P-channel MOS field effect transistor Q3The drain and source are N-channel MOS type field effect transistor Q8Respectively connected to the drains of.
【００１０】 また、ＮチャンネルＭＯＳ型電界効果トランジスタＱ8 のソースはグランド電 圧ＶSSに、ゲートはＮチャンネルＭＯＳ型電界効果トランジスタＱ1 の共通接続 端子にそれぞれ接続されている。The source of the N-channel MOS field effect transistor Q 8 is connected to the ground voltage V SS , and the gate is connected to the common connection terminal of the N-channel MOS field effect transistor Q 1 .
【００１１】 これにより、ＮチャンネルＭＯＳ型電界効果トランジスタＱ8 はＮチャンネル ＭＯＳ型電界効果トランジスタＱ1 によって定電流駆動され、ソースホロワトラ ンジスタであるＮチャンネルＭＯＳ型電界効果トランジスタＱ7 の出力負荷とな っている。As a result, the N-channel MOS type field effect transistor Q 8 is driven at a constant current by the N-channel MOS type field effect transistor Q 1 , and the output load of the N-channel MOS type field effect transistor Q 7 which is a source follower transistor. I am
【００１２】 したがって、ＮチャンネルＭＯＳ型電界効果トランジスタＱ7 のソースからは 、ＮチャンネルＭＯＳ型電界効果トランジスタＱ7 の入力信号に応じた出力信号 、すなわち出力電圧ｖOUT に応じた出力信号が取り出され、プッシュプル型出力 増幅回路５に供給される。Accordingly, from the source of the N-channel MOS-type field effect transistor Q 7, an output signal corresponding to the input signal of the N-channel MOS-type field effect transistor Q 7, that is, an output signal corresponding to the output voltage v OUT taken out , Push-pull output is supplied to the amplifier circuit 5.
【００１３】 プッシュプル型出力増幅回路５は、ＰチャンネルＭＯＳ型電界効果トランジス タＱ9 とＮチャンネルＭＯＳ型電界効果トランジスタＱ10とコンデンサＣからな る周知の構成である。The push-pull type output amplifier circuit 5 has a well-known configuration including a P-channel MOS type field effect transistor Q 9 , an N-channel MOS type field effect transistor Q 10 and a capacitor C.
【００１４】 ＰチャンネルＭＯＳ型電界効果トランジスタＱ9 のソースは正の電源電圧ＶDD に、ゲートはＰチャンネルＭＯＳ型電界効果トランジスタＱ3 のドレインに接続 されており、ゲートとドレインの間はにコンデンサＣが接続されている。The source of the P-channel MOS type field effect transistor Q 9 is connected to the positive power source voltage V DD , and the gate is connected to the drain of the P-channel MOS type field effect transistor Q 3 , and a capacitor is provided between the gate and the drain. C is connected.
【００１５】 ＮチャンネルＭＯＳ型電界効果トランジスタＱ10のソースはグランド電圧ＶSS に、ゲートはＮチャンネルＭＯＳ型電界効果トランジスタＱ8 のドレインに、ド レインはＰチャンネルＭＯＳ型電界効果トランジスタＱ9 のドレインと共通接続 されて出力端子８に接続されている。The source of the N-channel MOS type field effect transistor Q 10 is the ground voltage V SS , the gate is the drain of the N-channel MOS type field effect transistor Q 8 , and the drain is the drain of the P-channel MOS type field effect transistor Q 9 . Is commonly connected to the output terminal 8.
【００１６】[0016]
しかしながら上記した従来の差動増幅器では、Ｃ−ＭＯＳ型電界効果トランジ スタにより構成されているためバイポーラトランジスタによる差動増幅器に比べ て出力インピーダンスが高い。このため、数十ＭＨｚの広帯域増幅のために容量 負荷の充放電を高速で行なうことが困難であった。また、増幅段が差動増幅回路 ３とプッシュプル型出力増幅回路５の２段で構成されているため、ループゲイン が高いという問題もあった。 However, the conventional differential amplifier described above has a higher output impedance than the differential amplifier using a bipolar transistor because it is composed of a C-MOS field effect transistor. Therefore, it has been difficult to charge and discharge the capacitive load at high speed for wide band amplification of several tens of MHz. Further, since the amplification stage is composed of two stages, the differential amplification circuit 3 and the push-pull type output amplification circuit 5, there is a problem that the loop gain is high.
【００１７】 そこで本考案は、上記の問題を解決して広帯域増幅を可能とした差動増幅器を 提供することを目的とする。Therefore, an object of the present invention is to provide a differential amplifier that solves the above problems and enables wide band amplification.
【００１８】[0018]
上記の問題は、以下のとおり構成することにより解決される。 The above problem can be solved by configuring as follows.
【００１９】 すなわち、反転入力端子と非反転入力端子との間に付与される入力電圧に応じ た出力信号を出力する差動増幅段と、Ｃ−ＭＯＳトランジスタによるプッシュプ ル型構成とされており、差動増幅段からの出力信号を増幅して出力する出力増幅 段とを具備した差動増幅器において、出力増幅段の入出力端子間に帰還手段を具 備することにより解決される。That is, a differential amplifier stage that outputs an output signal according to an input voltage applied between the inverting input terminal and the non-inverting input terminal, and a push-pull type configuration with a C-MOS transistor, A differential amplifier having an output amplification stage that amplifies and outputs an output signal from the differential amplification stage is solved by providing feedback means between the input and output terminals of the output amplification stage.
【００２０】[0020]
上記のとおり帰還手段を具備した本考案の構成によれば、出力増幅段の出力端 子からみた出力インピーダンスが低インピーダンスとされるように作用する。ま た、帰還手段は差動増幅段の出力負荷となるように作用する。 According to the configuration of the present invention including the feedback means as described above, the output impedance seen from the output terminal of the output amplification stage acts to have a low impedance. Moreover, the feedback means acts as an output load of the differential amplification stage.
【００２１】[0021]
図１は本考案の一実施例の回路図である。図１に示す差動増幅器９は、バイア ス回路２と差動増幅回路３とソースホロワ４とプッシュプル型出力増幅回路１０ により構成されており、数十ＭＨｚの高速動作や、重負荷を駆動するのに用いら れている。 FIG. 1 is a circuit diagram of an embodiment of the present invention. The differential amplifier 9 shown in FIG. 1 is composed of a bias circuit 2, a differential amplifier circuit 3, a source follower 4, and a push-pull output amplifier circuit 10, and drives a high-speed operation of several tens MHz and a heavy load. It is used to
【００２２】 バイアス回路２は、正の電源電圧ＶDDに一端を接続された抵抗Ｒと、グランド 電圧ＶSSにソースを接続されるとともにゲートとドレインを共通接続されて抵抗 Ｒの他端に接続されたＮチャンネルＭＯＳ型電界効果トランジスタＱ1 とから構 成される。ＮチャンネルＭＯＳ型電界効果トランジスタＱ1 の共通接続端子から は、一定のバイアス電圧が出力される。The bias circuit 2 has a resistor R having one end connected to the positive power supply voltage V DD , a source connected to the ground voltage V SS , and a gate and a drain commonly connected to the other end of the resistor R. And an N-channel MOS type field effect transistor Q 1 that has been formed. A constant bias voltage is output from the common connection terminal of the N-channel MOS field effect transistor Q 1 .
【００２３】 差動増幅回路３は、ＰチャンネルＭＯＳ型電界効果トランジスタＱ2 及びＱ3 と、ＮチャンネルＭＯＳ型電界効果トランジスタＱ4 及びＱ5 及びＱ6 とから構 成される。ＮチャンネルＭＯＳ型電界効果トランジスタＱ4 及びＱ5 はソースを 共通接続された差動型の構成とされており、各ゲートに接続された反転入力端子 ６と非反転入力端子７の間に入力電圧ｖinが印加される。The differential amplifier circuit 3 is composed of P-channel MOS field effect transistors Q 2 and Q 3 and N-channel MOS field effect transistors Q 4 and Q 5 and Q 6 . The N-channel MOS type field effect transistors Q 4 and Q 5 have a differential type configuration in which the sources are commonly connected, and the input voltage is applied between the inverting input terminal 6 and the non-inverting input terminal 7 connected to each gate. v in is applied.
【００２４】 ＮチャンネルＭＯＳ型電界効果トランジスタＱ6 はドレインをこれらの共通ソ ースに、ソースをグランド電圧ＶSSに、ゲートをＮチャンネルＭＯＳ型電界効果 トランジスタＱ1 の共通接続端子にそれぞれ接続されており、ＮチャンネルＭＯ Ｓ型電界効果トランジスタＱ1 によって定電流駆動される。The N-channel MOS type field effect transistor Q 6 has its drain connected to these common sources, its source connected to the ground voltage V SS , and its gate connected to the common connection terminal of the N channel MOS type field effect transistor Q 1. Therefore, it is driven at a constant current by the N-channel MOS type field effect transistor Q 1 .
【００２５】 一方、ＰチャンネルＭＯＳ型電界効果トランジスタＱ2 及びＱ3 の各ソースは 正の電源電圧ＶDDに接続され、各ゲートは共通接続されている。また、Ｐチャン ネルＭＯＳ型電界効果トランジスタＱ2 のドレインはゲートと共通接続されてＮ チャンネルＭＯＳ型電界効果トランジスタＱ4 のドレインに、ＰチャンネルＭＯ Ｓ型電界効果トランジスタＱ3 のドレインはＮチャンネルＭＯＳ型電界効果トラ ンジスタＱ4 のドレインにそれぞれ接続されている。On the other hand, the sources of the P-channel MOS type field effect transistors Q 2 and Q 3 are connected to the positive power supply voltage V DD , and the gates are commonly connected. The drain of the P-channel MOS type field effect transistor Q 2 is commonly connected to the gate so that it is connected to the drain of the N-channel MOS type field-effect transistor Q 4 and the drain of the P-channel MOS type field-effect transistor Q 3 is N-channel MOS. Type field effect transistors Q 4 are respectively connected to the drains thereof.
【００２６】 すなわち、ＰチャンネルＭＯＳ型電界効果トランジスタＱ2 及びＱ3 はカレン トミラー接続されており、ＰチャンネルＭＯＳ型電界効果トランジスタＱ3 のド レインから入力電圧ｖinに応じた出力電圧ｖOUT を取り出す周知の構成とされて いる。出力電圧ｖOUT は、ソースホロワ４とプッシュプル型出力増幅回路１０に 供給される。That is, the P-channel MOS type field effect transistors Q 2 and Q 3 are current mirror connected, and the output voltage v OUT corresponding to the input voltage v in is output from the drain of the P-channel MOS type field effect transistor Q 3. It has a well-known configuration for taking out. The output voltage v OUT is supplied to the source follower 4 and the push-pull type output amplifier circuit 10.
【００２７】 ソースホロワ４は、ＮチャンネルＭＯＳ型電界効果トランジスタＱ7 及びＱ8 から構成される。The source follower 4 is composed of N-channel MOS type field effect transistors Q 7 and Q 8 .
【００２８】 ＮチャンネルＭＯＳ型電界効果トランジスタＱ7 のドレインは正の電源電圧Ｖ DD に、ゲートはＰチャンネルＭＯＳ型電界効果トランジスタＱ3 のドレインに、 ソースはＮチャンネルＭＯＳ型電界効果トランジスタＱ8 のドレインにそれぞれ 接続されている。N-channel MOS type field effect transistor Q7Drain is positive power supply voltage V DD The gate is a P-channel MOS field effect transistor Q3The drain and source are N-channel MOS type field effect transistor Q8Respectively connected to the drains of.
【００２９】 また、ＮチャンネルＭＯＳ型電界効果トランジスタＱ8 のソースはグランド電 圧ＶSSに、ゲートはＮチャンネルＭＯＳ型電界効果トランジスタＱ1 の共通接続 端子にそれぞれ接続されている。The source of the N-channel MOS type field effect transistor Q 8 is connected to the ground voltage V SS , and the gate is connected to the common connection terminal of the N-channel MOS type field effect transistor Q 1 .
【００３０】 これにより、ＮチャンネルＭＯＳ型電界効果トランジスタＱ8 はＮチャンネル ＭＯＳ型電界効果トランジスタＱ1 によって定電流駆動され、ソースホロワトラ ンジスタであるＮチャンネルＭＯＳ型電界効果トランジスタＱ7 の出力負荷とな っている。As a result, the N-channel MOS field effect transistor Q 8 is driven at a constant current by the N-channel MOS field effect transistor Q 1 , and the output load of the N-channel MOS field effect transistor Q 7 which is a source follower transistor. I am
【００３１】 したがって、ＮチャンネルＭＯＳ型電界効果トランジスタＱ7 のソースからは 、ＮチャンネルＭＯＳ型電界効果トランジスタＱ7 の入力信号に応じた出力信号 、すなわち出力電圧ｖOUT に応じた出力信号が取り出され、プッシュプル型出力 増幅回路１０に供給される。[0031] Therefore, from the source of the N-channel MOS-type field effect transistor Q 7, an output signal corresponding to the input signal of the N-channel MOS-type field effect transistor Q 7, that is, an output signal corresponding to the output voltage v OUT taken out , Push-pull output is supplied to the amplifier circuit 10.
【００３２】 プッシュプル型出力増幅回路１０は、ＰチャンネルＭＯＳ型電界効果トランジ スタＱ9 とＮチャンネルＭＯＳ型電界効果トランジスタＱ10とコンデンサＣから なる周知の構成に、帰還手段である抵抗Ｒ1 及びＲ2 が追加された構成とされて いる。The push-pull output amplifier circuit 10 has a well-known configuration including a P-channel MOS type field effect transistor Q 9 , an N-channel MOS type field effect transistor Q 10 and a capacitor C, and a resistor R 1 and a feedback means. The configuration is such that R 2 is added.
【００３３】 ＰチャンネルＭＯＳ型電界効果トランジスタＱ9 のソースは正の電源電圧ＶDD に、ゲートはＰチャンネルＭＯＳ型電界効果トランジスタＱ3 のドレインに接続 されており、ゲートとドレインの間、すなわち入出力端子間にはコンデンサＣと 抵抗Ｒ1 が接続されてＰチャンネルＭＯＳ型電界効果トランジスタＱ9 は帰還が かけられている。The source of the P-channel MOS type field effect transistor Q 9 is connected to the positive power supply voltage V DD , and the gate thereof is connected to the drain of the P-channel MOS type field effect transistor Q 3. A capacitor C and a resistor R 1 are connected between the output terminals, and the P channel MOS type field effect transistor Q 9 is fed back.
【００３４】 ＮチャンネルＭＯＳ型電界効果トランジスタＱ10のソースはグランド電圧ＶSS に、ゲートはＮチャンネルＭＯＳ型電界効果トランジスタＱ8 のドレインに、ド レインはＰチャンネルＭＯＳ型電界効果トランジスタＱ9 のドレインと共通接続 されて出力端子８に接続されている。さらに、ゲートとドレインの間、すなわち 入出力端子間には抵抗Ｒ2 が接続されてＰチャンネルＭＯＳ型電界効果トランジ スタＱ10は帰還がかけられている。The source of the N-channel MOS type field effect transistor Q 10 is the ground voltage V SS , the gate is the drain of the N-channel MOS type field effect transistor Q 8 , and the drain is the drain of the P-channel MOS type field effect transistor Q 9 . Is commonly connected to the output terminal 8. Further, a resistor R 2 is connected between the gate and the drain, that is, between the input and output terminals, and the P channel MOS type field effect transistor Q 10 is fed back.
【００３５】 したがって、抵抗Ｒ1 及びＲ2 が接続された分だけ、出力端子８からみた出力 インピーダンスを低インピーダンスにすることができる。このため、出力端子８ に接続される容量負荷の充放電を高速で行なうことができ、数十ＭＨｚの広帯域 増幅、高スルーレート化が可能になる。Therefore, the output impedance seen from the output terminal 8 can be reduced to the extent that the resistors R 1 and R 2 are connected. As a result, the capacitive load connected to the output terminal 8 can be charged and discharged at high speed, wideband amplification of several tens of MHz and high slew rate can be achieved.
【００３６】 また、抵抗Ｒ1 は、ＰチャンネルＭＯＳ型電界効果トランジスタＱ9 の帰還抵 抗であると同時に、差動増幅回路３の負荷抵抗となっている。このため、抵抗Ｒ 1 の値を選んで差動増幅回路３のゲインを低く設定することで、容易にループゲ インを低くすることができる利点がある。Further, the resistance R1Is a P-channel MOS field effect transistor Q9And the load resistance of the differential amplifier circuit 3 at the same time. Therefore, the resistance R 1 There is an advantage that the loop gain can be easily lowered by selecting the value of and setting the gain of the differential amplifier circuit 3 to be low.
【００３７】[0037]
上述の如く本考案によれば、出力インピーダンスを低インピーダンスとするこ とができるきため容量負荷の充放電を高速で行なうことができ、数十ＭＨｚの広 帯域増幅、高スルーレート化が可能になる。また、差動増幅段の出力負荷となる 帰還手段のインピーダンスを選ぶことで、容易にループゲインを低くすることが できる等の特長がある。 As described above, according to the present invention, since the output impedance can be made low impedance, the capacitive load can be charged and discharged at high speed, wide band amplification of several tens of MHz and high slew rate are possible. Become. Moreover, there is a feature that the loop gain can be easily lowered by selecting the impedance of the feedback means that is the output load of the differential amplification stage.
【図面の簡単な説明】[Brief description of drawings]
【図１】本考案の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図２】従来の差動増幅器の一例の回路図である。FIG. 2 is a circuit diagram of an example of a conventional differential amplifier.
１，９ 差動増幅器 ２ バイアス回路 ３ 差動増幅回路 ４ ソースホロワ ５，１０ プッシュプル型出力増幅回路 Ｒ1 ，Ｒ2 抵抗1,9 Differential amplifier 2 Bias circuit 3 Differential amplifier circuit 4 Source follower 5,10 Push-pull type output amplifier circuit R 1 , R 2 resistance
Claims (1)
付与される入力電圧に応じた出力信号を出力する差動増
幅段と、 Ｃ−ＭＯＳトランジスタによるプッシュプル型構成とさ
れており、該差動増幅段からの出力信号を増幅して出力
する出力増幅段とを具備した差動増幅器において、 該出力増幅段の入出力端子間に帰還手段を具備してなる
ことを特徴とする差動増幅器。1. A differential amplification stage that outputs an output signal according to an input voltage applied between an inverting input terminal and a non-inverting input terminal, and a push-pull type configuration using a C-MOS transistor, A differential amplifier including an output amplification stage that amplifies and outputs an output signal from the differential amplification stage, wherein feedback means is provided between input and output terminals of the output amplification stage. Motion amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007793U JPH0720718U (en) | 1993-09-14 | 1993-09-14 | Differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007793U JPH0720718U (en) | 1993-09-14 | 1993-09-14 | Differential amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720718U true JPH0720718U (en) | 1995-04-11 |
Family
ID=12848951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5007793U Pending JPH0720718U (en) | 1993-09-14 | 1993-09-14 | Differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720718U (en) |
-
1993
- 1993-09-14 JP JP5007793U patent/JPH0720718U/en active Pending
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