JPH07202178A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07202178A JPH07202178A JP5351053A JP35105393A JPH07202178A JP H07202178 A JPH07202178 A JP H07202178A JP 5351053 A JP5351053 A JP 5351053A JP 35105393 A JP35105393 A JP 35105393A JP H07202178 A JPH07202178 A JP H07202178A
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
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Abstract
(57)【要約】
【目的】本発明は、低消費電力用ＬＳＩを実現するＭＯ
Ｓ型トランジスタおよびその製造方法において、基板の
不純物濃度が低濃度であっても、所定のしきい値電圧を
維持できるようにすることを最も主要な特徴とする。 【構成】たとえば、シリコン基板１１上に、約７０ｎｍ
厚のゲート絶縁膜１２を形成する。そして、その上に、
５０ｎｍ厚の多結晶シリコン膜１３ａを化学蒸着法によ
り堆積した後、プラズマエッチングによりゲート電極１
３を形成する。また、多結晶シリコン膜１３ａの上に、
低圧化学蒸着法により０．３μｍ厚程度の多結晶シリコ
ン−ゲルマニウム膜１３ｂを選択的にエピタキシャル成
長させる。こうして、ゲート電極１３を、多結晶シリコ
ン膜１３ａと多結晶シリコン−ゲルマニウム膜１３ｂと
からなる二層構造とすることで、Ｓファクタの値が７０
ｍＶ／ｄｅｃ以下のトランジスタを実現する構成となっ
ている。
Ｓ型トランジスタおよびその製造方法において、基板の
不純物濃度が低濃度であっても、所定のしきい値電圧を
維持できるようにすることを最も主要な特徴とする。 【構成】たとえば、シリコン基板１１上に、約７０ｎｍ
厚のゲート絶縁膜１２を形成する。そして、その上に、
５０ｎｍ厚の多結晶シリコン膜１３ａを化学蒸着法によ
り堆積した後、プラズマエッチングによりゲート電極１
３を形成する。また、多結晶シリコン膜１３ａの上に、
低圧化学蒸着法により０．３μｍ厚程度の多結晶シリコ
ン−ゲルマニウム膜１３ｂを選択的にエピタキシャル成
長させる。こうして、ゲート電極１３を、多結晶シリコ
ン膜１３ａと多結晶シリコン−ゲルマニウム膜１３ｂと
からなる二層構造とすることで、Ｓファクタの値が７０
ｍＶ／ｄｅｃ以下のトランジスタを実現する構成となっ
ている。
Description
【０００１】
【産業上の利用分野】この発明は、たとえばＭＩＳ（Ｍ
ｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）構造を有する半導体装置およびその製造方法に
関するもので、特に低消費電力用ＬＳＩ（Ｌａｒｇｅ
Ｓｃａｌｅ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）に
使用されるものである。
ｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）構造を有する半導体装置およびその製造方法に
関するもので、特に低消費電力用ＬＳＩ（Ｌａｒｇｅ
Ｓｃａｌｅ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）に
使用されるものである。
【０００２】
【従来の技術】たとえば、ＭＩＳ型半導体装置において
低消費電力用ＬＳＩを実現するには、ＭＩＳトランジス
タにゲート電圧を印加しないときに流れるドレイン電流
をなるべく小さくする必要がある。
低消費電力用ＬＳＩを実現するには、ＭＩＳトランジス
タにゲート電圧を印加しないときに流れるドレイン電流
をなるべく小さくする必要がある。
【０００３】従来、このためには、ＭＩＳトランジスタ
のサブスレショールド特性の改善が重要であるとの認識
により、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）構造やＳＪＥＴ（Ｓｈａｌｌｏｗ−Ｊｕｎｃｔ
ｉｏｎ−ｗｅｌｌ Ｔｒａｎｓｉｓｔｏｒ）構造などが
提案されている。
のサブスレショールド特性の改善が重要であるとの認識
により、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）構造やＳＪＥＴ（Ｓｈａｌｌｏｗ−Ｊｕｎｃｔ
ｉｏｎ−ｗｅｌｌ Ｔｒａｎｓｉｓｔｏｒ）構造などが
提案されている。
【０００４】なお、ＳＪＥＴ構造の詳細については、た
とえば「Ｔｏｍｏｈｉｓａ．Ｍｉｚｕｎｏ，”Ａｎａｌ
ｙｔｉｃａｌ Ｍｏｄｅｌ ｆｏｒ Ｈｉｇｈ−Ｐｅｒ
ｆｏｒｍａｎｃｅ Ｓｈａｌｌｏｗ−Ｊｕｎｃｔｉｏｎ
−ｗｅｌｌ Ｔｒａｎｓｉｓｔｏｒ（ＳＪＥＴ） ｗｉ
ｔｈ ａ Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｃｈａｎｎ
ｅｌ Ｓｔｒｕｃｔｕｒｅ”，ＩＥＥＥ ＴＲＡＮＳＡ
ＣＴＩＯＮＳ ＯＮＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
Ｓ．ＶＯＬ、４，ＮＯ．１，ＪＡＮＵＡＲＹ１９９３」
に記載されている。
とえば「Ｔｏｍｏｈｉｓａ．Ｍｉｚｕｎｏ，”Ａｎａｌ
ｙｔｉｃａｌ Ｍｏｄｅｌ ｆｏｒ Ｈｉｇｈ−Ｐｅｒ
ｆｏｒｍａｎｃｅ Ｓｈａｌｌｏｗ−Ｊｕｎｃｔｉｏｎ
−ｗｅｌｌ Ｔｒａｎｓｉｓｔｏｒ（ＳＪＥＴ） ｗｉ
ｔｈ ａ Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｃｈａｎｎ
ｅｌ Ｓｔｒｕｃｔｕｒｅ”，ＩＥＥＥ ＴＲＡＮＳＡ
ＣＴＩＯＮＳ ＯＮＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
Ｓ．ＶＯＬ、４，ＮＯ．１，ＪＡＮＵＡＲＹ１９９３」
に記載されている。
【０００５】これらの提案によって、サブスレショール
ド特性の目安となるＳファクタ（小さいほど良い）は７
０ｍＶ／ｄｅｃまで改善（従来構造では９０ｍＶ／ｄｅ
ｃ）されている。
ド特性の目安となるＳファクタ（小さいほど良い）は７
０ｍＶ／ｄｅｃまで改善（従来構造では９０ｍＶ／ｄｅ
ｃ）されている。
【０００６】さらに、Ｓファクタを改善するためには、
基板の不純物濃度を低下させる必要がある。
基板の不純物濃度を低下させる必要がある。
【０００７】しかしながら、基板の不純物濃度を低下さ
せると、それにともなってトランジスタのしきい値電圧
も低下されるため、トランジスタが十分にカットオフし
なくなるという問題が生じる。
せると、それにともなってトランジスタのしきい値電圧
も低下されるため、トランジスタが十分にカットオフし
なくなるという問題が生じる。
【０００８】このため、従来、ゲート電極材料として用
いられてきたＮ型多結晶シリコンにかえてＰ型多結晶シ
リコンを用いると、今度は、しきい値電圧が上昇し過ぎ
てオンしなくなるという問題がある。
いられてきたＮ型多結晶シリコンにかえてＰ型多結晶シ
リコンを用いると、今度は、しきい値電圧が上昇し過ぎ
てオンしなくなるという問題がある。
【０００９】
【発明が解決しようとする課題】上記したように、従来
においては、Ｓファクタを改善しようと基板の不純物濃
度を低下させると、ゲート電極材料がＮ型多結晶シリコ
ンの場合には、それにともなってトランジスタのしきい
値電圧も低下されるためにトランジスタが十分にカット
オフしなくなり、Ｐ型多結晶シリコンの場合には、逆に
しきい値電圧が上昇し過ぎてオンしなくなるという問題
があった。
においては、Ｓファクタを改善しようと基板の不純物濃
度を低下させると、ゲート電極材料がＮ型多結晶シリコ
ンの場合には、それにともなってトランジスタのしきい
値電圧も低下されるためにトランジスタが十分にカット
オフしなくなり、Ｐ型多結晶シリコンの場合には、逆に
しきい値電圧が上昇し過ぎてオンしなくなるという問題
があった。
【００１０】そこで、この発明は、基板の不純物濃度を
低下させても所定のしきい値電圧を維持でき、より低い
消費電力を達成することが可能な半導体装置およびその
製造方法を提供することを目的としている。
低下させても所定のしきい値電圧を維持でき、より低い
消費電力を達成することが可能な半導体装置およびその
製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、ゲート絶縁膜
上に、多結晶シリコン膜および多結晶シリコン−ゲルマ
ニウム膜からなる二層構造のゲート電極を有してなる構
成とされている。
めに、この発明の半導体装置にあっては、ゲート絶縁膜
上に、多結晶シリコン膜および多結晶シリコン−ゲルマ
ニウム膜からなる二層構造のゲート電極を有してなる構
成とされている。
【００１２】また、この発明の半導体装置の製造方法に
あっては、半導体基板上にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に多結晶シリコン膜を堆積する
工程と、この多結晶シリコン膜をゲート電極形状に加工
する工程と、このゲート電極形状の多結晶シリコン膜の
上に多結晶シリコン−ゲルマニウム膜を堆積する工程と
からなっている。
あっては、半導体基板上にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に多結晶シリコン膜を堆積する
工程と、この多結晶シリコン膜をゲート電極形状に加工
する工程と、このゲート電極形状の多結晶シリコン膜の
上に多結晶シリコン−ゲルマニウム膜を堆積する工程と
からなっている。
【００１３】また、この発明の半導体装置にあっては、
ゲート絶縁膜上に、多結晶シリコン膜、多結晶シリコン
−ゲルマニウム膜、および多結晶高融点金属−半導体合
金膜からなる三層構造のゲート電極を有してなる構成と
されている。
ゲート絶縁膜上に、多結晶シリコン膜、多結晶シリコン
−ゲルマニウム膜、および多結晶高融点金属−半導体合
金膜からなる三層構造のゲート電極を有してなる構成と
されている。
【００１４】また、この発明の半導体装置の製造方法に
あっては、半導体基板上にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に多結晶シリコン膜を堆積する
工程と、この多結晶シリコン膜をゲート電極形状に加工
する工程と、このゲート電極形状の多結晶シリコン膜の
上に多結晶シリコン−ゲルマニウム膜を堆積する工程
と、この多結晶シリコン−ゲルマニウム膜の上に多結晶
高融点金属−シリコン膜を堆積する工程とからなってい
る。
あっては、半導体基板上にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に多結晶シリコン膜を堆積する
工程と、この多結晶シリコン膜をゲート電極形状に加工
する工程と、このゲート電極形状の多結晶シリコン膜の
上に多結晶シリコン−ゲルマニウム膜を堆積する工程
と、この多結晶シリコン−ゲルマニウム膜の上に多結晶
高融点金属−シリコン膜を堆積する工程とからなってい
る。
【００１５】また、この発明の半導体装置の製造方法に
あっては、半導体基板上にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に多結晶シリコン膜を堆積する
工程と、この多結晶シリコン膜をゲート電極形状に加工
する工程と、このゲート電極形状の多結晶シリコン膜の
上に多結晶シリコン−ゲルマニウム膜を堆積する工程
と、この多結晶シリコン−ゲルマニウム膜の上に多結晶
高融点金属膜を堆積する工程と、この多結晶高融点金属
膜および前記多結晶シリコン−ゲルマニウム膜により多
結晶高融点金属−半導体合金膜を形成する工程とからな
っている。
あっては、半導体基板上にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に多結晶シリコン膜を堆積する
工程と、この多結晶シリコン膜をゲート電極形状に加工
する工程と、このゲート電極形状の多結晶シリコン膜の
上に多結晶シリコン−ゲルマニウム膜を堆積する工程
と、この多結晶シリコン−ゲルマニウム膜の上に多結晶
高融点金属膜を堆積する工程と、この多結晶高融点金属
膜および前記多結晶シリコン−ゲルマニウム膜により多
結晶高融点金属−半導体合金膜を形成する工程とからな
っている。
【００１６】さらに、この発明の半導体装置の製造方法
にあっては、半導体基板上にゲート絶縁膜を形成する工
程と、このゲート絶縁膜上に多結晶シリコン膜を堆積す
る工程と、この多結晶シリコン膜をゲート電極形状に加
工する工程と、このゲート電極形状の多結晶シリコン膜
の上に多結晶シリコン−ゲルマニウム膜を堆積する工程
と、この多結晶シリコン−ゲルマニウム膜上を含む、前
記半導体基板の表面に多結晶高融点金属膜を堆積する工
程と、この多結晶高融点金属膜と、これに接触する前記
多結晶シリコン−ゲルマニウム膜とを反応させて多結晶
高融点金属−半導体合金膜を形成する工程と、未反応の
前記多結晶高融点金属膜を除去する工程とからなってい
る。
にあっては、半導体基板上にゲート絶縁膜を形成する工
程と、このゲート絶縁膜上に多結晶シリコン膜を堆積す
る工程と、この多結晶シリコン膜をゲート電極形状に加
工する工程と、このゲート電極形状の多結晶シリコン膜
の上に多結晶シリコン−ゲルマニウム膜を堆積する工程
と、この多結晶シリコン−ゲルマニウム膜上を含む、前
記半導体基板の表面に多結晶高融点金属膜を堆積する工
程と、この多結晶高融点金属膜と、これに接触する前記
多結晶シリコン−ゲルマニウム膜とを反応させて多結晶
高融点金属−半導体合金膜を形成する工程と、未反応の
前記多結晶高融点金属膜を除去する工程とからなってい
る。
【００１７】
【作用】この発明は、上記した手段により、ゲート電極
材料の仕事関数の値をＮ型多結晶シリコンとＰ型多結晶
シリコンの中間に設定できるようになるため、Ｓファク
タの値が７０ｍＶ／ｄｅｃ以下のトランジスタを実現す
ることが可能となるものである。
材料の仕事関数の値をＮ型多結晶シリコンとＰ型多結晶
シリコンの中間に設定できるようになるため、Ｓファク
タの値が７０ｍＶ／ｄｅｃ以下のトランジスタを実現す
ることが可能となるものである。
【００１８】
【実施例】以下、この発明の実施例について図面を参照
して説明する。
して説明する。
【００１９】図１は、本発明の第１の実施例にかかるＭ
ＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）型トランジスタの主要部の断面構造を示すもの
である。
ＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）型トランジスタの主要部の断面構造を示すもの
である。
【００２０】すなわち、シリコン基板１１上に、約７０
ｎｍ厚のゲート絶縁膜１２を介して、たとえば二層構造
のゲート電極１３が設けられた構成となっている。
ｎｍ厚のゲート絶縁膜１２を介して、たとえば二層構造
のゲート電極１３が設けられた構成となっている。
【００２１】このゲート電極１３は、上記ゲート絶縁膜
１２上に堆積された、たとえば５０ｎｍ厚の多結晶シリ
コン膜（Ｓｉ）１３ａと、その上に堆積された、たとえ
ば３００ｎｍ厚の多結晶シリコン−ゲルマニウム膜（Ｓ
ｉＧｅ）１３ｂとからなっている。
１２上に堆積された、たとえば５０ｎｍ厚の多結晶シリ
コン膜（Ｓｉ）１３ａと、その上に堆積された、たとえ
ば３００ｎｍ厚の多結晶シリコン−ゲルマニウム膜（Ｓ
ｉＧｅ）１３ｂとからなっている。
【００２２】ソース，ドレイン領域１４，１５は、通常
のＭＯＳ型トランジスタトと同様に、ゲート電極１３の
両側の、上記シリコン基板１１の表面領域にそれぞれ配
置され、図示していない金属膜により各電極が外部に引
き出される。
のＭＯＳ型トランジスタトと同様に、ゲート電極１３の
両側の、上記シリコン基板１１の表面領域にそれぞれ配
置され、図示していない金属膜により各電極が外部に引
き出される。
【００２３】ゲート電極１３の導電型としては、所望の
しきい値電圧によってＮ型またはＰ型が選ばれる。
しきい値電圧によってＮ型またはＰ型が選ばれる。
【００２４】また、多結晶シリコン膜は、粒径が小さい
ほど、その上に堆積する多結晶シリコン−ゲルマニウム
膜を安定に成膜できるため、粒径の小さい極限では非晶
質膜の場合もある。
ほど、その上に堆積する多結晶シリコン−ゲルマニウム
膜を安定に成膜できるため、粒径の小さい極限では非晶
質膜の場合もある。
【００２５】このように、ゲート電極１３を、ゲート絶
縁膜１２側より多結晶シリコン膜１３ａおよび多結晶シ
リコン−ゲルマニウム膜１３ｂを順に堆積してなる二層
構造とすることにより、ゲート電極材料の仕事関数の値
をＮ型多結晶シリコンとＰ型多結晶シリコンの中間に設
定できるようになる。
縁膜１２側より多結晶シリコン膜１３ａおよび多結晶シ
リコン−ゲルマニウム膜１３ｂを順に堆積してなる二層
構造とすることにより、ゲート電極材料の仕事関数の値
をＮ型多結晶シリコンとＰ型多結晶シリコンの中間に設
定できるようになる。
【００２６】この結果、シリコン基板１１の不純物濃度
が低い場合においても、トランジスタのしきい値電圧を
所定の値とすることが可能となる。
が低い場合においても、トランジスタのしきい値電圧を
所定の値とすることが可能となる。
【００２７】ここで、従来より、ゲート電極に多結晶シ
リコン−ゲルマニウム膜を用いて、その仕事関数を変え
るというアイデアはあった（たとえば、Ｋｉｎｇ，
Ｔ．，ｅｔ ａｌ．”Ａ ｖａｒｉａｂｌｅ−ｗｏｒｋ
−ｆｕｎｃｔｉｏｎ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ
−Ｓｉｌ−ｘ−Ｇｅｘ ｇａｔｅｍａｔｅｒｉａｌ ｆ
ｏｒ ｓｕｂｍｉｃｒｏｍｅｔｅｒ ＣＭＯＳ ｔｅｃ
ｈｎｏｌｏｇｙ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔ．，ＥＤＬ−１２，ｎｏ．１０，ｐ
ｐ．５３３，Ｏｃｔ． １９９１）。
リコン−ゲルマニウム膜を用いて、その仕事関数を変え
るというアイデアはあった（たとえば、Ｋｉｎｇ，
Ｔ．，ｅｔ ａｌ．”Ａ ｖａｒｉａｂｌｅ−ｗｏｒｋ
−ｆｕｎｃｔｉｏｎ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ
−Ｓｉｌ−ｘ−Ｇｅｘ ｇａｔｅｍａｔｅｒｉａｌ ｆ
ｏｒ ｓｕｂｍｉｃｒｏｍｅｔｅｒ ＣＭＯＳ ｔｅｃ
ｈｎｏｌｏｇｙ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔ．，ＥＤＬ−１２，ｎｏ．１０，ｐ
ｐ．５３３，Ｏｃｔ． １９９１）。
【００２８】しかしながら、ゲート電極にＮ型多結晶シ
リコン−ゲルマニウム膜を用いた場合、伝導帯のバンド
端エネルギが変化しないため、仕事関数は通常の多結晶
シリコンの場合と変わらない。
リコン−ゲルマニウム膜を用いた場合、伝導帯のバンド
端エネルギが変化しないため、仕事関数は通常の多結晶
シリコンの場合と変わらない。
【００２９】また、Ｐ型多結晶シリコン−ゲルマニウム
膜のゲート電極では仕事関数の変化は存在するものの、
ｎＭＯＳトランジスタを用いようとする場合には、Ｎ型
のゲート電極の方がしきい値電圧を０．３Ｖ〜０．５Ｖ
という所定の値に設定しやすい。
膜のゲート電極では仕事関数の変化は存在するものの、
ｎＭＯＳトランジスタを用いようとする場合には、Ｎ型
のゲート電極の方がしきい値電圧を０．３Ｖ〜０．５Ｖ
という所定の値に設定しやすい。
【００３０】このような理由により、一般には、ゲート
電極に多結晶シリコン−ゲルマニウム膜は使われていな
い。
電極に多結晶シリコン−ゲルマニウム膜は使われていな
い。
【００３１】ところが、多結晶シリコン−ゲルマニウム
膜を多結晶シリコン膜を介してゲート絶縁膜上に堆積す
ることで、上記の理由を解決できることが分かった。
膜を多結晶シリコン膜を介してゲート絶縁膜上に堆積す
ることで、上記の理由を解決できることが分かった。
【００３２】これは、シリコン−ゲルマニウムをシリコ
ン上にエピタキシャル成長させると、格子定数の不整合
によりゲート絶縁膜上のシリコンの伝導帯エネルギが変
化することを利用するものである。
ン上にエピタキシャル成長させると、格子定数の不整合
によりゲート絶縁膜上のシリコンの伝導帯エネルギが変
化することを利用するものである。
【００３３】次に、図２ないし図４を参照して、図１に
示したＭＯＳ型トランジスタの製造方法について説明す
る。
示したＭＯＳ型トランジスタの製造方法について説明す
る。
【００３４】たとえば、５０Ωｃｍないし１００Ωｃｍ
のＰ型シリコン基板１１の表面に、まず、０．２μｍ厚
程度の熱酸化膜２１を形成する。そして、通常のフォト
リソグラフィ工程により、ｐＭＯＳトランジスタ領域の
熱酸化膜２１を選択的に剥離し、引き続いてｐＭＯＳト
ランジスタ領域にＮ型不純物をイオン注入する。
のＰ型シリコン基板１１の表面に、まず、０．２μｍ厚
程度の熱酸化膜２１を形成する。そして、通常のフォト
リソグラフィ工程により、ｐＭＯＳトランジスタ領域の
熱酸化膜２１を選択的に剥離し、引き続いてｐＭＯＳト
ランジスタ領域にＮ型不純物をイオン注入する。
【００３５】この後、図示していないレジストを剥離
し、１１９０℃の窒素および酸素の混合雰囲気中で、１
時間ないし２時間程度の熱拡散を行うことにより、ｐＭ
ＯＳトランジスタ領域に、表面濃度が５Ｅ１６（５×１
０16）ｃｍ-2で、接合深さが２μｍ程度のＮウェル拡散
層２２を形成する（以上、図２（ａ））。
し、１１９０℃の窒素および酸素の混合雰囲気中で、１
時間ないし２時間程度の熱拡散を行うことにより、ｐＭ
ＯＳトランジスタ領域に、表面濃度が５Ｅ１６（５×１
０16）ｃｍ-2で、接合深さが２μｍ程度のＮウェル拡散
層２２を形成する（以上、図２（ａ））。
【００３６】次いで、シリコン基板１１の表面の熱酸化
膜２１を全面的に剥離し、改めて０．１μｍ厚程度の熱
酸化膜２３を全面に形成し、さらに０．１５μｍ厚程度
の多結晶シリコン膜２４、および０．２μｍ厚程度のシ
リコン窒化膜２５を、通常の化学蒸着法により一様に堆
積する。
膜２１を全面的に剥離し、改めて０．１μｍ厚程度の熱
酸化膜２３を全面に形成し、さらに０．１５μｍ厚程度
の多結晶シリコン膜２４、および０．２μｍ厚程度のシ
リコン窒化膜２５を、通常の化学蒸着法により一様に堆
積する。
【００３７】そして、ｎＭＯＳ，ｐＭＯＳトランジスタ
の活性領域、基板コンタクトないしウェルコンタクト領
域をフォトリソグラフィ工程によりレジスト（図示して
いない）で覆い、方向性のプラズマエッチングでシリコ
ン窒化膜２５をエッチングする。
の活性領域、基板コンタクトないしウェルコンタクト領
域をフォトリソグラフィ工程によりレジスト（図示して
いない）で覆い、方向性のプラズマエッチングでシリコ
ン窒化膜２５をエッチングする。
【００３８】このエッチングは、多結晶シリコン膜２４
をストッパとして行われ、シリコン基板１１へのダメー
ジが入らないように考慮される（以上、図２（ｂ））。
をストッパとして行われ、シリコン基板１１へのダメー
ジが入らないように考慮される（以上、図２（ｂ））。
【００３９】次いで、フォトリソグラフィ工程によりｐ
ＭＯＳトランジスタ領域をレジスト（図示していない）
で覆い、このレジストとシリコン窒化膜２５とをマスク
として、ｎＭＯＳトランジスタ領域にＰ型不純物のチャ
ネルストッパイオン注入を行い、イオン注入層２６を形
成する。
ＭＯＳトランジスタ領域をレジスト（図示していない）
で覆い、このレジストとシリコン窒化膜２５とをマスク
として、ｎＭＯＳトランジスタ領域にＰ型不純物のチャ
ネルストッパイオン注入を行い、イオン注入層２６を形
成する。
【００４０】この際の加速電圧およびドーズ量は、イオ
ン注入層２６の最終的な不純物濃度が１Ｅ１７〜５Ｅ１
７（１×１０17〜５×１０17）ｃｍ-3、深さが１μｍ程
度となるように調整されることが望ましい。
ン注入層２６の最終的な不純物濃度が１Ｅ１７〜５Ｅ１
７（１×１０17〜５×１０17）ｃｍ-3、深さが１μｍ程
度となるように調整されることが望ましい。
【００４１】今度は、フォトリソグラフィ工程によりｎ
ＭＯＳトランジスタ領域をレジスト（図示していない）
で覆い、このレジストとシリコン窒化膜２５とをマスク
として、ｐＭＯＳトランジスタ領域にＮ型不純物のチャ
ネルストッパイオン注入を行い、イオン注入層２７を形
成する。
ＭＯＳトランジスタ領域をレジスト（図示していない）
で覆い、このレジストとシリコン窒化膜２５とをマスク
として、ｐＭＯＳトランジスタ領域にＮ型不純物のチャ
ネルストッパイオン注入を行い、イオン注入層２７を形
成する。
【００４２】この際の加速電圧およびドーズ量は、イオ
ン注入層２７の最終的な不純物濃度が１Ｅ１７〜５Ｅ１
７（１×１０17〜５×１０17）ｃｍ-3、深さが１μｍ程
度となるように調整されることが望ましい（以上、図２
（ｃ））。
ン注入層２７の最終的な不純物濃度が１Ｅ１７〜５Ｅ１
７（１×１０17〜５×１０17）ｃｍ-3、深さが１μｍ程
度となるように調整されることが望ましい（以上、図２
（ｃ））。
【００４３】次いで、熱酸化を行い、シリコン窒化膜２
５をマスクとして、素子分離領域に０．５μｍないし
０．９μｍ厚のフィールド絶縁膜２８を形成する。
５をマスクとして、素子分離領域に０．５μｍないし
０．９μｍ厚のフィールド絶縁膜２８を形成する。
【００４４】そして、シリコン窒化膜２５を剥離した
後、さらにシリコン基板１１の表面を０．１μｍ厚程度
酸化させ、前酸化膜２９を形成する（以上、図３
（ａ））。
後、さらにシリコン基板１１の表面を０．１μｍ厚程度
酸化させ、前酸化膜２９を形成する（以上、図３
（ａ））。
【００４５】次いで、前酸化膜２９を剥離し、１０ｎｍ
厚前後の犠牲酸化膜３０を熱酸化により形成した後、ｎ
ＭＯＳ，ｐＭＯＳトランジスタのそれぞれの活性領域に
必要な不純物をイオン注入し、Ｐ層３１，Ｎ層３２をそ
れぞれ形成する。
厚前後の犠牲酸化膜３０を熱酸化により形成した後、ｎ
ＭＯＳ，ｐＭＯＳトランジスタのそれぞれの活性領域に
必要な不純物をイオン注入し、Ｐ層３１，Ｎ層３２をそ
れぞれ形成する。
【００４６】この際の不純物のドーズ量および加速電圧
は、トランジスタの使用条件などによってまちまちであ
るが、特にＳファクタを改善したい場合、製造工程終了
後のチャネル不純物のピーク濃度が１Ｅ１７（１×１０
17）ｃｍ-3を越えないように注意すべきである。
は、トランジスタの使用条件などによってまちまちであ
るが、特にＳファクタを改善したい場合、製造工程終了
後のチャネル不純物のピーク濃度が１Ｅ１７（１×１０
17）ｃｍ-3を越えないように注意すべきである。
【００４７】この条件では、通常の多結晶シリコン膜を
用いたゲート電極の場合にはしきい値電圧が低くなり過
ぎるが、本発明によるゲート電極構造を用いることによ
り、所望のしきい値電圧を得ることができる（以上、図
３（ｂ））。
用いたゲート電極の場合にはしきい値電圧が低くなり過
ぎるが、本発明によるゲート電極構造を用いることによ
り、所望のしきい値電圧を得ることができる（以上、図
３（ｂ））。
【００４８】次いで、犠牲酸化膜３０を剥離し、清浄な
シリコン面を露出させた後、７０ｎｍ厚のゲート絶縁膜
１２を形成する。
シリコン面を露出させた後、７０ｎｍ厚のゲート絶縁膜
１２を形成する。
【００４９】ゲート絶縁膜１２の膜厚は７０ｎｍに限ら
ないが、１００ｎｍ厚以下であることが望ましい。
ないが、１００ｎｍ厚以下であることが望ましい。
【００５０】そして、このゲート絶縁膜１２上に、たと
えば５０ｎｍ厚の多結晶シリコン膜１３ａを化学蒸着法
により堆積する。
えば５０ｎｍ厚の多結晶シリコン膜１３ａを化学蒸着法
により堆積する。
【００５１】多結晶シリコン膜１３ａの膜厚は、その膜
質の違いにより、製造工程終了後、ゲート絶縁膜１２に
接した場所でのバンド構造が変化するため、５０ｎｍ厚
よりも多少前後させた方が良い場合もある。
質の違いにより、製造工程終了後、ゲート絶縁膜１２に
接した場所でのバンド構造が変化するため、５０ｎｍ厚
よりも多少前後させた方が良い場合もある。
【００５２】さらに、その多結晶シリコン膜１３ａ上
に、５０ｎｍ厚前後の絶縁膜３５を堆積する。
に、５０ｎｍ厚前後の絶縁膜３５を堆積する。
【００５３】この絶縁膜３５としては、たとえばシリコ
ン窒化膜が望ましい（以上、図３（ｃ））。
ン窒化膜が望ましい（以上、図３（ｃ））。
【００５４】次いで、絶縁膜３５および多結晶シリコン
膜１３ａをプラズマエッチングし、上記したゲート電極
１３の第１層目を形成する。
膜１３ａをプラズマエッチングし、上記したゲート電極
１３の第１層目を形成する。
【００５５】この際、多結晶シリコン膜１３ａのエッチ
ングは、ゲート絶縁膜１２をストッパとして行われ、ゲ
ート電極１３以外の領域では、ゲート絶縁膜１２および
フィールド絶縁膜２８の表面が露出される。
ングは、ゲート絶縁膜１２をストッパとして行われ、ゲ
ート電極１３以外の領域では、ゲート絶縁膜１２および
フィールド絶縁膜２８の表面が露出される。
【００５６】引き続き、絶縁膜３５および多結晶シリコ
ン膜１３ａをマスクとして、ｎＭＯＳトランジスタ領域
に、実効チャネル長を縮小するための低濃度Ｎ- 拡散層
３６をイオン注入により形成する。
ン膜１３ａをマスクとして、ｎＭＯＳトランジスタ領域
に、実効チャネル長を縮小するための低濃度Ｎ- 拡散層
３６をイオン注入により形成する。
【００５７】通常、３０ｋｅＶの加速電圧で、かつ１Ｅ
１３（１×１０13）ｃｍ-2程度のドーズ量で、リンをイ
オン注入する。
１３（１×１０13）ｃｍ-2程度のドーズ量で、リンをイ
オン注入する。
【００５８】このイオン注入により、不純物がシリコン
基板１１中のチャネル領域に到達するのを防ぐには、多
結晶シリコン膜１３ａだけでは膜厚が薄いので、絶縁膜
３５を堆積するようにしている（以下、図４（ａ））。
基板１１中のチャネル領域に到達するのを防ぐには、多
結晶シリコン膜１３ａだけでは膜厚が薄いので、絶縁膜
３５を堆積するようにしている（以下、図４（ａ））。
【００５９】なお、上記の製造方法にあっては、低濃度
Ｎ- 拡散層３６を特に形成しない場合もある。
Ｎ- 拡散層３６を特に形成しない場合もある。
【００６０】その場合、図３（ｃ）の工程において、絶
縁膜３５を多結晶シリコン膜１３ａの上に堆積する必要
がなくなるため、その分、工程を簡略できる。
縁膜３５を多結晶シリコン膜１３ａの上に堆積する必要
がなくなるため、その分、工程を簡略できる。
【００６１】次いで、絶縁膜３５を加熱燐酸溶液などで
剥離し、シリコン面が露出した多結晶シリコン膜１３ａ
の上に、低圧化学蒸着法により０．３μｍ厚程度の多結
晶シリコン−ゲルマニウム膜１３ｂを選択的にエピタキ
シャル成長させ、上記したゲート電極１３の第２層目を
形成する。
剥離し、シリコン面が露出した多結晶シリコン膜１３ａ
の上に、低圧化学蒸着法により０．３μｍ厚程度の多結
晶シリコン−ゲルマニウム膜１３ｂを選択的にエピタキ
シャル成長させ、上記したゲート電極１３の第２層目を
形成する。
【００６２】この際の成膜は、多結晶シリコン−ゲルマ
ニウム膜１３ｂの格子を、その下の多結晶シリコン膜１
３ａに合わせて成長させるように注意する。
ニウム膜１３ｂの格子を、その下の多結晶シリコン膜１
３ａに合わせて成長させるように注意する。
【００６３】また、成膜の際、ガス中にＰ型ないしＮ型
不純物となるガスを混ぜ、多結晶シリコン−ゲルマニウ
ム膜１３ｂおよびその下の多結晶シリコン膜１３ａに、
高濃度（たとえば、１Ｅ１９（１×１０19）ｃｍ-3以
上）のドーピングを行う。
不純物となるガスを混ぜ、多結晶シリコン−ゲルマニウ
ム膜１３ｂおよびその下の多結晶シリコン膜１３ａに、
高濃度（たとえば、１Ｅ１９（１×１０19）ｃｍ-3以
上）のドーピングを行う。
【００６４】多結晶シリコン−ゲルマニウム膜１３ｂに
おける組成比は、トランジスタの所望のしきい値電圧に
よるが、しきい値電圧を０．２Ｖ以上シフトさせるよう
な顕著な効果を得るためには、ゲルマニウムが５０％な
いし６０％程度必要となる（以上、図４（ｂ））。
おける組成比は、トランジスタの所望のしきい値電圧に
よるが、しきい値電圧を０．２Ｖ以上シフトさせるよう
な顕著な効果を得るためには、ゲルマニウムが５０％な
いし６０％程度必要となる（以上、図４（ｂ））。
【００６５】次いで、多結晶シリコン−ゲルマニウム膜
１３ｂをマスクとして、ソース，ドレイン領域１４，１
５に不純物をイオン注入し、熱拡散して高濃度のＮ型拡
散層３７およびＰ型拡散層３８を形成する。
１３ｂをマスクとして、ソース，ドレイン領域１４，１
５に不純物をイオン注入し、熱拡散して高濃度のＮ型拡
散層３７およびＰ型拡散層３８を形成する。
【００６６】通常、Ｎ型拡散層３７の形成ためには、ヒ
素を５０ｋｅＶの加速電圧、かつ５Ｅ１５（５×１
０15）ｃｍ-2のドーズ量で、Ｐ型拡散層３８の形成ため
には、ボロンを３５ｋｅＶの加速電圧、かつ５Ｅ１５
（５×１０15）ｃｍ-2のドーズ量で、それぞれイオン注
入する。
素を５０ｋｅＶの加速電圧、かつ５Ｅ１５（５×１
０15）ｃｍ-2のドーズ量で、Ｐ型拡散層３８の形成ため
には、ボロンを３５ｋｅＶの加速電圧、かつ５Ｅ１５
（５×１０15）ｃｍ-2のドーズ量で、それぞれイオン注
入する。
【００６７】熱拡散工程は、８００℃の温度で、１時間
程度である（以下、図４（ｃ））。
程度である（以下、図４（ｃ））。
【００６８】これ以降の工程は、通常のＭＯＳ型トラン
ジスタの保護絶縁膜および配線の形成が、従来と同様に
して行われることになる。
ジスタの保護絶縁膜および配線の形成が、従来と同様に
して行われることになる。
【００６９】次に、この発明の第２の実施例について説
明する。
明する。
【００７０】図５は、本発明の第２の実施例にかかるｎ
ＭＯＳ型トランジスタの主要部の断面構造を示すもので
ある。
ＭＯＳ型トランジスタの主要部の断面構造を示すもので
ある。
【００７１】この場合、シリコン基板１１１上に、約７
０ｎｍ厚のゲート絶縁膜１１２を介して、たとえば５０
ｎｍ厚の多結晶シリコン膜１１３ａと、３００ｎｍ厚の
多結晶シリコン−ゲルマニウム膜１１３ｂとからな二層
構造のゲート電極１１３が設けられるとともに、シリコ
ン基板１１１内に、Ｐ型領域１１１ａとＮ型領域１１１
ｂとが形成された構成となっている。
０ｎｍ厚のゲート絶縁膜１１２を介して、たとえば５０
ｎｍ厚の多結晶シリコン膜１１３ａと、３００ｎｍ厚の
多結晶シリコン−ゲルマニウム膜１１３ｂとからな二層
構造のゲート電極１１３が設けられるとともに、シリコ
ン基板１１１内に、Ｐ型領域１１１ａとＮ型領域１１１
ｂとが形成された構成となっている。
【００７２】Ｐ型領域１１１ａの、シリコン基板１１１
の表面からの深さは、通常のウェルよりも浅く、たとえ
ば０．２μｍ前後となるように調整される。
の表面からの深さは、通常のウェルよりも浅く、たとえ
ば０．２μｍ前後となるように調整される。
【００７３】これにより、チャネルの直下では、ゲート
電極１１３の影響によって形成される空乏領域、および
Ｐ型領域１１１ａとＮ型領域１１１ｂとのＰＮ接合によ
って生じる空乏領域が接続され、Ｓファクタが良好な値
となる。
電極１１３の影響によって形成される空乏領域、および
Ｐ型領域１１１ａとＮ型領域１１１ｂとのＰＮ接合によ
って生じる空乏領域が接続され、Ｓファクタが良好な値
となる。
【００７４】次に、図６ないし図８を参照して、図５に
示したｎＭＯＳ型トランジスタの製造方法について説明
する。
示したｎＭＯＳ型トランジスタの製造方法について説明
する。
【００７５】たとえば、５０Ωｃｍないし１００Ωｃｍ
のＮ型シリコン基板１１１の表面に、まず、０．２μｍ
厚程度の熱酸化膜１２１を形成する。そして、通常のフ
ォトリソグラフィ工程により、ｐＭＯＳトランジスタ領
域の熱酸化膜１２１を選択的に剥離し、引き続いてｐＭ
ＯＳトランジスタ領域にＰ型不純物をイオン注入する。
のＮ型シリコン基板１１１の表面に、まず、０．２μｍ
厚程度の熱酸化膜１２１を形成する。そして、通常のフ
ォトリソグラフィ工程により、ｐＭＯＳトランジスタ領
域の熱酸化膜１２１を選択的に剥離し、引き続いてｐＭ
ＯＳトランジスタ領域にＰ型不純物をイオン注入する。
【００７６】この後、図示していないレジストを剥離
し、１１９０℃の窒素および酸素の混合雰囲気中で、１
時間ないし２時間程度の熱拡散を行うことにより、ｐＭ
ＯＳトランジスタ領域に、表面濃度が５Ｅ１６（５×１
０16）ｃｍ-2で、接合深さが２μｍ程度のＰウェル拡散
層１２２を形成する（以上、図６（ａ））。
し、１１９０℃の窒素および酸素の混合雰囲気中で、１
時間ないし２時間程度の熱拡散を行うことにより、ｐＭ
ＯＳトランジスタ領域に、表面濃度が５Ｅ１６（５×１
０16）ｃｍ-2で、接合深さが２μｍ程度のＰウェル拡散
層１２２を形成する（以上、図６（ａ））。
【００７７】次いで、シリコン基板１１１の表面の熱酸
化膜１２１を全面的に剥離し、改めて０．１μｍ厚程度
の熱酸化膜１２３を全面に形成し、さらに０．１５μｍ
厚程度の多結晶シリコン膜１２４、および０．２μｍ厚
程度のシリコン窒化膜１２５を、通常の化学蒸着法によ
り一様に堆積する。
化膜１２１を全面的に剥離し、改めて０．１μｍ厚程度
の熱酸化膜１２３を全面に形成し、さらに０．１５μｍ
厚程度の多結晶シリコン膜１２４、および０．２μｍ厚
程度のシリコン窒化膜１２５を、通常の化学蒸着法によ
り一様に堆積する。
【００７８】そして、ｎＭＯＳ，ｐＭＯＳトランジスタ
の活性領域、基板コンタクトないしウェルコンタクト領
域をフォトリソグラフィ工程によりレジスト（図示して
いない）で覆い、方向性のプラズマエッチングでシリコ
ン窒化膜１２５をエッチングする。
の活性領域、基板コンタクトないしウェルコンタクト領
域をフォトリソグラフィ工程によりレジスト（図示して
いない）で覆い、方向性のプラズマエッチングでシリコ
ン窒化膜１２５をエッチングする。
【００７９】このエッチングは、多結晶シリコン膜１２
４をストッパとして行われ、シリコン基板１１１へのダ
メージが入らないように考慮される（以上、図６
（ｂ））。
４をストッパとして行われ、シリコン基板１１１へのダ
メージが入らないように考慮される（以上、図６
（ｂ））。
【００８０】次いで、フォトリソグラフィ工程によりｐ
ＭＯＳトランジスタ領域をレジスト（図示していない）
で覆い、このレジストとシリコン窒化膜１２５とをマス
クとして、ｎＭＯＳトランジスタ領域にＰ型不純物のチ
ャネルストッパイオン注入を行い、イオン注入層１２６
を形成する。
ＭＯＳトランジスタ領域をレジスト（図示していない）
で覆い、このレジストとシリコン窒化膜１２５とをマス
クとして、ｎＭＯＳトランジスタ領域にＰ型不純物のチ
ャネルストッパイオン注入を行い、イオン注入層１２６
を形成する。
【００８１】この際の加速電圧およびドーズ量は、イオ
ン注入層１２６の最終的な不純物濃度が１Ｅ１７〜５Ｅ
１７（１×１０17〜５×１０17）ｃｍ-3、深さが１μｍ
程度となるように調整されることが望ましい。
ン注入層１２６の最終的な不純物濃度が１Ｅ１７〜５Ｅ
１７（１×１０17〜５×１０17）ｃｍ-3、深さが１μｍ
程度となるように調整されることが望ましい。
【００８２】今度は、フォトリソグラフィ工程によりｎ
ＭＯＳトランジスタ領域をレジスト（図示していない）
で覆い、このレジストとシリコン窒化膜１２５とをマス
クとして、ｐＭＯＳトランジスタ領域にＮ型不純物のチ
ャネルストッパイオン注入を行い、イオン注入層１２７
を形成する。
ＭＯＳトランジスタ領域をレジスト（図示していない）
で覆い、このレジストとシリコン窒化膜１２５とをマス
クとして、ｐＭＯＳトランジスタ領域にＮ型不純物のチ
ャネルストッパイオン注入を行い、イオン注入層１２７
を形成する。
【００８３】この際の加速電圧およびドーズ量は、イオ
ン注入層１２７の最終的な不純物濃度が１Ｅ１７〜５Ｅ
１７（１×１０17〜５×１０17）ｃｍ-3、深さが１μｍ
程度となるように調整されることが望ましい。
ン注入層１２７の最終的な不純物濃度が１Ｅ１７〜５Ｅ
１７（１×１０17〜５×１０17）ｃｍ-3、深さが１μｍ
程度となるように調整されることが望ましい。
【００８４】この場合、イオン注入層１２６は後に接地
電位に、イオン注入層１２７は後に電源電圧に接続され
るため、シリコン基板１１１が接地電位に接続されるよ
うな場合には、このシリコン基板１１１とイオン注入層
１２７との間を、図示の如く、一定の距離Ｄだけ引き離
して電気的絶縁を図る必要がある（以上、図６
（ｃ））。
電位に、イオン注入層１２７は後に電源電圧に接続され
るため、シリコン基板１１１が接地電位に接続されるよ
うな場合には、このシリコン基板１１１とイオン注入層
１２７との間を、図示の如く、一定の距離Ｄだけ引き離
して電気的絶縁を図る必要がある（以上、図６
（ｃ））。
【００８５】次いで、熱酸化を行い、シリコン窒化膜１
２５をマスクとして、素子分離領域に０．５μｍないし
０．９μｍ厚のフィールド絶縁膜１２８を形成する。
２５をマスクとして、素子分離領域に０．５μｍないし
０．９μｍ厚のフィールド絶縁膜１２８を形成する。
【００８６】そして、シリコン窒化膜１２５を剥離した
後、さらにシリコン基板１１１の表面を０．１μｍ厚程
度酸化させ、前酸化膜１２９を形成する（以上、図７
（ａ））。
後、さらにシリコン基板１１１の表面を０．１μｍ厚程
度酸化させ、前酸化膜１２９を形成する（以上、図７
（ａ））。
【００８７】次いで、前酸化膜１２９を剥離し、１０ｎ
ｍ厚前後の犠牲酸化膜（図示していない）を熱酸化によ
り形成した後、一旦、この犠牲酸化膜を剥離して清浄な
シリコン面を露出させる。そして、その上に、７０ｎｍ
厚のゲート絶縁膜１１２を形成する。
ｍ厚前後の犠牲酸化膜（図示していない）を熱酸化によ
り形成した後、一旦、この犠牲酸化膜を剥離して清浄な
シリコン面を露出させる。そして、その上に、７０ｎｍ
厚のゲート絶縁膜１１２を形成する。
【００８８】ゲート絶縁膜１１２の膜厚は７０ｎｍに限
らないが、１００ｎｍ厚以下であることが望ましい。
らないが、１００ｎｍ厚以下であることが望ましい。
【００８９】そして、このゲート絶縁膜１１２上に、た
とえば５０ｎｍ厚の多結晶シリコン膜１１３ａを化学蒸
着法により堆積する。
とえば５０ｎｍ厚の多結晶シリコン膜１１３ａを化学蒸
着法により堆積する。
【００９０】多結晶シリコン膜１１３ａの膜厚は、その
膜質の違いにより、製造工程終了後、ゲート絶縁膜１１
２に接した場所でのバンド構造が変化するため、５０ｎ
ｍ厚よりも多少前後させた方が良い場合もある。
膜質の違いにより、製造工程終了後、ゲート絶縁膜１１
２に接した場所でのバンド構造が変化するため、５０ｎ
ｍ厚よりも多少前後させた方が良い場合もある。
【００９１】さらに、その多結晶シリコン膜１１３ａ上
に、５０ｎｍ厚前後の絶縁膜１３５を堆積する（以上、
図７（ｂ））。
に、５０ｎｍ厚前後の絶縁膜１３５を堆積する（以上、
図７（ｂ））。
【００９２】次いで、絶縁膜１３５および多結晶シリコ
ン膜１１３ａをプラズマエッチングし、上記したゲート
電極１１３の第１層目を形成する。
ン膜１１３ａをプラズマエッチングし、上記したゲート
電極１１３の第１層目を形成する。
【００９３】引き続き、絶縁膜１３５および多結晶シリ
コン膜１１３ａをマスクとして、ｎＭＯＳトランジスタ
領域に、実効チャネル長を縮小するための低濃度Ｎ- 拡
散層１３６をイオン注入により形成する。
コン膜１１３ａをマスクとして、ｎＭＯＳトランジスタ
領域に、実効チャネル長を縮小するための低濃度Ｎ- 拡
散層１３６をイオン注入により形成する。
【００９４】通常、３０ｋｅＶの加速電圧で、かつ１Ｅ
１３（１×１０13）ｃｍ-2程度のドーズ量で、リンをイ
オン注入する（以上、図７（ｃ））。
１３（１×１０13）ｃｍ-2程度のドーズ量で、リンをイ
オン注入する（以上、図７（ｃ））。
【００９５】次いで、絶縁膜１３５を剥離し、多結晶シ
リコン膜１１３ａの上に、低圧化学蒸着法により０．３
μｍ厚程度の多結晶シリコン−ゲルマニウム膜１１３ｂ
を選択的にエピタキシャル成長させ、上記したゲート電
極１１３の第２層目を形成する。
リコン膜１１３ａの上に、低圧化学蒸着法により０．３
μｍ厚程度の多結晶シリコン−ゲルマニウム膜１１３ｂ
を選択的にエピタキシャル成長させ、上記したゲート電
極１１３の第２層目を形成する。
【００９６】この際、ガス中にＰ型ないしＮ型不純物と
なるガスを混ぜ、多結晶シリコン−ゲルマニウム膜１１
３ｂおよびその下の多結晶シリコン膜１１３ａに、高濃
度（たとえば、１Ｅ１９（１×１０19）ｃｍ-3以上）の
ドーピングを行う（以上、図８（ａ））。
なるガスを混ぜ、多結晶シリコン−ゲルマニウム膜１１
３ｂおよびその下の多結晶シリコン膜１１３ａに、高濃
度（たとえば、１Ｅ１９（１×１０19）ｃｍ-3以上）の
ドーピングを行う（以上、図８（ａ））。
【００９７】次いで、ｎＭＯＳトランジスタ領域の全面
に、高加速電圧でＰ型不純物をイオン注入し、ｎＭＯＳ
トランジスタ領域のシリコン基板１１１中にＰ型領域１
１１ａを形成する。
に、高加速電圧でＰ型不純物をイオン注入し、ｎＭＯＳ
トランジスタ領域のシリコン基板１１１中にＰ型領域１
１１ａを形成する。
【００９８】その際、ゲート電極１１３を通して、ゲー
ト電極１１３の直下にもイオン注入がなされる。
ト電極１１３の直下にもイオン注入がなされる。
【００９９】この場合、イオン注入による不純物分布の
ピークが、ゲート絶縁膜１１２の直ぐ下になるよう、加
速電圧を調整する必要がある。
ピークが、ゲート絶縁膜１１２の直ぐ下になるよう、加
速電圧を調整する必要がある。
【０１００】具体的には、たとえば１１０ｋｅＶの加速
電圧で、かつ２Ｅ１２（２×１０12）ｃｍ-2ないし４Ｅ
１２（４×１０12）ｃｍ-2程度のドーズ量で、ボロンを
イオン注入する。
電圧で、かつ２Ｅ１２（２×１０12）ｃｍ-2ないし４Ｅ
１２（４×１０12）ｃｍ-2程度のドーズ量で、ボロンを
イオン注入する。
【０１０１】これは、製造工程終了後に、ゲート電極１
１３の直下で、深さが０．２μｍ、濃度が５Ｅ１６（５
×１０16）ｃｍ-3となるようにするためである。
１３の直下で、深さが０．２μｍ、濃度が５Ｅ１６（５
×１０16）ｃｍ-3となるようにするためである。
【０１０２】Ｐ型領域１１１ａは、ｎＭＯＳトランジス
タ領域の、フィールド絶縁膜１２８の下に形成されたイ
オン注入層１２６と自動的に接続し、通常のＰ型拡散層
で形成される基板コンタクトによって基板電位の供給が
可能である。
タ領域の、フィールド絶縁膜１２８の下に形成されたイ
オン注入層１２６と自動的に接続し、通常のＰ型拡散層
で形成される基板コンタクトによって基板電位の供給が
可能である。
【０１０３】引き続き、ｐＭＯＳトランジスタ領域の全
面に、高加速電圧でＮ型不純物をイオン注入し、ｐＭＯ
Ｓトランジスタ領域のシリコン基板１１１中にＮ型領域
１１１ｂを形成する。
面に、高加速電圧でＮ型不純物をイオン注入し、ｐＭＯ
Ｓトランジスタ領域のシリコン基板１１１中にＮ型領域
１１１ｂを形成する。
【０１０４】その際、ゲート電極１１３を通して、ゲー
ト電極１１３の直下にもイオン注入がなされる。
ト電極１１３の直下にもイオン注入がなされる。
【０１０５】この場合、イオン注入による不純物分布の
ピークが、ゲート絶縁膜１１２の直ぐ下になるよう、加
速電圧を調整する必要がある。
ピークが、ゲート絶縁膜１１２の直ぐ下になるよう、加
速電圧を調整する必要がある。
【０１０６】具体的には、たとえば３２０ｋｅＶの加速
電圧で、かつ２Ｅ１２（２×１０12）ｃｍ-2ないし４Ｅ
１２（４×１０12）ｃｍ-2程度のドーズ量で、リンをイ
オン注入する。
電圧で、かつ２Ｅ１２（２×１０12）ｃｍ-2ないし４Ｅ
１２（４×１０12）ｃｍ-2程度のドーズ量で、リンをイ
オン注入する。
【０１０７】これは、製造工程終了後に、ゲート電極１
１３の直下で、深さが０．２μｍ、濃度が５Ｅ１６（５
×１０16）ｃｍ-3となるようにするためである。
１３の直下で、深さが０．２μｍ、濃度が５Ｅ１６（５
×１０16）ｃｍ-3となるようにするためである。
【０１０８】Ｎ型領域１１１ｂは、ｐＭＯＳトランジス
タ領域の、フィールド絶縁膜１２８の下に形成されたイ
オン注入層１２７と自動的に接続し、通常のＮ型拡散層
で形成される基板コンタクトによって基板電位の供給が
可能である（以上、図８（ｂ））。
タ領域の、フィールド絶縁膜１２８の下に形成されたイ
オン注入層１２７と自動的に接続し、通常のＮ型拡散層
で形成される基板コンタクトによって基板電位の供給が
可能である（以上、図８（ｂ））。
【０１０９】次いで、多結晶シリコン−ゲルマニウム膜
１１３ｂをマスクとして、ソース，ドレイン領域１１
４，１１５に不純物をイオン注入し、熱拡散して高濃度
のＮ型拡散層１３７およびＰ型拡散層１３８を形成す
る。
１１３ｂをマスクとして、ソース，ドレイン領域１１
４，１１５に不純物をイオン注入し、熱拡散して高濃度
のＮ型拡散層１３７およびＰ型拡散層１３８を形成す
る。
【０１１０】通常、Ｎ型拡散層１３７の形成ためには、
ヒ素を５０ｋｅＶの加速電圧、かつ５Ｅ１５（５×１０
15）ｃｍ-2のドーズ量で、Ｐ型拡散層１３８の形成ため
には、ボロンを３５ｋｅＶの加速電圧、かつ５Ｅ１５
（５×１０15）ｃｍ-2のドーズ量で、それぞれイオン注
入する。
ヒ素を５０ｋｅＶの加速電圧、かつ５Ｅ１５（５×１０
15）ｃｍ-2のドーズ量で、Ｐ型拡散層１３８の形成ため
には、ボロンを３５ｋｅＶの加速電圧、かつ５Ｅ１５
（５×１０15）ｃｍ-2のドーズ量で、それぞれイオン注
入する。
【０１１１】熱拡散工程は、８００℃の温度で、１時間
程度である（以下、図８（ｃ））。
程度である（以下、図８（ｃ））。
【０１１２】これ以降の工程は、通常のｎＭＯＳ型トラ
ンジスタの保護絶縁膜および配線の形成が、従来と同様
にして行われることになる。
ンジスタの保護絶縁膜および配線の形成が、従来と同様
にして行われることになる。
【０１１３】次に、この発明の第３の実施例について説
明する。
明する。
【０１１４】図９は、本発明の第３の実施例にかかるＭ
ＯＳ型トランジスタの主要部の断面構造を示すものであ
る。
ＯＳ型トランジスタの主要部の断面構造を示すものであ
る。
【０１１５】この場合、シリコン基板２１１上に、約７
０ｎｍ厚のゲート絶縁膜２１２を介して、たとえば三層
構造のゲート電極２１３が設けられた構成となってい
る。
０ｎｍ厚のゲート絶縁膜２１２を介して、たとえば三層
構造のゲート電極２１３が設けられた構成となってい
る。
【０１１６】このゲート電極２１３は、上記ゲート絶縁
膜２１２上に堆積された、たとえば５０ｎｍ厚の多結晶
シリコン膜２１３ａと、その上に堆積された、たとえば
３００ｎｍ厚の多結晶シリコン−ゲルマニウム膜２１３
ｂと、さらにその上に貼り付けられた、たとえば金属膜
（Ｍｅｔａｌ）２１３ｃとからなっている。
膜２１２上に堆積された、たとえば５０ｎｍ厚の多結晶
シリコン膜２１３ａと、その上に堆積された、たとえば
３００ｎｍ厚の多結晶シリコン−ゲルマニウム膜２１３
ｂと、さらにその上に貼り付けられた、たとえば金属膜
（Ｍｅｔａｌ）２１３ｃとからなっている。
【０１１７】金属膜２１３ｃは、ゲート電極２１３の抵
抗値を低下させる効果があるため、このような構成のゲ
ート電極２１３によればスイッチ時間を短縮できる。
抗値を低下させる効果があるため、このような構成のゲ
ート電極２１３によればスイッチ時間を短縮できる。
【０１１８】金属膜２１３ｃを、多結晶シリコン−ゲル
マニウム膜２１３ｂ上に成膜することは、たとえば自己
整合シリサイデーション技術を用いることにより、容易
に可能である。
マニウム膜２１３ｂ上に成膜することは、たとえば自己
整合シリサイデーション技術を用いることにより、容易
に可能である。
【０１１９】次に、図１０を参照して、図９に示したＭ
ＯＳ型トランジスタの製造方法について説明する。
ＯＳ型トランジスタの製造方法について説明する。
【０１２０】たとえば、図２（ａ）ないし図４（ｃ）に
て示したのと同様の工程により、多結晶シリコン−ゲル
マニウム膜２１３ｂ、およびＮ型拡散層２３７およびＰ
型拡散層２３８を形成した後、０．２μｍ厚程度の絶縁
膜（図示していない）を堆積する。
て示したのと同様の工程により、多結晶シリコン−ゲル
マニウム膜２１３ｂ、およびＮ型拡散層２３７およびＰ
型拡散層２３８を形成した後、０．２μｍ厚程度の絶縁
膜（図示していない）を堆積する。
【０１２１】そして、通常の方向性プラズマエッチング
により、ゲート電極２１３の側面に、絶縁膜の側壁２４
１を形成する。
により、ゲート電極２１３の側面に、絶縁膜の側壁２４
１を形成する。
【０１２２】この後、希弗酸などの溶液を用いて、ゲー
ト電極２１３上では多結晶シリコン−ゲルマニウム膜２
１３ｂの表面を、またソース，ドレイン領域２１４，２
１５上ではＮ型拡散層２３７およびＰ型拡散層２３８の
表面をそれぞれ露出させ、その上に３０ｎｍないし７０
ｎｍ厚の高融点金属膜２４２を堆積する。
ト電極２１３上では多結晶シリコン−ゲルマニウム膜２
１３ｂの表面を、またソース，ドレイン領域２１４，２
１５上ではＮ型拡散層２３７およびＰ型拡散層２３８の
表面をそれぞれ露出させ、その上に３０ｎｍないし７０
ｎｍ厚の高融点金属膜２４２を堆積する。
【０１２３】高融点金属膜２４２の形成には、たとえば
シリサイド化した後の抵抗値が最も低いチタンが主に用
いられるが、この他、ニッケル、コバルト、白金、パラ
ジウムなどを用いることもできる（以上、図１０
（ａ））。
シリサイド化した後の抵抗値が最も低いチタンが主に用
いられるが、この他、ニッケル、コバルト、白金、パラ
ジウムなどを用いることもできる（以上、図１０
（ａ））。
【０１２４】次いで、６５０℃の、アルゴンガスまたは
アルゴンと窒素の混合ガス雰囲気中で、３０秒ほどアニ
ールし、高融点金属膜２４２とシリコンもしくはシリコ
ン−ゲルマニウムとを反応させ、ゲート電極２１３およ
びソース，ドレイン領域２１４，２１５の表面に、６０
ｎｍないし１５０ｎｍ厚のシリサイド層２４３を形成す
る。
アルゴンと窒素の混合ガス雰囲気中で、３０秒ほどアニ
ールし、高融点金属膜２４２とシリコンもしくはシリコ
ン−ゲルマニウムとを反応させ、ゲート電極２１３およ
びソース，ドレイン領域２１４，２１５の表面に、６０
ｎｍないし１５０ｎｍ厚のシリサイド層２４３を形成す
る。
【０１２５】このとき、シリコンもしくはシリコン−ゲ
ルマニウムと接触しない高融点金属膜２４２、つまりフ
ィールド酸化膜２２８および側壁２４１上の高融点金属
膜２４２は未反応のまま残る。
ルマニウムと接触しない高融点金属膜２４２、つまりフ
ィールド酸化膜２２８および側壁２４１上の高融点金属
膜２４２は未反応のまま残る。
【０１２６】そして、この未反応の高融点金属膜２４２
を、硫酸と過酸化水素水の混合水溶液、または水酸化ア
ンモニウムと過酸化水素水の混合水溶液を用いて選択的
に除去する（以上、図１０（ｂ））。
を、硫酸と過酸化水素水の混合水溶液、または水酸化ア
ンモニウムと過酸化水素水の混合水溶液を用いて選択的
に除去する（以上、図１０（ｂ））。
【０１２７】こうして、多結晶シリコン−ゲルマニウム
膜２１３ｂ上に、シリサイド層２４３なる金属膜２１３
ｃが形成されることで、三層構造のゲート電極２１３が
構成される。
膜２１３ｂ上に、シリサイド層２４３なる金属膜２１３
ｃが形成されることで、三層構造のゲート電極２１３が
構成される。
【０１２８】これ以降の工程は、通常のＭＯＳ型トラン
ジスタの保護絶縁膜および配線の形成が、従来と同様に
して行われることになる。
ジスタの保護絶縁膜および配線の形成が、従来と同様に
して行われることになる。
【０１２９】なお、上記した第３の実施例にかかるＭＯ
Ｓ型トランジスタにおいては、化学蒸着法によって多結
晶シリコン−ゲルマニウム膜２１３ｂ上に選択的に金属
膜２１３ｃを堆積することによっても、製造することが
できる。
Ｓ型トランジスタにおいては、化学蒸着法によって多結
晶シリコン−ゲルマニウム膜２１３ｂ上に選択的に金属
膜２１３ｃを堆積することによっても、製造することが
できる。
【０１３０】たとえば、図４（ｃ）に示したような、多
結晶シリコン膜１３ａと多結晶シリコン−ゲルマニウム
膜１３ｂとからなる積層構造のゲート電極１３を形成し
た後、６００℃ないし７００℃の化学蒸着炉中で材料ガ
スを気相分解し、上記ゲート電極１３上に選択的にタン
グステンシリサイドなどのシリサイド膜を蒸着するよう
にすれば良い。
結晶シリコン膜１３ａと多結晶シリコン−ゲルマニウム
膜１３ｂとからなる積層構造のゲート電極１３を形成し
た後、６００℃ないし７００℃の化学蒸着炉中で材料ガ
スを気相分解し、上記ゲート電極１３上に選択的にタン
グステンシリサイドなどのシリサイド膜を蒸着するよう
にすれば良い。
【０１３１】この際、ゲート絶縁膜１２上には、シリサ
イド膜が堆積しないように注意して行われる。
イド膜が堆積しないように注意して行われる。
【０１３２】次に、この発明の第４の実施例について説
明する。
明する。
【０１３３】図１１は、本発明の第４の実施例にかかる
ＭＯＳ型トランジスタの主要部の断面構造を示すもので
ある。
ＭＯＳ型トランジスタの主要部の断面構造を示すもので
ある。
【０１３４】この場合、絶縁体３００の上にＳＯＩ（Ｓ
ｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を用い
て作られた基板３１１上に、約７０ｎｍ厚のゲート絶縁
膜３１２を介して、たとえば５０ｎｍ厚の多結晶シリコ
ン膜３１３ａと、３００ｎｍ厚の多結晶シリコン−ゲル
マニウム膜３１３ｂとからな二層構造のゲート電極３１
３が設けられた構成となっている。
ｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を用い
て作られた基板３１１上に、約７０ｎｍ厚のゲート絶縁
膜３１２を介して、たとえば５０ｎｍ厚の多結晶シリコ
ン膜３１３ａと、３００ｎｍ厚の多結晶シリコン−ゲル
マニウム膜３１３ｂとからな二層構造のゲート電極３１
３が設けられた構成となっている。
【０１３５】通常、チャネル直下の基板領域がすべて空
乏化しているときにＳファクタが良好な値となることが
知られており、このため基板３１１の膜厚は０．２μｍ
以下であることが望ましい。
乏化しているときにＳファクタが良好な値となることが
知られており、このため基板３１１の膜厚は０．２μｍ
以下であることが望ましい。
【０１３６】このような構成のＭＯＳ型トランジスタ
は、ゲート電極３１３を第１の実施例と同様の方法によ
り製作すれば、従来のＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ
Ｓａｐｈｉｒｅ）技術により容易に作製できる。
は、ゲート電極３１３を第１の実施例と同様の方法によ
り製作すれば、従来のＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ
Ｓａｐｈｉｒｅ）技術により容易に作製できる。
【０１３７】上記したように、ゲート電極材料の仕事関
数の値をＮ型多結晶シリコンとＰ型多結晶シリコンの中
間に設定できるようにしている。
数の値をＮ型多結晶シリコンとＰ型多結晶シリコンの中
間に設定できるようにしている。
【０１３８】すなわち、ゲート電極を、多結晶シリコン
膜上に多結晶シリコン−ゲルマニウム膜を積層してなる
積層構造とするようにしている。これにより、ゲート絶
縁膜上のシリコンの伝導帯エネルギの変化により、ゲー
ト絶縁膜に作用するワークハンクションをシリコンとシ
リコン−ゲルマニウムとの間に設定できるようになるた
め、Ｓファクタの値が７０ｍＶ／ｄｅｃ以下のトランジ
スタを実現することが可能となる。したがって、基板の
チャネル部の不純物濃度が５Ｅ１６（５×１０16）ｃｍ
-3のような低濃度であっても、所定のしきい値電圧を有
するＭＯＳ型トランジスタを作製でき、より消費電力の
小さなＬＳＩを実現し得るものである。
膜上に多結晶シリコン−ゲルマニウム膜を積層してなる
積層構造とするようにしている。これにより、ゲート絶
縁膜上のシリコンの伝導帯エネルギの変化により、ゲー
ト絶縁膜に作用するワークハンクションをシリコンとシ
リコン−ゲルマニウムとの間に設定できるようになるた
め、Ｓファクタの値が７０ｍＶ／ｄｅｃ以下のトランジ
スタを実現することが可能となる。したがって、基板の
チャネル部の不純物濃度が５Ｅ１６（５×１０16）ｃｍ
-3のような低濃度であっても、所定のしきい値電圧を有
するＭＯＳ型トランジスタを作製でき、より消費電力の
小さなＬＳＩを実現し得るものである。
【０１３９】なお、上記第１ないし第４の実施例におい
ては、いずれも多結晶シリコン−ゲルマニウム膜を多結
晶シリコン膜の上面にのみ形成する場合について説明し
たが、これに限らず、たとえば図１２に示すように、多
結晶シリコン膜４１３ａを覆うように多結晶シリコン−
ゲルマニウム膜４１３ｂを設けてなる構造としても差し
支えない。
ては、いずれも多結晶シリコン−ゲルマニウム膜を多結
晶シリコン膜の上面にのみ形成する場合について説明し
たが、これに限らず、たとえば図１２に示すように、多
結晶シリコン膜４１３ａを覆うように多結晶シリコン−
ゲルマニウム膜４１３ｂを設けてなる構造としても差し
支えない。
【０１４０】要するに、チャネル上の主たる領域上のゲ
ート電極４１３が、多結晶シリコンと多結晶シリコン−
ゲルマニウムとの積層構造を有し、基板４１１上にゲー
トの絶縁膜４１２を介して設けられるものであればよ
い。
ート電極４１３が、多結晶シリコンと多結晶シリコン−
ゲルマニウムとの積層構造を有し、基板４１１上にゲー
トの絶縁膜４１２を介して設けられるものであればよ
い。
【０１４１】また、ＭＯＳ型トランジスタに限らず、各
種のＭＩＳ構造を有する半導体装置に適用できる。
種のＭＩＳ構造を有する半導体装置に適用できる。
【０１４２】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【０１４３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、基板の不純物濃度を低下させても所定のしきい値電
圧を維持でき、より低い消費電力を達成することが可能
な半導体装置およびその製造方法を提供できる。
ば、基板の不純物濃度を低下させても所定のしきい値電
圧を維持でき、より低い消費電力を達成することが可能
な半導体装置およびその製造方法を提供できる。
【図１】この発明の第１の実施例にかかるＭＯＳ型トラ
ンジスタの要部の構造を示す断面図。
ンジスタの要部の構造を示す断面図。
【図２】同じく、ＭＯＳ型トランジスタの製造方法を説
明するために示す第１の断面図。
明するために示す第１の断面図。
【図３】同じく、ＭＯＳ型トランジスタの製造方法を説
明するために示す第２の断面図。
明するために示す第２の断面図。
【図４】同じく、ＭＯＳ型トランジスタの製造方法を説
明するために示す第３の断面図。
明するために示す第３の断面図。
【図５】この発明の第２の実施例にかかるｎＭＯＳ型ト
ランジスタの要部の構造を示す断面図。
ランジスタの要部の構造を示す断面図。
【図６】同じく、ｎＭＯＳ型トランジスタの製造方法を
説明するために示す第１の断面図。
説明するために示す第１の断面図。
【図７】同じく、ｎＭＯＳ型トランジスタの製造方法を
説明するために示す第２の断面図。
説明するために示す第２の断面図。
【図８】同じく、ｎＭＯＳ型トランジスタの製造方法を
説明するために示す第３の断面図。
説明するために示す第３の断面図。
【図９】この発明の第３の実施例にかかるＭＯＳ型トラ
ンジスタの要部の構造を示す断面図。
ンジスタの要部の構造を示す断面図。
【図１０】同じく、ＭＯＳ型トランジスタの製造方法を
説明するために示す断面図。
説明するために示す断面図。
【図１１】この発明の第４の実施例にかかるＭＯＳ型ト
ランジスタの要部の構造を示す断面図。
ランジスタの要部の構造を示す断面図。
【図１２】この発明の他の実施例にかかるＭＯＳ型トラ
ンジスタの要部の構造を示す断面図。
ンジスタの要部の構造を示す断面図。
１１，１１１，２１１…シリコン基板、１２，１１２，
２１２，３１２，４１２…ゲート絶縁膜、１３，１１
３，２１３，３１３，４１３…ゲート電極、１３ａ，１
１３ａ，２１３ａ，３１３ａ，４１３ａ…多結晶シリコ
ン膜、１３ｂ，１１３ｂ，２１３ｂ，３１３ｂ，４１３
ｂ…多結晶シリコン−ゲルマニウム膜、２１３ｃ…金属
膜、３１１，４１１…基板。
２１２，３１２，４１２…ゲート絶縁膜、１３，１１
３，２１３，３１３，４１３…ゲート電極、１３ａ，１
１３ａ，２１３ａ，３１３ａ，４１３ａ…多結晶シリコ
ン膜、１３ｂ，１１３ｂ，２１３ｂ，３１３ｂ，４１３
ｂ…多結晶シリコン−ゲルマニウム膜、２１３ｃ…金属
膜、３１１，４１１…基板。
Claims (6)
- 【請求項１】 ゲート絶縁膜上に、多結晶シリコン膜お
よび多結晶シリコン−ゲルマニウム膜からなる二層構造
のゲート電極を有してなることを特徴とする半導体装
置。 - 【請求項２】 半導体基板上にゲート絶縁膜を形成する
工程と、 このゲート絶縁膜上に多結晶シリコン膜を堆積する工程
と、 この多結晶シリコン膜をゲート電極形状に加工する工程
と、 このゲート電極形状の多結晶シリコン膜の上に多結晶シ
リコン−ゲルマニウム膜を堆積する工程とからなること
を特徴とする半導体装置の製造方法。 - 【請求項３】 ゲート絶縁膜上に、多結晶シリコン膜、
多結晶シリコン−ゲルマニウム膜、および多結晶高融点
金属−半導体合金膜からなる三層構造のゲート電極を有
してなることを特徴とする半導体装置。 - 【請求項４】 半導体基板上にゲート絶縁膜を形成する
工程と、 このゲート絶縁膜上に多結晶シリコン膜を堆積する工程
と、 この多結晶シリコン膜をゲート電極形状に加工する工程
と、 このゲート電極形状の多結晶シリコン膜の上に多結晶シ
リコン−ゲルマニウム膜を堆積する工程と、 この多結晶シリコン−ゲルマニウム膜の上に多結晶高融
点金属−シリコン膜を堆積する工程とからなることを特
徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上にゲート絶縁膜を形成する
工程と、 このゲート絶縁膜上に多結晶シリコン膜を堆積する工程
と、 この多結晶シリコン膜をゲート電極形状に加工する工程
と、 このゲート電極形状の多結晶シリコン膜の上に多結晶シ
リコン−ゲルマニウム膜を堆積する工程と、 この多結晶シリコン−ゲルマニウム膜の上に多結晶高融
点金属膜を堆積する工程と、 この多結晶高融点金属膜および前記多結晶シリコン−ゲ
ルマニウム膜により多結晶高融点金属−半導体合金膜を
形成する工程とからなることを特徴とする半導体装置の
製造方法。 - 【請求項６】 半導体基板上にゲート絶縁膜を形成する
工程と、 このゲート絶縁膜上に多結晶シリコン膜を堆積する工程
と、 この多結晶シリコン膜をゲート電極形状に加工する工程
と、 このゲート電極形状の多結晶シリコン膜の上に多結晶シ
リコン−ゲルマニウム膜を堆積する工程と、 この多結晶シリコン−ゲルマニウム膜上を含む、前記半
導体基板の表面に多結晶高融点金属膜を堆積する工程
と、 この多結晶高融点金属膜と、これに接触する前記多結晶
シリコン−ゲルマニウム膜とを反応させて多結晶高融点
金属−半導体合金膜を形成する工程と、 未反応の前記多結晶高融点金属膜を除去する工程とから
なることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351053A JPH07202178A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351053A JPH07202178A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202178A true JPH07202178A (ja) | 1995-08-04 |
Family
ID=18414728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5351053A Pending JPH07202178A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202178A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187708A (ja) * | 1997-06-25 | 1999-03-30 | Fr Telecom | シリコン−ゲルマニウムゲートを持つトランジスタを得るための方法 |
| US6066880A (en) * | 1997-08-26 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| WO2000079601A1 (en) * | 1999-06-23 | 2000-12-28 | Seiko Epson Corporation | Semiconductor device and method of manufacture thereof |
| US6465335B1 (en) | 2000-05-16 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
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-
1993
- 1993-12-28 JP JP5351053A patent/JPH07202178A/ja active Pending
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