JPH07192483A - Ｅｅｐｒｏｍ、ｅｅｐｒｏｍの書き込み制御方法及びｉｃカード - Google Patents
Ｅｅｐｒｏｍ、ｅｅｐｒｏｍの書き込み制御方法及びｉｃカードInfo
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- JPH07192483A JPH07192483A JP33537493A JP33537493A JPH07192483A JP H07192483 A JPH07192483 A JP H07192483A JP 33537493 A JP33537493 A JP 33537493A JP 33537493 A JP33537493 A JP 33537493A JP H07192483 A JPH07192483 A JP H07192483A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 この発明は、同一データを複数のメモリセル
に短時間で書き込むことができるＥＥＰＲＯＭを提供す
ることを目的とする。 【構成】 システムバス２４上の第１の信号に基づいて
コラムデコーダ制御レジスタ２５が１バイト分のビット
線を選択するか全ビット線を選択するかを記憶し、コラ
ムデコーダ制御レジスタ２５が全ビット線の選択を記憶
する場合は、コラムデコーダ２６が全Ｙゲート１０を選
択し、１回のデータラッチで全コラムラッチ１８に同一
データがラッチされ、このデータが制御回路２０によっ
てページ内の全バイトに書き込まれる。
に短時間で書き込むことができるＥＥＰＲＯＭを提供す
ることを目的とする。 【構成】 システムバス２４上の第１の信号に基づいて
コラムデコーダ制御レジスタ２５が１バイト分のビット
線を選択するか全ビット線を選択するかを記憶し、コラ
ムデコーダ制御レジスタ２５が全ビット線の選択を記憶
する場合は、コラムデコーダ２６が全Ｙゲート１０を選
択し、１回のデータラッチで全コラムラッチ１８に同一
データがラッチされ、このデータが制御回路２０によっ
てページ内の全バイトに書き込まれる。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリとし
てのＥＥＰＲＯＭに関する。また、この発明は、ＥＥＰ
ＲＯＭの書き込み制御方式及びＥＥＰＲＯＭを搭載した
ＩＣカ−ドにも関する。
てのＥＥＰＲＯＭに関する。また、この発明は、ＥＥＰ
ＲＯＭの書き込み制御方式及びＥＥＰＲＯＭを搭載した
ＩＣカ−ドにも関する。
【０００２】
【従来の技術】図１８は、従来のＩＣカードの機能ブロ
ック図である。図において、ＩＣカード１はデータの演
算処理を行うＣＰＵ２を有しており、このＣＰＵ２にシ
ステムバス２４を介してマスクＲＯＭ３、ＲＡＭ４、Ｅ
ＥＰＲＯＭ５及び入出力回路６が接続されている。マス
クＲＯＭ３はＩＣカード１の各種機能を実行する処理プ
ログラムを格納しており、ＲＡＭ４は一時的に必要なデ
ータを格納し、ＥＥＰＲＯＭ５は常時格納が必要な各種
情報やデータの処理結果等を格納する。入出力回路６
は、ＩＣカード１外部とのデータの授受を制御してお
り、システムバス２４上に存在するパラレルデータをＣ
ＰＵ２の指示によりパラレル／シリアル変換を行い、Ｉ
／Ｏ端子Ｐ５を介して外部に出力する。また、入出力回
路６は、Ｉ／Ｏ端子Ｐ５を介して入力されたシリアルデ
ータのシリアル／パラレル変換をも行う。また、Ｐ１は
ＶDD端子、Ｐ２はＧＮＤ端子、Ｐ３はＩＣカード１の初
期化を行うためのリセット入力端子（ＲＳＴ端子）、Ｐ
４は外部クロック信号ＸINが入力されるクロック端子
（ＣＬＫ端子）である。
ック図である。図において、ＩＣカード１はデータの演
算処理を行うＣＰＵ２を有しており、このＣＰＵ２にシ
ステムバス２４を介してマスクＲＯＭ３、ＲＡＭ４、Ｅ
ＥＰＲＯＭ５及び入出力回路６が接続されている。マス
クＲＯＭ３はＩＣカード１の各種機能を実行する処理プ
ログラムを格納しており、ＲＡＭ４は一時的に必要なデ
ータを格納し、ＥＥＰＲＯＭ５は常時格納が必要な各種
情報やデータの処理結果等を格納する。入出力回路６
は、ＩＣカード１外部とのデータの授受を制御してお
り、システムバス２４上に存在するパラレルデータをＣ
ＰＵ２の指示によりパラレル／シリアル変換を行い、Ｉ
／Ｏ端子Ｐ５を介して外部に出力する。また、入出力回
路６は、Ｉ／Ｏ端子Ｐ５を介して入力されたシリアルデ
ータのシリアル／パラレル変換をも行う。また、Ｐ１は
ＶDD端子、Ｐ２はＧＮＤ端子、Ｐ３はＩＣカード１の初
期化を行うためのリセット入力端子（ＲＳＴ端子）、Ｐ
４は外部クロック信号ＸINが入力されるクロック端子
（ＣＬＫ端子）である。
【０００３】次に、図１９のＥＥＰＲＯＭの構成ブロッ
ク図を用いて動作について説明する。まず、メモリセル
アレイ８はロウデコーダ９からＶPPスイッチ１６に至る
多数のワード線８ａとＹゲート１０からＶPPスイッチ１
７に至る多数のビット線８ｂとを有し、ワード線８ａと
ビット線８ｂとの交点にそれぞれメモリセル８ｃが接続
されている。制御回路２０は、内部クロック信号ＣＬＫ
をクロックとしてＲＥＡＤＹ、ＬＡＴＣＨ、ＥＲＡＳＥ
及びＷＲＩＴＥの４状態を有する順序回路である。ＲＥ
ＡＤＹ状態は制御回路２０が書き込み状態に入っていな
い状態であり、ＬＡＴＣＨ、ＥＲＡＳＥ及びＷＲＩＴＥ
状態はそれぞれ制御回路２０がラッチ信号、消去信号お
よび書き込み信号を出力する状態である。制御回路２０
は、外部からこのＥＥＰＲＯＭ５内への書き込みデータ
のラッチを検出してＬＡＴＣＨ状態に入り、システムバ
ス２４上のデータを順次コラムラッチ１８に記憶し、次
に書き込み指示信号を検出してＥＲＡＳＥ状態になり、
その後ＷＲＩＴＥ状態になって書き込みを完了する。
ク図を用いて動作について説明する。まず、メモリセル
アレイ８はロウデコーダ９からＶPPスイッチ１６に至る
多数のワード線８ａとＹゲート１０からＶPPスイッチ１
７に至る多数のビット線８ｂとを有し、ワード線８ａと
ビット線８ｂとの交点にそれぞれメモリセル８ｃが接続
されている。制御回路２０は、内部クロック信号ＣＬＫ
をクロックとしてＲＥＡＤＹ、ＬＡＴＣＨ、ＥＲＡＳＥ
及びＷＲＩＴＥの４状態を有する順序回路である。ＲＥ
ＡＤＹ状態は制御回路２０が書き込み状態に入っていな
い状態であり、ＬＡＴＣＨ、ＥＲＡＳＥ及びＷＲＩＴＥ
状態はそれぞれ制御回路２０がラッチ信号、消去信号お
よび書き込み信号を出力する状態である。制御回路２０
は、外部からこのＥＥＰＲＯＭ５内への書き込みデータ
のラッチを検出してＬＡＴＣＨ状態に入り、システムバ
ス２４上のデータを順次コラムラッチ１８に記憶し、次
に書き込み指示信号を検出してＥＲＡＳＥ状態になり、
その後ＷＲＩＴＥ状態になって書き込みを完了する。
【０００４】タイマ２１は、内部クロック信号ＣＬＫに
基づいて、データをラッチしてから次のデータをラッチ
するまでの時間及びデータをラッチしてから書き込み指
示信号が入力されるまでの時間を計測し、所定のタイム
アウト時間を越えると、制御回路２０が異常であると判
断し、それまでの動作を無効にする、すなわちコラムラ
ッチ１８内のデータをキャンセルする。また、制御回路
２０は、消去信号及び書き込み信号を発生する際にＶPP
発生回路１９にＶPP発生信号を出力する。ＶPP発生回路
１９は制御回路２０からＶPP発生信号を入力すると、発
振回路２２からの発振信号によってＶDD電源電圧を昇圧
して高電圧ＶPP、例えば２０Ｖの電圧を生成し、この高
電圧ＶPPをＶPPスイッチ１６及び１７に供給する。
基づいて、データをラッチしてから次のデータをラッチ
するまでの時間及びデータをラッチしてから書き込み指
示信号が入力されるまでの時間を計測し、所定のタイム
アウト時間を越えると、制御回路２０が異常であると判
断し、それまでの動作を無効にする、すなわちコラムラ
ッチ１８内のデータをキャンセルする。また、制御回路
２０は、消去信号及び書き込み信号を発生する際にＶPP
発生回路１９にＶPP発生信号を出力する。ＶPP発生回路
１９は制御回路２０からＶPP発生信号を入力すると、発
振回路２２からの発振信号によってＶDD電源電圧を昇圧
して高電圧ＶPP、例えば２０Ｖの電圧を生成し、この高
電圧ＶPPをＶPPスイッチ１６及び１７に供給する。
【０００５】また、アドレスラッチ２３で保持されたア
ドレスに基づいてロウデコーダ９は１本のワード線８ａ
を選択し、コラムデコーダ１１はＹゲート１０を１バイ
ト選択する。システムバス２４上のデータは、データラ
ッチ１５及び書き込みバッファ１４を介して選択された
Ｙゲート１０に入力され、コラムラッチ１８に記憶され
る。一方、メモリセルアレイ８から読出されたデータは
Ｙゲート１０を介してセンスアンプ１２で増幅され、出
力バッファ１３を介してシステムバス２４に出力され
る。
ドレスに基づいてロウデコーダ９は１本のワード線８ａ
を選択し、コラムデコーダ１１はＹゲート１０を１バイ
ト選択する。システムバス２４上のデータは、データラ
ッチ１５及び書き込みバッファ１４を介して選択された
Ｙゲート１０に入力され、コラムラッチ１８に記憶され
る。一方、メモリセルアレイ８から読出されたデータは
Ｙゲート１０を介してセンスアンプ１２で増幅され、出
力バッファ１３を介してシステムバス２４に出力され
る。
【０００６】ＶPPスイッチ１６はＶPP発生回路１９から
供給された高電圧ＶPPをロウデコーダ９により選択され
たワード線８ａに供給し、ＶPPスイッチ１７はコラムラ
ッチ１８に記憶された情報に基づき各ビット線８ｂに高
電圧ＶPPを供給する。
供給された高電圧ＶPPをロウデコーダ９により選択され
たワード線８ａに供給し、ＶPPスイッチ１７はコラムラ
ッチ１８に記憶された情報に基づき各ビット線８ｂに高
電圧ＶPPを供給する。
【０００７】一般的にＥＥＰＲＯＭは書き込み時間が長
いため、大容量のＥＥＰＲＯＭでは同じページ内で書き
込もうとする複数のデータをコラムラッチ１８内へ記憶
し、これらの複数の格納データを選択されたワード線８
ａ上のメモリセル８ｃに一度に書き込む、ページ書き込
み機能を備えている。このようにすることにより、書き
込み時間を実質的に減じている。
いため、大容量のＥＥＰＲＯＭでは同じページ内で書き
込もうとする複数のデータをコラムラッチ１８内へ記憶
し、これらの複数の格納データを選択されたワード線８
ａ上のメモリセル８ｃに一度に書き込む、ページ書き込
み機能を備えている。このようにすることにより、書き
込み時間を実質的に減じている。
【０００８】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭは
以上のように構成され動作していた。このため、同一ペ
ージ内に同一データを書き込みたい場合、例えばＥＥＰ
ＲＯＭの出荷時に一定領域に固定データ、例えば“Ｆ
Ｆ”を書き込んで出荷する場合には、１ページを構成し
ているバイト数だけ、つまり１本のワードラインに接続
されているバイト数だけ同じデータ“ＦＦ”をコラムラ
ッチ１８に記憶させる動作を繰り返し、コラムラッチ１
８への１ページ分のデータ記憶が完了した後、メモリセ
ル８ｃへの書き込みを行う必要があり、データ書き込み
時間を増大させていた。
以上のように構成され動作していた。このため、同一ペ
ージ内に同一データを書き込みたい場合、例えばＥＥＰ
ＲＯＭの出荷時に一定領域に固定データ、例えば“Ｆ
Ｆ”を書き込んで出荷する場合には、１ページを構成し
ているバイト数だけ、つまり１本のワードラインに接続
されているバイト数だけ同じデータ“ＦＦ”をコラムラ
ッチ１８に記憶させる動作を繰り返し、コラムラッチ１
８への１ページ分のデータ記憶が完了した後、メモリセ
ル８ｃへの書き込みを行う必要があり、データ書き込み
時間を増大させていた。
【０００９】また、バイト単位のメモリセル８ｃの干渉
をチェックするときのように、バイトごとに異なるデー
タ、例えば交互に“００”及び“ＦＦ”を全ページにわ
たって書き込みたい場合には、１ページ分のデータをコ
ラムラッチ１８に記憶させた後、この１ページ分のデー
タを書き込む。以上の動作を全ページにわたって実施す
る必要があり、書き込み時間を増大させていた。さら
に、全メモリセル８ｃの書き込みチェックや全メモリセ
ル８ｃの書き込み回数の信頼性チェックで例えば１万回
のデータ書き込み等を行うときのように、全メモリセル
８ｃに同一データを書き込みたい場合には、１ページ内
のバイト数だけ同一データのラッチを繰り返し、それか
ら１ページ分の書き込み動作を行い、以上の動作をさら
に全ページにわたって繰り返す必要があり、書き込み時
間の増大を招いていた。
をチェックするときのように、バイトごとに異なるデー
タ、例えば交互に“００”及び“ＦＦ”を全ページにわ
たって書き込みたい場合には、１ページ分のデータをコ
ラムラッチ１８に記憶させた後、この１ページ分のデー
タを書き込む。以上の動作を全ページにわたって実施す
る必要があり、書き込み時間を増大させていた。さら
に、全メモリセル８ｃの書き込みチェックや全メモリセ
ル８ｃの書き込み回数の信頼性チェックで例えば１万回
のデータ書き込み等を行うときのように、全メモリセル
８ｃに同一データを書き込みたい場合には、１ページ内
のバイト数だけ同一データのラッチを繰り返し、それか
ら１ページ分の書き込み動作を行い、以上の動作をさら
に全ページにわたって繰り返す必要があり、書き込み時
間の増大を招いていた。
【００１０】また、ＥＥＰＲＯＭではデータの書き込み
時にワード線８ａに高電圧ＶPPが印加されるため、この
高電圧ＶPPによるストレスでゲート酸化膜の破壊等を起
こし、ワード線８ａが不良となってメモリセル８ｃへの
データの書き込みが出来ないという不具合を起こす問題
があった。また、ＥＥＰＲＯＭは一般的に書き込み保証
回数が決められているため、ワード線８ａに高電圧が印
加される回数は推定できるが、読み出しについては読み
出し保証回数が決められていないのが一般的であり、多
数回の読み出しによってワード線８ａに電圧ＶDDが長時
間印加され、電圧ＶDDによるストレスからも不具合を起
こす場合があった。すなわち、高電圧ＶPPのストレスに
よる不具合が問題になる場合と、電圧ＶDDのストレスに
よる不具合が問題になる場合があった。また、このよう
な不具合はワード線８ａに限らずビット線８ｂでも生じ
る場合がある。ワード線８ａで起こり易いかビット線８
ｂで起こり易いかは製造プロセスやセル設計によって決
まり、製品によってバラツキがある。また、ワード線８
ａ及びビット線８ｂの双方で不具合を起こす場合もあ
り、その製品ごとに、これらの不具合をテスト段階で選
別することで、ＥＥＰＲＯＭの市場での信頼性を高めな
ければならないという問題もあった。
時にワード線８ａに高電圧ＶPPが印加されるため、この
高電圧ＶPPによるストレスでゲート酸化膜の破壊等を起
こし、ワード線８ａが不良となってメモリセル８ｃへの
データの書き込みが出来ないという不具合を起こす問題
があった。また、ＥＥＰＲＯＭは一般的に書き込み保証
回数が決められているため、ワード線８ａに高電圧が印
加される回数は推定できるが、読み出しについては読み
出し保証回数が決められていないのが一般的であり、多
数回の読み出しによってワード線８ａに電圧ＶDDが長時
間印加され、電圧ＶDDによるストレスからも不具合を起
こす場合があった。すなわち、高電圧ＶPPのストレスに
よる不具合が問題になる場合と、電圧ＶDDのストレスに
よる不具合が問題になる場合があった。また、このよう
な不具合はワード線８ａに限らずビット線８ｂでも生じ
る場合がある。ワード線８ａで起こり易いかビット線８
ｂで起こり易いかは製造プロセスやセル設計によって決
まり、製品によってバラツキがある。また、ワード線８
ａ及びビット線８ｂの双方で不具合を起こす場合もあ
り、その製品ごとに、これらの不具合をテスト段階で選
別することで、ＥＥＰＲＯＭの市場での信頼性を高めな
ければならないという問題もあった。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、同一データを複数のメモリセル
に短時間で書き込むことができるＥＥＰＲＯＭを提供す
ることを目的とする。また、この発明は、高電圧ＶPPあ
るいは電圧ＶDDのストレスに弱いＥＥＰＲＯＭを選別す
るために複数のワード線あるいはビット線に同時に電圧
を印加することができるＥＥＰＲＯＭを提供することも
目的としている。この発明は、同一データを複数のメモ
リセルに短時間で書き込むことができるＥＥＰＲＯＭの
書き込み制御方法を提供することも目的とする。さら
に、この発明は、複数のワード線あるいはビット線に同
時に電圧を印加することができるＥＥＰＲＯＭの書き込
み制御方法を提供することも目的としている。また、こ
の発明は、同一データを複数のメモリセルに短時間で書
き込むことができると共に複数のワード線あるいはビッ
ト線に同時に電圧を印加することができるＥＥＰＲＯＭ
を備えたＩＣカードを提供することも目的とする。
ためになされたもので、同一データを複数のメモリセル
に短時間で書き込むことができるＥＥＰＲＯＭを提供す
ることを目的とする。また、この発明は、高電圧ＶPPあ
るいは電圧ＶDDのストレスに弱いＥＥＰＲＯＭを選別す
るために複数のワード線あるいはビット線に同時に電圧
を印加することができるＥＥＰＲＯＭを提供することも
目的としている。この発明は、同一データを複数のメモ
リセルに短時間で書き込むことができるＥＥＰＲＯＭの
書き込み制御方法を提供することも目的とする。さら
に、この発明は、複数のワード線あるいはビット線に同
時に電圧を印加することができるＥＥＰＲＯＭの書き込
み制御方法を提供することも目的としている。また、こ
の発明は、同一データを複数のメモリセルに短時間で書
き込むことができると共に複数のワード線あるいはビッ
ト線に同時に電圧を印加することができるＥＥＰＲＯＭ
を備えたＩＣカードを提供することも目的とする。
【００１２】
【課題を解決するための手段】請求項１に記載のＥＥＰ
ＲＯＭは、複数のビット線及び複数のワード線に接続さ
れた複数のメモリセルを有するメモリセルアレイと、ビ
ット線を選択するためのコラムデコーダと、ワード線を
選択するためのロウデコーダと、外部からの第１の信号
に基づいて１バイト分のビット線を選択するか全ビット
線を選択するかを記憶し且つ前記コラムデコーダに指示
する第１の制御レジスタと、データをラッチするコラム
ラッチと、外部からのデータを前記コラムラッチにラッ
チさせると共にラッチされたデータを前記コラムデコー
ダ及び前記ロウデコーダで選択されたビット線及びワー
ド線に接続されたメモリセルに書き込む制御回路とを備
えたものである。
ＲＯＭは、複数のビット線及び複数のワード線に接続さ
れた複数のメモリセルを有するメモリセルアレイと、ビ
ット線を選択するためのコラムデコーダと、ワード線を
選択するためのロウデコーダと、外部からの第１の信号
に基づいて１バイト分のビット線を選択するか全ビット
線を選択するかを記憶し且つ前記コラムデコーダに指示
する第１の制御レジスタと、データをラッチするコラム
ラッチと、外部からのデータを前記コラムラッチにラッ
チさせると共にラッチされたデータを前記コラムデコー
ダ及び前記ロウデコーダで選択されたビット線及びワー
ド線に接続されたメモリセルに書き込む制御回路とを備
えたものである。
【００１３】請求項２に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、外部からのデ
ータを前記コラムラッチにラッチさせると共にラッチさ
れたデータを前記コラムデコーダ及び前記ロウデコーダ
で選択されたビット線及びワード線に接続されたメモリ
セルに書き込む制御回路とを備えたものである。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、外部からのデ
ータを前記コラムラッチにラッチさせると共にラッチさ
れたデータを前記コラムデコーダ及び前記ロウデコーダ
で選択されたビット線及びワード線に接続されたメモリ
セルに書き込む制御回路とを備えたものである。
【００１４】請求項３に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第１の信号に基づいて１バイ
ト分のビット線を選択するか全ビット線を選択するかを
記憶し且つ前記コラムデコーダに指示する第１の制御レ
ジスタと、外部からの第２の信号に基づいて１本のワー
ド線を選択するか全ワード線を選択するかを記憶し且つ
前記ロウデコーダに指示する第２の制御レジスタと、デ
ータをラッチするコラムラッチと、外部からのデータを
前記コラムラッチにラッチさせると共にラッチされたデ
ータを前記コラムデコーダ及び前記ロウデコーダで選択
されたビット線及びワード線に接続されたメモリセルに
書き込む制御回路とを備えたものである。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第１の信号に基づいて１バイ
ト分のビット線を選択するか全ビット線を選択するかを
記憶し且つ前記コラムデコーダに指示する第１の制御レ
ジスタと、外部からの第２の信号に基づいて１本のワー
ド線を選択するか全ワード線を選択するかを記憶し且つ
前記ロウデコーダに指示する第２の制御レジスタと、デ
ータをラッチするコラムラッチと、外部からのデータを
前記コラムラッチにラッチさせると共にラッチされたデ
ータを前記コラムデコーダ及び前記ロウデコーダで選択
されたビット線及びワード線に接続されたメモリセルに
書き込む制御回路とを備えたものである。
【００１５】請求項４に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、第３の制御レジスタが負荷の印加を記憶してい
るときには前記ＶPP発生回路で発生された高電圧ＶPPを
前記コラムデコーダ及び前記ロウデコーダで選択された
ビット線及びワード線に印加させ、データ書き込みを記
憶しているときには外部からのデータを前記コラムラッ
チにラッチさせると共にラッチされたデータを前記コラ
ムデコーダ及び前記ロウデコーダで選択されたビット線
及びワード線に接続されたメモリセルに書き込む制御回
路とを備えたものである。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、第３の制御レジスタが負荷の印加を記憶してい
るときには前記ＶPP発生回路で発生された高電圧ＶPPを
前記コラムデコーダ及び前記ロウデコーダで選択された
ビット線及びワード線に印加させ、データ書き込みを記
憶しているときには外部からのデータを前記コラムラッ
チにラッチさせると共にラッチされたデータを前記コラ
ムデコーダ及び前記ロウデコーダで選択されたビット線
及びワード線に接続されたメモリセルに書き込む制御回
路とを備えたものである。
【００１６】請求項５に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、外部からの第４の信号に基づいて高電圧ＶPPと
電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、第３の制御レジスタが負荷の印加を記憶していると
きには第４の制御レジスタに基づいて前記ＶPP発生回路
で発生された高電圧ＶPPと電圧ＶDDのうちの一方を前記
コラムデコーダ及び前記ロウデコーダで選択されたビッ
ト線及びワード線に印加させ、データ書き込みを記憶し
ているときには外部からのデータを前記コラムラッチに
ラッチさせると共にラッチされたデータを前記コラムデ
コーダ及び前記ロウデコーダで選択されたビット線及び
ワード線に接続されたメモリセルに書き込む制御回路と
を備えたものである。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、外部からの第４の信号に基づいて高電圧ＶPPと
電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、第３の制御レジスタが負荷の印加を記憶していると
きには第４の制御レジスタに基づいて前記ＶPP発生回路
で発生された高電圧ＶPPと電圧ＶDDのうちの一方を前記
コラムデコーダ及び前記ロウデコーダで選択されたビッ
ト線及びワード線に印加させ、データ書き込みを記憶し
ているときには外部からのデータを前記コラムラッチに
ラッチさせると共にラッチされたデータを前記コラムデ
コーダ及び前記ロウデコーダで選択されたビット線及び
ワード線に接続されたメモリセルに書き込む制御回路と
を備えたものである。
【００１７】請求項６に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、データをラッチするコラムラッチと、高
電圧ＶPPを発生するＶPP発生回路と、外部からの第３の
信号に基づいて前記メモリセルアレイのメモリセルに負
荷を印加するかデータ書き込みを行うかを記憶する第３
の制御レジスタと、第３の制御レジスタが負荷の印加を
記憶しているときには前記ＶPP発生回路で発生された高
電圧ＶPPを全ビット線に印加させ、データ書き込みを記
憶しているときには外部からのデータを前記コラムラッ
チにラッチさせると共にラッチされたデータを前記コラ
ムデコーダ及び前記ロウデコーダで選択されたビット線
及びワード線に接続されたメモリセルに書き込む制御回
路とを備えたものである。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、データをラッチするコラムラッチと、高
電圧ＶPPを発生するＶPP発生回路と、外部からの第３の
信号に基づいて前記メモリセルアレイのメモリセルに負
荷を印加するかデータ書き込みを行うかを記憶する第３
の制御レジスタと、第３の制御レジスタが負荷の印加を
記憶しているときには前記ＶPP発生回路で発生された高
電圧ＶPPを全ビット線に印加させ、データ書き込みを記
憶しているときには外部からのデータを前記コラムラッ
チにラッチさせると共にラッチされたデータを前記コラ
ムデコーダ及び前記ロウデコーダで選択されたビット線
及びワード線に接続されたメモリセルに書き込む制御回
路とを備えたものである。
【００１８】請求項７に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、データをラッチするコラムラッチと、高
電圧ＶPPを発生するＶPP発生回路と、外部からの第３の
信号に基づいて前記メモリセルアレイのメモリセルに負
荷を印加するかデータ書き込みを行うかを記憶する第３
の制御レジスタと、外部からの第４の信号に基づいて高
電圧ＶPPと電圧ＶDDのうちの一方を記憶する第４の制御
レジスタと、第３の制御レジスタが負荷の印加を記憶し
ているときには第４の制御レジスタに基づいて前記ＶPP
発生回路で発生された高電圧ＶPPと電圧ＶDDのうちの一
方を全ビット線に印加させ、データ書き込みを記憶して
いるときには外部からのデータを前記コラムラッチにラ
ッチさせると共にラッチされたデータを前記コラムデコ
ーダ及び前記ロウデコーダで選択されたビット線及びワ
ード線に接続されたメモリセルに書き込む制御回路とを
備えたものである。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、データをラッチするコラムラッチと、高
電圧ＶPPを発生するＶPP発生回路と、外部からの第３の
信号に基づいて前記メモリセルアレイのメモリセルに負
荷を印加するかデータ書き込みを行うかを記憶する第３
の制御レジスタと、外部からの第４の信号に基づいて高
電圧ＶPPと電圧ＶDDのうちの一方を記憶する第４の制御
レジスタと、第３の制御レジスタが負荷の印加を記憶し
ているときには第４の制御レジスタに基づいて前記ＶPP
発生回路で発生された高電圧ＶPPと電圧ＶDDのうちの一
方を全ビット線に印加させ、データ書き込みを記憶して
いるときには外部からのデータを前記コラムラッチにラ
ッチさせると共にラッチされたデータを前記コラムデコ
ーダ及び前記ロウデコーダで選択されたビット線及びワ
ード線に接続されたメモリセルに書き込む制御回路とを
備えたものである。
【００１９】請求項８による記載のＥＥＰＲＯＭは、複
数のビット線及び複数のワード線に接続された複数のメ
モリセルを有するメモリセルアレイと、ビット線を選択
するためのコラムデコーダと、ワード線を選択するため
のロウデコーダと、外部からの第２の信号に基づいて１
本のワード線を選択するか全ワード線を選択するかを記
憶し且つ前記ロウデコーダに指示する第２の制御レジス
タと、データをラッチするコラムラッチと、高電圧ＶPP
を発生するＶPP発生回路と、外部からの第３の信号に基
づいて前記メモリセルアレイのメモリセルに負荷を印加
するかデータ書き込みを行うかを記憶する第３の制御レ
ジスタと、外部からの第４の信号に基づいて高電圧ＶPP
と電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、外部からの第５の信号に基づいてビット線を選択す
るかワード線を選択するかを記憶する第５の制御レジス
タと、第３の制御レジスタが負荷の印加を記憶している
ときには第４の制御レジスタに基づいて前記ＶPP発生回
路で発生された高電圧ＶPPと電圧ＶDDのうちの一方を第
５の制御レジスタに基づいて全ビット線あるいは全ワー
ド線に印加させ、データ書き込みを記憶しているときに
は外部からのデータを前記コラムラッチにラッチさせる
と共にラッチされたデータを前記コラムデコーダ及び前
記ロウデコーダで選択されたビット線及びワード線に接
続されたメモリセルに書き込む制御回路とを備えたもの
である。
数のビット線及び複数のワード線に接続された複数のメ
モリセルを有するメモリセルアレイと、ビット線を選択
するためのコラムデコーダと、ワード線を選択するため
のロウデコーダと、外部からの第２の信号に基づいて１
本のワード線を選択するか全ワード線を選択するかを記
憶し且つ前記ロウデコーダに指示する第２の制御レジス
タと、データをラッチするコラムラッチと、高電圧ＶPP
を発生するＶPP発生回路と、外部からの第３の信号に基
づいて前記メモリセルアレイのメモリセルに負荷を印加
するかデータ書き込みを行うかを記憶する第３の制御レ
ジスタと、外部からの第４の信号に基づいて高電圧ＶPP
と電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、外部からの第５の信号に基づいてビット線を選択す
るかワード線を選択するかを記憶する第５の制御レジス
タと、第３の制御レジスタが負荷の印加を記憶している
ときには第４の制御レジスタに基づいて前記ＶPP発生回
路で発生された高電圧ＶPPと電圧ＶDDのうちの一方を第
５の制御レジスタに基づいて全ビット線あるいは全ワー
ド線に印加させ、データ書き込みを記憶しているときに
は外部からのデータを前記コラムラッチにラッチさせる
と共にラッチされたデータを前記コラムデコーダ及び前
記ロウデコーダで選択されたビット線及びワード線に接
続されたメモリセルに書き込む制御回路とを備えたもの
である。
【００２０】請求項９による記載のＥＥＰＲＯＭは、複
数のビット線及び複数のワード線に接続された複数のメ
モリセルを有するメモリセルアレイと、ビット線を選択
するためのコラムデコーダと、ワード線を選択するため
のロウデコーダと、データをラッチするコラムラッチ
と、高電圧ＶPPを発生するＶPP発生回路と、外部からの
第４の信号に基づいて高電圧ＶPPと電圧ＶDDのうちの一
方を記憶する第４の制御レジスタと、外部からの第６の
信号に基づいて全ビット線及び全ワード線を選択するか
否かを記憶する第６の制御レジスタと、第６の制御レジ
スタが全ビット線及び全ワード線の選択を記憶している
ときには第４の制御レジスタに基づいて前記ＶPP発生回
路で発生された高電圧ＶPPと電圧ＶDDのうちの一方を全
ビット線及び全ワード線に印加させ、全ビット線及び全
ワード線の選択を記憶していないときには外部からのデ
ータを前記コラムラッチにラッチさせると共にラッチさ
れたデータを前記コラムデコーダ及び前記ロウデコーダ
で選択されたビット線及びワード線に接続されたメモリ
セルに書き込む制御回路とを備えたものである。
数のビット線及び複数のワード線に接続された複数のメ
モリセルを有するメモリセルアレイと、ビット線を選択
するためのコラムデコーダと、ワード線を選択するため
のロウデコーダと、データをラッチするコラムラッチ
と、高電圧ＶPPを発生するＶPP発生回路と、外部からの
第４の信号に基づいて高電圧ＶPPと電圧ＶDDのうちの一
方を記憶する第４の制御レジスタと、外部からの第６の
信号に基づいて全ビット線及び全ワード線を選択するか
否かを記憶する第６の制御レジスタと、第６の制御レジ
スタが全ビット線及び全ワード線の選択を記憶している
ときには第４の制御レジスタに基づいて前記ＶPP発生回
路で発生された高電圧ＶPPと電圧ＶDDのうちの一方を全
ビット線及び全ワード線に印加させ、全ビット線及び全
ワード線の選択を記憶していないときには外部からのデ
ータを前記コラムラッチにラッチさせると共にラッチさ
れたデータを前記コラムデコーダ及び前記ロウデコーダ
で選択されたビット線及びワード線に接続されたメモリ
セルに書き込む制御回路とを備えたものである。
【００２１】請求項１０に記載のＥＥＰＲＯＭは、複数
のビット線及び複数のワード線に接続された複数のメモ
リセルを有するメモリセルアレイと、ビット線を選択す
るためのコラムデコーダと、ワード線を選択するための
ロウデコーダと、外部からの第１の信号に基づいて１バ
イト分のビット線を選択するか全ビット線を選択するか
を記憶し且つ前記コラムデコーダに指示する第１の制御
レジスタと、外部からの第２の信号に基づいて１本のワ
ード線を選択するか全ワード線を選択するかを記憶し且
つ前記ロウデコーダに指示する第２の制御レジスタと、
データをラッチするコラムラッチと、高電圧ＶPPを発生
するＶPP発生回路と、外部からの第３の信号に基づいて
前記メモリセルアレイのメモリセルに負荷を印加するか
データ書き込みを行うかを記憶する第３の制御レジスタ
と、外部からの第４の信号に基づいて高電圧ＶPPと電圧
ＶDDのうちの一方を記憶する第４の制御レジスタと、外
部からの第５の信号に基づいてビット線を選択するかワ
ード線を選択するかを記憶する第５の制御レジスタと、
第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを備えたものであ
る。
のビット線及び複数のワード線に接続された複数のメモ
リセルを有するメモリセルアレイと、ビット線を選択す
るためのコラムデコーダと、ワード線を選択するための
ロウデコーダと、外部からの第１の信号に基づいて１バ
イト分のビット線を選択するか全ビット線を選択するか
を記憶し且つ前記コラムデコーダに指示する第１の制御
レジスタと、外部からの第２の信号に基づいて１本のワ
ード線を選択するか全ワード線を選択するかを記憶し且
つ前記ロウデコーダに指示する第２の制御レジスタと、
データをラッチするコラムラッチと、高電圧ＶPPを発生
するＶPP発生回路と、外部からの第３の信号に基づいて
前記メモリセルアレイのメモリセルに負荷を印加するか
データ書き込みを行うかを記憶する第３の制御レジスタ
と、外部からの第４の信号に基づいて高電圧ＶPPと電圧
ＶDDのうちの一方を記憶する第４の制御レジスタと、外
部からの第５の信号に基づいてビット線を選択するかワ
ード線を選択するかを記憶する第５の制御レジスタと、
第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを備えたものであ
る。
【００２２】請求項１１に記載のＥＥＰＲＯＭの書き込
み制御方法は、全てのビット線を選択し、１バイトのデ
ータをラッチし、ラッチされた１バイトのデータを書き
込むことにより同一ページ内の全バイトに同一のデータ
を書き込む方法である。
み制御方法は、全てのビット線を選択し、１バイトのデ
ータをラッチし、ラッチされた１バイトのデータを書き
込むことにより同一ページ内の全バイトに同一のデータ
を書き込む方法である。
【００２３】請求項１２に記載のＥＥＰＲＯＭの書き込
み制御方法は、全てのワード線を選択し、書き込みデー
タをラッチし、ラッチされたデータを書き込むことによ
り全ページに同一のデータを書き込む方法である。
み制御方法は、全てのワード線を選択し、書き込みデー
タをラッチし、ラッチされたデータを書き込むことによ
り全ページに同一のデータを書き込む方法である。
【００２４】請求項１３に記載のＥＥＰＲＯＭの書き込
み制御方法は、全てのビット線を選択し、全てのワード
線を選択し、１バイトのデータをラッチし、ラッチされ
た１バイトのデータを書き込むことによりメモリ内の全
エリアに同一のデータを書き込む方法である。
み制御方法は、全てのビット線を選択し、全てのワード
線を選択し、１バイトのデータをラッチし、ラッチされ
た１バイトのデータを書き込むことによりメモリ内の全
エリアに同一のデータを書き込む方法である。
【００２５】請求項１４に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
全てのワード線を選択し、高電圧ＶPPを全ワード線に同
時に印加する方法である。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
全てのワード線を選択し、高電圧ＶPPを全ワード線に同
時に印加する方法である。
【００２６】請求項１５に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのワー
ド線を選択し、選択された高電圧ＶPPあるいは電圧ＶDD
を全ワード線に同時に印加する方法である。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのワー
ド線を選択し、選択された高電圧ＶPPあるいは電圧ＶDD
を全ワード線に同時に印加する方法である。
【００２７】請求項１６に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
全てのビット線を選択し、高電圧ＶPPを全ビット線に同
時に印加する方法である。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
全てのビット線を選択し、高電圧ＶPPを全ビット線に同
時に印加する方法である。
【００２８】請求項１７に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線を選択し、選択された高電圧ＶPPあるいは電圧ＶDD
を全ビット線に同時に印加する方法である。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線を選択し、選択された高電圧ＶPPあるいは電圧ＶDD
を全ビット線に同時に印加する方法である。
【００２９】請求項１８に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線及び全てのワード線のうち一方を選択し、選択され
た高電圧ＶPPあるいは電圧ＶDDを選択された全ビット線
あるいは全ワード線に同時に印加する方法である。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線及び全てのワード線のうち一方を選択し、選択され
た高電圧ＶPPあるいは電圧ＶDDを選択された全ビット線
あるいは全ワード線に同時に印加する方法である。
【００３０】請求項１９に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線及び全てのワード線を選択し、選択された高電圧Ｖ
PPあるいは電圧ＶDDを全ビット線及び全ワード線の双方
に同時に印加する方法である。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線及び全てのワード線を選択し、選択された高電圧Ｖ
PPあるいは電圧ＶDDを全ビット線及び全ワード線の双方
に同時に印加する方法である。
【００３１】請求項２０に記載のＥＥＰＲＯＭの書き込
み制御方法は、負荷を印加するか否かを選択し、負荷の
印加を選択しない場合は、全てのビット線を選択し、全
てのワード線を選択し、１バイトのデータをラッチし、
ラッチされた１バイトのデータを書き込むことによりメ
モリ内の全エリアに同一のデータを書き込み、負荷の印
加を選択した場合は、書き込みのための高電圧ＶPPを発
生し、高電圧ＶPPと電圧ＶDDのうち一方を選択し、全て
のビット線及び全てのワード線のうち一方を選択し、選
択された高電圧ＶPPあるいは電圧ＶDDを選択された全ビ
ット線あるいは全ワード線に同時に印加する方法であ
る。
み制御方法は、負荷を印加するか否かを選択し、負荷の
印加を選択しない場合は、全てのビット線を選択し、全
てのワード線を選択し、１バイトのデータをラッチし、
ラッチされた１バイトのデータを書き込むことによりメ
モリ内の全エリアに同一のデータを書き込み、負荷の印
加を選択した場合は、書き込みのための高電圧ＶPPを発
生し、高電圧ＶPPと電圧ＶDDのうち一方を選択し、全て
のビット線及び全てのワード線のうち一方を選択し、選
択された高電圧ＶPPあるいは電圧ＶDDを選択された全ビ
ット線あるいは全ワード線に同時に印加する方法であ
る。
【００３２】請求項２１に記載のＩＣカードは、データ
を処理するためのＣＰＵと、処理プログラムを格納する
ＲＯＭと、データを一時的に格納するＲＡＭと、一度に
複数バイトのデータを書き込むことができるページ書き
込み機能を備えたＥＥＰＲＯＭと、外部とデータの授受
を行う入出力回路とを備え、前記ＥＥＰＲＯＭは、複数
のビット線及び複数のワード線に接続された複数のメモ
リセルを有するメモリセルアレイと、ビット線を選択す
るためのコラムデコーダと、ワード線を選択するための
ロウデコーダと、外部からの第１の信号に基づいて１バ
イト分のビット線を選択するか全ビット線を選択するか
を記憶し且つ前記コラムデコーダに指示する第１の制御
レジスタと、外部からの第２の信号に基づいて１本のワ
ード線を選択するか全ワード線を選択するかを記憶し且
つ前記ロウデコーダに指示する第２の制御レジスタと、
データをラッチするコラムラッチと、高電圧ＶPPを発生
するＶPP発生回路と、外部からの第３の信号に基づいて
前記メモリセルアレイのメモリセルに負荷を印加するか
データ書き込みを行うかを記憶する第３の制御レジスタ
と、外部からの第４の信号に基づいて高電圧ＶPPと電圧
ＶDDのうちの一方を記憶する第４の制御レジスタと、外
部からの第５の信号に基づいてビット線を選択するかワ
ード線を選択するかを記憶する第５の制御レジスタと、
第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを含むものである。
を処理するためのＣＰＵと、処理プログラムを格納する
ＲＯＭと、データを一時的に格納するＲＡＭと、一度に
複数バイトのデータを書き込むことができるページ書き
込み機能を備えたＥＥＰＲＯＭと、外部とデータの授受
を行う入出力回路とを備え、前記ＥＥＰＲＯＭは、複数
のビット線及び複数のワード線に接続された複数のメモ
リセルを有するメモリセルアレイと、ビット線を選択す
るためのコラムデコーダと、ワード線を選択するための
ロウデコーダと、外部からの第１の信号に基づいて１バ
イト分のビット線を選択するか全ビット線を選択するか
を記憶し且つ前記コラムデコーダに指示する第１の制御
レジスタと、外部からの第２の信号に基づいて１本のワ
ード線を選択するか全ワード線を選択するかを記憶し且
つ前記ロウデコーダに指示する第２の制御レジスタと、
データをラッチするコラムラッチと、高電圧ＶPPを発生
するＶPP発生回路と、外部からの第３の信号に基づいて
前記メモリセルアレイのメモリセルに負荷を印加するか
データ書き込みを行うかを記憶する第３の制御レジスタ
と、外部からの第４の信号に基づいて高電圧ＶPPと電圧
ＶDDのうちの一方を記憶する第４の制御レジスタと、外
部からの第５の信号に基づいてビット線を選択するかワ
ード線を選択するかを記憶する第５の制御レジスタと、
第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを含むものである。
【００３３】
【作用】請求項１に記載のＥＥＰＲＯＭにおいては、第
１の制御レジスタが１バイト分のビット線を選択するか
全ビット線を選択するかを記憶するので、全ビット線を
選択するように設定して書き込みを行った場合、コラム
ラッチにラッチされたデータがページ内の全バイトに書
き込まれる。
１の制御レジスタが１バイト分のビット線を選択するか
全ビット線を選択するかを記憶するので、全ビット線を
選択するように設定して書き込みを行った場合、コラム
ラッチにラッチされたデータがページ内の全バイトに書
き込まれる。
【００３４】請求項２に記載のＥＥＰＲＯＭにおいて
は、第２の制御レジスタが１本のワード線を選択するか
全ワード線を選択するかを記憶するので、全ワード線を
選択するように設定して書き込みを行った場合、コラム
ラッチにラッチされたデータが全ページに書き込まれ
る。
は、第２の制御レジスタが１本のワード線を選択するか
全ワード線を選択するかを記憶するので、全ワード線を
選択するように設定して書き込みを行った場合、コラム
ラッチにラッチされたデータが全ページに書き込まれ
る。
【００３５】請求項３に記載のＥＥＰＲＯＭにおいて
は、第１の制御レジスタと第２の制御レジスタを備えて
いるので、全ワード線及び全ビット線を選択して書き込
みを行った場合、コラムラッチに記憶されたデータが全
メモリ領域に書き込まれる。
は、第１の制御レジスタと第２の制御レジスタを備えて
いるので、全ワード線及び全ビット線を選択して書き込
みを行った場合、コラムラッチに記憶されたデータが全
メモリ領域に書き込まれる。
【００３６】請求項４に記載のＥＥＰＲＯＭにおいて
は、第２の制御レジスタを有すると共にＶPP発生回路が
高電圧ＶPPを発生し、第３の制御レジスタがメモリセル
に負荷を印加するかデータ書き込みを行うかを記憶する
ので、全ワード線を選択するように設定し且つ負荷を印
加するように設定することにより全ワード線に高電圧Ｖ
PPが印加される。
は、第２の制御レジスタを有すると共にＶPP発生回路が
高電圧ＶPPを発生し、第３の制御レジスタがメモリセル
に負荷を印加するかデータ書き込みを行うかを記憶する
ので、全ワード線を選択するように設定し且つ負荷を印
加するように設定することにより全ワード線に高電圧Ｖ
PPが印加される。
【００３７】請求項５に記載のＥＥＰＲＯＭにおいて
は、第２及び第３の制御レジスタとＶPP発生回路とを有
すると共に第４の制御レジスタが高電圧ＶPPと電圧ＶDD
のうちの一方を記憶するので、全ワード線を選択するよ
うに設定し且つ負荷を印加するように設定することによ
り第４の制御レジスタに基づいて高電圧ＶPPあるいは電
圧ＶDDが全ワード線に印加される。
は、第２及び第３の制御レジスタとＶPP発生回路とを有
すると共に第４の制御レジスタが高電圧ＶPPと電圧ＶDD
のうちの一方を記憶するので、全ワード線を選択するよ
うに設定し且つ負荷を印加するように設定することによ
り第４の制御レジスタに基づいて高電圧ＶPPあるいは電
圧ＶDDが全ワード線に印加される。
【００３８】請求項６に記載のＥＥＰＲＯＭにおいて
は、第３の制御レジスタとＶPP発生回路とを有するの
で、負荷を印加するように設定することにより制御回路
によって全ビット線に高電圧ＶPPが印加される。
は、第３の制御レジスタとＶPP発生回路とを有するの
で、負荷を印加するように設定することにより制御回路
によって全ビット線に高電圧ＶPPが印加される。
【００３９】請求項７に記載のＥＥＰＲＯＭにおいて
は、第３及び第４の制御レジスタとＶPP発生回路とを有
するので、負荷を印加するように設定することにより第
４の制御レジスタに基づいて制御回路により高電圧ＶPP
あるいは電圧ＶDDが全ビット線に印加される。
は、第３及び第４の制御レジスタとＶPP発生回路とを有
するので、負荷を印加するように設定することにより第
４の制御レジスタに基づいて制御回路により高電圧ＶPP
あるいは電圧ＶDDが全ビット線に印加される。
【００４０】請求項８に記載のＥＥＰＲＯＭにおいて
は、第２、第３及び第４の制御レジスタとＶPP発生回路
とを有すると共に第５の制御レジスタがビット線を選択
するかワード線を選択するかを記憶するので、負荷を印
加するように設定することにより第４の制御レジスタに
基づいた高電圧ＶPPあるいは電圧ＶDDが第５の制御レジ
スタに基づいて全ビット線あるいは全ワード線に印加さ
れる。
は、第２、第３及び第４の制御レジスタとＶPP発生回路
とを有すると共に第５の制御レジスタがビット線を選択
するかワード線を選択するかを記憶するので、負荷を印
加するように設定することにより第４の制御レジスタに
基づいた高電圧ＶPPあるいは電圧ＶDDが第５の制御レジ
スタに基づいて全ビット線あるいは全ワード線に印加さ
れる。
【００４１】請求項９に記載のＥＥＰＲＯＭにおいて
は、第４の制御レジスタとＶPP発生回路とを有すると共
に第６の制御レジスタが全ビット線及び全ワード線を選
択するか否かを記憶するので、全ビット線及び全ワード
線を選択するように設定することにより第４の制御レジ
スタに基づいた高電圧ＶPPあるいは電圧ＶDDが全ビット
線及び全ワード線に印加される。
は、第４の制御レジスタとＶPP発生回路とを有すると共
に第６の制御レジスタが全ビット線及び全ワード線を選
択するか否かを記憶するので、全ビット線及び全ワード
線を選択するように設定することにより第４の制御レジ
スタに基づいた高電圧ＶPPあるいは電圧ＶDDが全ビット
線及び全ワード線に印加される。
【００４２】請求項１０に記載のＥＥＰＲＯＭにおいて
は、第１ないし第５の制御レジスタとＶPP発生回路とを
有するので、負荷の印加を選択せずに全ワード線及び全
ビット線を選択して書き込みを行った場合、コラムラッ
チに記憶されたデータが全メモリ領域に書き込まれ、負
荷を印加するように設定することにより第４の制御レジ
スタに基づいた高電圧ＶPPあるいは電圧ＶDDが第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加される。
は、第１ないし第５の制御レジスタとＶPP発生回路とを
有するので、負荷の印加を選択せずに全ワード線及び全
ビット線を選択して書き込みを行った場合、コラムラッ
チに記憶されたデータが全メモリ領域に書き込まれ、負
荷を印加するように設定することにより第４の制御レジ
スタに基づいた高電圧ＶPPあるいは電圧ＶDDが第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加される。
【００４３】請求項１１に記載のＥＥＰＲＯＭの書き込
み制御方法においては、ラッチされた１バイトのデータ
を書き込むことにより、同一ページ内の全バイトに同一
データが書き込まれる。
み制御方法においては、ラッチされた１バイトのデータ
を書き込むことにより、同一ページ内の全バイトに同一
データが書き込まれる。
【００４４】請求項１２に記載のＥＥＰＲＯＭの書き込
み制御方法においては、ラッチされたデータを書き込む
ことにより、全ページに同一のデータが書き込まれる。
み制御方法においては、ラッチされたデータを書き込む
ことにより、全ページに同一のデータが書き込まれる。
【００４５】請求項１３に記載のＥＥＰＲＯＭの書き込
み制御方法においては、ラッチされた１バイトのデータ
を書き込むことにより、メモリ内の全エリアに同一デー
タが書き込まれる。
み制御方法においては、ラッチされた１バイトのデータ
を書き込むことにより、メモリ内の全エリアに同一デー
タが書き込まれる。
【００４６】請求項１４に記載のＥＥＰＲＯＭの書き込
み制御方法においては、全てのワード線を選択すること
により高電圧ＶPPが全ワード線に同時に印加される。
み制御方法においては、全てのワード線を選択すること
により高電圧ＶPPが全ワード線に同時に印加される。
【００４７】請求項１５に記載のＥＥＰＲＯＭの書き込
み制御方法においては、全てのワード線を選択すること
により高電圧ＶPP及び電圧ＶDDのうち選択された一方が
全ワード線に同時に印加される。
み制御方法においては、全てのワード線を選択すること
により高電圧ＶPP及び電圧ＶDDのうち選択された一方が
全ワード線に同時に印加される。
【００４８】請求項１６に記載のＥＥＰＲＯＭの書き込
み制御方法においては、全てのビット線を選択すること
により高電圧ＶPPが全ビット線に同時に印加される。
み制御方法においては、全てのビット線を選択すること
により高電圧ＶPPが全ビット線に同時に印加される。
【００４９】請求項１７に記載のＥＥＰＲＯＭの書き込
み制御方法においては、全てのビット線を選択すること
により高電圧ＶPP及び電圧ＶDDのうち選択された一方が
全ビット線に同時に印加される。
み制御方法においては、全てのビット線を選択すること
により高電圧ＶPP及び電圧ＶDDのうち選択された一方が
全ビット線に同時に印加される。
【００５０】請求項１８に記載のＥＥＰＲＯＭの書き込
み制御方法においては、全てのビット線及び全てのワー
ド線のうち一方を選択することにより高電圧ＶPP及び電
圧ＶDDのうち選択された一方が選択された全ビット線あ
るいは全ワード線に同時に印加される。
み制御方法においては、全てのビット線及び全てのワー
ド線のうち一方を選択することにより高電圧ＶPP及び電
圧ＶDDのうち選択された一方が選択された全ビット線あ
るいは全ワード線に同時に印加される。
【００５１】請求項１９に記載のＥＥＰＲＯＭの書き込
み制御方法においては、高電圧ＶPP及び電圧ＶDDのうち
選択された一方が全ビット線及び全ワード線の双方に同
時に印加される。
み制御方法においては、高電圧ＶPP及び電圧ＶDDのうち
選択された一方が全ビット線及び全ワード線の双方に同
時に印加される。
【００５２】請求項２０に記載のＥＥＰＲＯＭの書き込
み制御方法においては、負荷の印加が選択されないとき
には、全てのビット線及び全てのワード線を選択するこ
とによりラッチされた１バイトのデータがメモリ内の全
エリアに書き込まれ、負荷の印加が選択されたときに
は、全てのビット線及び全てのワード線のうち一方を選
択することにより高電圧ＶPP及び電圧ＶDDのうち選択さ
れた一方が選択された全ビット線あるいは全ワード線に
同時に印加される。
み制御方法においては、負荷の印加が選択されないとき
には、全てのビット線及び全てのワード線を選択するこ
とによりラッチされた１バイトのデータがメモリ内の全
エリアに書き込まれ、負荷の印加が選択されたときに
は、全てのビット線及び全てのワード線のうち一方を選
択することにより高電圧ＶPP及び電圧ＶDDのうち選択さ
れた一方が選択された全ビット線あるいは全ワード線に
同時に印加される。
【００５３】請求項２１に記載のＩＣカ−ドにおいて
は、ＣＰＵの制御のもとで動作するＥＥＰＲＯＭが第１
ないし第５の制御レジスタとＶPP発生回路とを有するの
で、負荷の印加を選択せずに全ワード線及び全ビット線
を選択して書き込みを行った場合、コラムラッチに記憶
されたデータが全メモリ領域に書き込まれ、負荷を印加
するように設定することにより第４の制御レジスタに基
づいた高電圧ＶPPあるいは電圧ＶDDが第５の制御レジス
タに基づいて全ビット線あるいは全ワード線に印加され
る。
は、ＣＰＵの制御のもとで動作するＥＥＰＲＯＭが第１
ないし第５の制御レジスタとＶPP発生回路とを有するの
で、負荷の印加を選択せずに全ワード線及び全ビット線
を選択して書き込みを行った場合、コラムラッチに記憶
されたデータが全メモリ領域に書き込まれ、負荷を印加
するように設定することにより第４の制御レジスタに基
づいた高電圧ＶPPあるいは電圧ＶDDが第５の制御レジス
タに基づいて全ビット線あるいは全ワード線に印加され
る。
【００５４】
【実施例】以下、添付図面を参照してこの発明の実施例
を説明する。 実施例１．図１に実施例１に係るＥＥＰＲＯＭの構成ブ
ロック図を示す。図１において、メモリセルアレイ８は
ロウデコーダ９からＶPPスイッチ１６に至る多数のワー
ド線８ａとＹゲート１０からＶPPスイッチ１７に至る多
数のビット線８ｂとを有し、ワード線８ａとビット線８
ｂとの交点にそれぞれメモリセル８ｃが接続されてい
る。制御回路２０は、内部クロック信号ＣＬＫをクロッ
クとしてＲＥＡＤＹ、ＬＡＴＣＨ、ＥＲＡＳＥ及びＷＲ
ＩＴＥの４状態を有する順序回路である。
を説明する。 実施例１．図１に実施例１に係るＥＥＰＲＯＭの構成ブ
ロック図を示す。図１において、メモリセルアレイ８は
ロウデコーダ９からＶPPスイッチ１６に至る多数のワー
ド線８ａとＹゲート１０からＶPPスイッチ１７に至る多
数のビット線８ｂとを有し、ワード線８ａとビット線８
ｂとの交点にそれぞれメモリセル８ｃが接続されてい
る。制御回路２０は、内部クロック信号ＣＬＫをクロッ
クとしてＲＥＡＤＹ、ＬＡＴＣＨ、ＥＲＡＳＥ及びＷＲ
ＩＴＥの４状態を有する順序回路である。
【００５５】タイマ２１は、内部クロック信号ＣＬＫに
基づいて、データをラッチしてから次のデータをラッチ
するまでの時間及びデータをラッチしてから書き込み指
示信号が入力されるまでの時間を計測し、所定のタイム
アウト時間を越えると、制御回路２０が異常であると判
断し、コラムラッチ１８内のデータをキャンセルする。
また、制御回路２０は、消去信号及び書き込み信号を発
生する際にＶPP発生回路１９にＶPP発生信号を出力す
る。ＶPP発生回路１９は制御回路２０からＶPP発生信号
を入力すると、発振回路２２からの発振信号によってＶ
DD電源電圧を昇圧して高電圧ＶPP、例えば２０Ｖの電圧
を生成し、この高電圧ＶPPをＶPPスイッチ１６及び１７
に供給する。
基づいて、データをラッチしてから次のデータをラッチ
するまでの時間及びデータをラッチしてから書き込み指
示信号が入力されるまでの時間を計測し、所定のタイム
アウト時間を越えると、制御回路２０が異常であると判
断し、コラムラッチ１８内のデータをキャンセルする。
また、制御回路２０は、消去信号及び書き込み信号を発
生する際にＶPP発生回路１９にＶPP発生信号を出力す
る。ＶPP発生回路１９は制御回路２０からＶPP発生信号
を入力すると、発振回路２２からの発振信号によってＶ
DD電源電圧を昇圧して高電圧ＶPP、例えば２０Ｖの電圧
を生成し、この高電圧ＶPPをＶPPスイッチ１６及び１７
に供給する。
【００５６】システムバス２４上のデータは、データラ
ッチ１５及び書き込みバッファ１４を介してＹゲート１
０に入力され、コラムラッチ１８に記憶される。一方、
メモリセルアレイ８から読出されたデータはＹゲート１
０を介してセンスアンプ１２で増幅され、出力バッファ
１３を介してシステムバス２４に出力される。また、Ｙ
ゲート１０にはコラムデコーダ２６が接続され、コラム
デコーダ２６及びロウデコーダ９にアドレスラッチ２３
を介してシステムバス２４が接続されている。
ッチ１５及び書き込みバッファ１４を介してＹゲート１
０に入力され、コラムラッチ１８に記憶される。一方、
メモリセルアレイ８から読出されたデータはＹゲート１
０を介してセンスアンプ１２で増幅され、出力バッファ
１３を介してシステムバス２４に出力される。また、Ｙ
ゲート１０にはコラムデコーダ２６が接続され、コラム
デコーダ２６及びロウデコーダ９にアドレスラッチ２３
を介してシステムバス２４が接続されている。
【００５７】コラムデコーダ２６に第１の制御レジスタ
となるコラムデコーダ制御レジスタ２５が接続されてい
る。制御レジスタ２５は、システムバス２４上の第１の
信号に基づいて、全Ｙゲート１０を選択する状態とアド
レスデータをデコードしてその結果に基づく１バイト分
のＹゲート１０のみを選択する状態のうち一方を記憶
し、コラムデコーダ１１にその旨を指示する制御信号を
送る。システムバス２４上のアドレスデータがアドレス
ラッチ２３でラッチされ、コラムデコーダ２６に入力さ
れてデコードされる。その際、コラムデコーダ２６は、
制御レジスタ２５からの制御信号に基づいて、デコード
された１バイト分のＹゲート１０を選択するか、あるい
は全バイトに対応する全Ｙゲート１０を選択する。
となるコラムデコーダ制御レジスタ２５が接続されてい
る。制御レジスタ２５は、システムバス２４上の第１の
信号に基づいて、全Ｙゲート１０を選択する状態とアド
レスデータをデコードしてその結果に基づく１バイト分
のＹゲート１０のみを選択する状態のうち一方を記憶
し、コラムデコーダ１１にその旨を指示する制御信号を
送る。システムバス２４上のアドレスデータがアドレス
ラッチ２３でラッチされ、コラムデコーダ２６に入力さ
れてデコードされる。その際、コラムデコーダ２６は、
制御レジスタ２５からの制御信号に基づいて、デコード
された１バイト分のＹゲート１０を選択するか、あるい
は全バイトに対応する全Ｙゲート１０を選択する。
【００５８】次に、図２のタイミングチャート及び図３
のフローチャートを用いてＥＥＰＲＯＭへの書き込み動
作シーケンスについて説明する。まず、制御回路２０
は、図３に示されるように、ＲＥＡＤＹ（Ｓ１）、ＬＡ
ＴＣＨ（Ｓ２）、ＥＲＡＳＥ（Ｓ３）及びＷＲＩＴＥ
（Ｓ４）の４つの状態を有しており、読み出しはＲＥＡ
ＤＹ状態で行われる。ページ内に同一データを書き込み
たい場合、ＥＥＰＲＯＭへの書き込みのためのデータラ
ッチを行う前、すなわちＬＡＴＣＨ状態に入る前のＲＥ
ＡＤＹ状態において、コラムデコーダ２６に接続された
制御レジスタ２５を全Ｙゲート１０を選択する状態にセ
ットする。
のフローチャートを用いてＥＥＰＲＯＭへの書き込み動
作シーケンスについて説明する。まず、制御回路２０
は、図３に示されるように、ＲＥＡＤＹ（Ｓ１）、ＬＡ
ＴＣＨ（Ｓ２）、ＥＲＡＳＥ（Ｓ３）及びＷＲＩＴＥ
（Ｓ４）の４つの状態を有しており、読み出しはＲＥＡ
ＤＹ状態で行われる。ページ内に同一データを書き込み
たい場合、ＥＥＰＲＯＭへの書き込みのためのデータラ
ッチを行う前、すなわちＬＡＴＣＨ状態に入る前のＲＥ
ＡＤＹ状態において、コラムデコーダ２６に接続された
制御レジスタ２５を全Ｙゲート１０を選択する状態にセ
ットする。
【００５９】この状態で時刻ｔ１にデータラッチを行う
と、制御回路２０はＬＡＴＣＨ状態に移行し、Ｈレベル
のラッチ信号が出力される。この時、システムバス２４
上のアドレスデータがアドレスラッチ２３にラッチさ
れ、ラッチされたアドレスデータに基づいてロウデコー
ダ９はワード線を１本選択するが、コラムデコーダ２６
は制御レジスタ２５からの制御信号によってアドレスデ
ータに関係なく全Ｙゲート１０を選択するので、システ
ムバス２４上のデータが一回のデータラッチで全コラム
ラッチ１８にラッチされる。この際、制御回路２０は、
タイマ２１を制御してコラムラッチ１８にデータがラッ
チされてからの時間を計測し、所定時間例えば０．４ｍ
ｓに達するまでに書き込み指示信号を入力しなければ、
コラムラッチ１８にラッチされたデータは無効になり、
ＲＥＡＤＹ状態に戻る。
と、制御回路２０はＬＡＴＣＨ状態に移行し、Ｈレベル
のラッチ信号が出力される。この時、システムバス２４
上のアドレスデータがアドレスラッチ２３にラッチさ
れ、ラッチされたアドレスデータに基づいてロウデコー
ダ９はワード線を１本選択するが、コラムデコーダ２６
は制御レジスタ２５からの制御信号によってアドレスデ
ータに関係なく全Ｙゲート１０を選択するので、システ
ムバス２４上のデータが一回のデータラッチで全コラム
ラッチ１８にラッチされる。この際、制御回路２０は、
タイマ２１を制御してコラムラッチ１８にデータがラッ
チされてからの時間を計測し、所定時間例えば０．４ｍ
ｓに達するまでに書き込み指示信号を入力しなければ、
コラムラッチ１８にラッチされたデータは無効になり、
ＲＥＡＤＹ状態に戻る。
【００６０】一方、所定時間が経過する前の時刻ｔ２に
書き込み指示信号を入力すると、制御回路２０はＥＲＡ
ＳＥ状態に移行し、消去信号を出力する。それと同時
に、制御回路２０はタイマ２１を制御して発振回路２２
を動作させ、発振回路２２からＶPP発生回路１９に発振
信号を出力させる。ＶPP発生回路１９は制御回路２０か
らの制御信号と発振回路２２からの発振信号に基づいて
消去信号に同期して高電圧ＶPPを発生する。
書き込み指示信号を入力すると、制御回路２０はＥＲＡ
ＳＥ状態に移行し、消去信号を出力する。それと同時
に、制御回路２０はタイマ２１を制御して発振回路２２
を動作させ、発振回路２２からＶPP発生回路１９に発振
信号を出力させる。ＶPP発生回路１９は制御回路２０か
らの制御信号と発振回路２２からの発振信号に基づいて
消去信号に同期して高電圧ＶPPを発生する。
【００６１】制御回路２０は、タイマ２１により消去時
間の時間計測を行い、所定時間例えば５ｍｓ経過した時
刻ｔ３にＷＲＩＴＥ状態に移行し、消去信号をＬレベル
にした後、Ｈレベルの書き込み信号を出力すると共に書
き込みのための高電圧ＶPPを発生させる。これにより、
全コラムラッチ１８にラッチされている同一のデータが
全ビット線８ｂ上に出されロウデコーダ９によって選択
されているワード線８ａ上のメモリセル８ｃに書き込ま
れ、ページ内の全バイトに同一データが書き込まれる。
さらに制御回路２０は、タイマ２１によって書き込み時
間のカウントを行い、所定時間例えば５ｍｓが経過した
時刻ｔ４に今度はＲＥＡＤＹ状態に移行し、書き込み信
号及びＶPP発生信号をＬレベルにした後、発振信号もＬ
レベルにして書き込みを完了する。
間の時間計測を行い、所定時間例えば５ｍｓ経過した時
刻ｔ３にＷＲＩＴＥ状態に移行し、消去信号をＬレベル
にした後、Ｈレベルの書き込み信号を出力すると共に書
き込みのための高電圧ＶPPを発生させる。これにより、
全コラムラッチ１８にラッチされている同一のデータが
全ビット線８ｂ上に出されロウデコーダ９によって選択
されているワード線８ａ上のメモリセル８ｃに書き込ま
れ、ページ内の全バイトに同一データが書き込まれる。
さらに制御回路２０は、タイマ２１によって書き込み時
間のカウントを行い、所定時間例えば５ｍｓが経過した
時刻ｔ４に今度はＲＥＡＤＹ状態に移行し、書き込み信
号及びＶPP発生信号をＬレベルにした後、発振信号もＬ
レベルにして書き込みを完了する。
【００６２】次に、制御レジスタ２５からの制御信号に
基づいて全Ｙゲート１０を選択するコラムデコーダ２６
の動作を図４を用いて説明する。図４は四つのアドレス
データＡＤ０〜ＡＤ３によりＹゲート１０を選択するコ
ラムデコーダ２６の回路の一部を示す。四つのアドレス
データＡＤ０〜ＡＤ３がそのままあるいは選択的に反転
されて複数のＡＮＤゲートに接続され、各ＡＮＤゲート
の出力が対応するＮＯＲゲートの一方の入力に接続され
ている。各ＮＯＲゲートの他方の入力にはそれぞれ制御
レジスタ２５からの制御信号が接続されている。
基づいて全Ｙゲート１０を選択するコラムデコーダ２６
の動作を図４を用いて説明する。図４は四つのアドレス
データＡＤ０〜ＡＤ３によりＹゲート１０を選択するコ
ラムデコーダ２６の回路の一部を示す。四つのアドレス
データＡＤ０〜ＡＤ３がそのままあるいは選択的に反転
されて複数のＡＮＤゲートに接続され、各ＡＮＤゲート
の出力が対応するＮＯＲゲートの一方の入力に接続され
ている。各ＮＯＲゲートの他方の入力にはそれぞれ制御
レジスタ２５からの制御信号が接続されている。
【００６３】まず、１バイト分のＹゲート１０のみを選
択する場合は、制御レジスタ２５からの制御信号がＬレ
ベルであり、アドレスデータＡＤ０〜ＡＤ３の状態に基
づいて複数のＡＮＤゲートのうちの１つのＡＮＤゲート
からのみＨレベルが出力され、このＡＮＤゲートに接続
されたＮＯＲゲートからＬレベルの信号が出力され、こ
れにより一つのＹゲート１０が選択される。一方、全Ｙ
ゲート１０を選択する場合は、制御レジスタ２５からの
制御信号がＨレベルであるので、ＡＮＤゲートからの出
力レベルに拘わらず、全てのＮＯＲゲートがＬレベルの
信号を出力し、全Ｙゲート１０が選択される。
択する場合は、制御レジスタ２５からの制御信号がＬレ
ベルであり、アドレスデータＡＤ０〜ＡＤ３の状態に基
づいて複数のＡＮＤゲートのうちの１つのＡＮＤゲート
からのみＨレベルが出力され、このＡＮＤゲートに接続
されたＮＯＲゲートからＬレベルの信号が出力され、こ
れにより一つのＹゲート１０が選択される。一方、全Ｙ
ゲート１０を選択する場合は、制御レジスタ２５からの
制御信号がＨレベルであるので、ＡＮＤゲートからの出
力レベルに拘わらず、全てのＮＯＲゲートがＬレベルの
信号を出力し、全Ｙゲート１０が選択される。
【００６４】実施例２．図５に実施例２に係るＥＥＰＲ
ＯＭの構成を示す。このＥＥＰＲＯＭは、図１９に示し
た従来のＥＥＰＲＯＭにおいて、ロウデコーダ９の代わ
りに、全ワード線の選択が可能な機能を有するロウデコ
ーダ２８を設け、このロウデコーダ２８に第２の制御レ
ジスタとなるロウデコーダ制御レジスタ２７を接続した
ものである。制御レジスタ２７は、システムバス２４上
の第２の信号に基づいて、全ワード線８ａを選択する状
態と、アドレスデータをデコードして１本のワード線８
ａを選択する状態の内の一方の状態であることを記憶
し、ロウデコーダ２８にいずれの状態であるかを指示す
る制御信号を出力する。なお、ＥＥＰＲＯＭへの書き込
みシーケンスについては、実施例１と同様に、ＲＥＡＤ
Ｙ、ＬＡＴＣＨ、ＥＲＡＳＥ及びＷＲＩＴＥの４状態で
行われる。
ＯＭの構成を示す。このＥＥＰＲＯＭは、図１９に示し
た従来のＥＥＰＲＯＭにおいて、ロウデコーダ９の代わ
りに、全ワード線の選択が可能な機能を有するロウデコ
ーダ２８を設け、このロウデコーダ２８に第２の制御レ
ジスタとなるロウデコーダ制御レジスタ２７を接続した
ものである。制御レジスタ２７は、システムバス２４上
の第２の信号に基づいて、全ワード線８ａを選択する状
態と、アドレスデータをデコードして１本のワード線８
ａを選択する状態の内の一方の状態であることを記憶
し、ロウデコーダ２８にいずれの状態であるかを指示す
る制御信号を出力する。なお、ＥＥＰＲＯＭへの書き込
みシーケンスについては、実施例１と同様に、ＲＥＡＤ
Ｙ、ＬＡＴＣＨ、ＥＲＡＳＥ及びＷＲＩＴＥの４状態で
行われる。
【００６５】次に、図６のタイミングチャートを用いて
書き込み動作シーケンスについて説明する。まず、全ペ
ージに渡ってコラムラッチ１８のデータの書き込みを行
う場合、ＲＥＡＤＹ状態において、システムバス２４の
Ｈレベルの第２の信号を用いてロウデコーダ２８に接続
された制御レジスタ２７を全ワード線８ａを選択する状
態にセットする。次に、時刻ｔ５に、ラッチ信号をＨレ
ベルとしてページ内のバイト数だけデータラッチを繰り
返す動作を開始すると、制御回路２０はＬＡＴＣＨ状態
に移行する。この際、制御回路２０はタイマ２１を制御
してコラムラッチ１８にデータがラッチされてからの時
間を計測し、所定時間例えば０．４ｍｓに達するまでに
次のデータのラッチか、書き込みの実施を行わなけれ
ば、コラムラッチ１８にラッチされたデータは無効にな
り、ＲＥＡＤＹ状態に戻る。
書き込み動作シーケンスについて説明する。まず、全ペ
ージに渡ってコラムラッチ１８のデータの書き込みを行
う場合、ＲＥＡＤＹ状態において、システムバス２４の
Ｈレベルの第２の信号を用いてロウデコーダ２８に接続
された制御レジスタ２７を全ワード線８ａを選択する状
態にセットする。次に、時刻ｔ５に、ラッチ信号をＨレ
ベルとしてページ内のバイト数だけデータラッチを繰り
返す動作を開始すると、制御回路２０はＬＡＴＣＨ状態
に移行する。この際、制御回路２０はタイマ２１を制御
してコラムラッチ１８にデータがラッチされてからの時
間を計測し、所定時間例えば０．４ｍｓに達するまでに
次のデータのラッチか、書き込みの実施を行わなけれ
ば、コラムラッチ１８にラッチされたデータは無効にな
り、ＲＥＡＤＹ状態に戻る。
【００６６】一方、所定時間内に次のデータのラッチを
行った場合は再度タイマが時間計測を行い、時刻ｔ６に
書き込み指示信号を入力すると、制御回路２０はＥＲＡ
ＳＥ状態に移行し、消去信号が出力される。このとき、
システムバス２４上のアドレスデータがアドレスラッチ
２３にラッチされ、ラッチされたアドレスデータＡｒが
ロウデコーダ２８に入力されるが、ロウデコーダ２８は
制御レジスタ２７からの制御信号によってアドレスデー
タＡｒに関係なく全ワード線８ａを選択する。それと同
時に、制御回路２０はタイマ２１を制御して発振回路２
２を動作させ、ＶPP発生回路１９に発振信号を出力させ
る。ＶPP発生回路１９は、制御回路２０からのＶPP発生
信号と発振回路２２からの発振信号に基づいて消去信号
に同期して高電圧ＶPPを発生する。
行った場合は再度タイマが時間計測を行い、時刻ｔ６に
書き込み指示信号を入力すると、制御回路２０はＥＲＡ
ＳＥ状態に移行し、消去信号が出力される。このとき、
システムバス２４上のアドレスデータがアドレスラッチ
２３にラッチされ、ラッチされたアドレスデータＡｒが
ロウデコーダ２８に入力されるが、ロウデコーダ２８は
制御レジスタ２７からの制御信号によってアドレスデー
タＡｒに関係なく全ワード線８ａを選択する。それと同
時に、制御回路２０はタイマ２１を制御して発振回路２
２を動作させ、ＶPP発生回路１９に発振信号を出力させ
る。ＶPP発生回路１９は、制御回路２０からのＶPP発生
信号と発振回路２２からの発振信号に基づいて消去信号
に同期して高電圧ＶPPを発生する。
【００６７】制御回路２０はタイマ２１により消去時間
の時間計測を行い、所定時間例えば５ｍｓ経過した時刻
ｔ７になると、ＷＲＩＴＥ状態に移行して消去信号をＬ
レベルにした後、Ｈレベルの書き込み信号及び書き込み
のためのＶPP発生信号を出力する。このときも、制御レ
ジスタ２７からの出力によってロウデコーダ２８は全ワ
ード線８ａを選択するので、コラムラッチ１８にラッチ
されているデータがビット線８ｂ上に出され全ページに
渡って書き込まれる。さらに、制御回路２０は、タイマ
２１によって書き込み時間のカウントを行い、所定時間
例えば５ｍｓが経過した時刻ｔ８になると、今度はＲＥ
ＡＤＹ状態に移行し、書き込み信号及びＶPP発生信号を
共にＬレベルにした後、発振信号もＬレベルにして書き
込みを完了する。
の時間計測を行い、所定時間例えば５ｍｓ経過した時刻
ｔ７になると、ＷＲＩＴＥ状態に移行して消去信号をＬ
レベルにした後、Ｈレベルの書き込み信号及び書き込み
のためのＶPP発生信号を出力する。このときも、制御レ
ジスタ２７からの出力によってロウデコーダ２８は全ワ
ード線８ａを選択するので、コラムラッチ１８にラッチ
されているデータがビット線８ｂ上に出され全ページに
渡って書き込まれる。さらに、制御回路２０は、タイマ
２１によって書き込み時間のカウントを行い、所定時間
例えば５ｍｓが経過した時刻ｔ８になると、今度はＲＥ
ＡＤＹ状態に移行し、書き込み信号及びＶPP発生信号を
共にＬレベルにした後、発振信号もＬレベルにして書き
込みを完了する。
【００６８】なお、ロウデコーダ２８に内蔵される、全
ワード線８ａを選択する機能は、図４に示した実施例１
のコラムデコーダと同様に、複数のＡＮＤゲート及び複
数のＮＯＲゲートを接続することにより実現できる。
ワード線８ａを選択する機能は、図４に示した実施例１
のコラムデコーダと同様に、複数のＡＮＤゲート及び複
数のＮＯＲゲートを接続することにより実現できる。
【００６９】実施例３．図７に実施例３に係るＥＥＰＲ
ＯＭの構成を示す。この実施例のＥＥＰＲＯＭは、実施
例１のＥＥＰＲＯＭにおいて、ロウデコーダ９の代わり
に全ワード線８ａを選択できる機能を有するロウデコー
ダ２８を設け、このロウデコーダ２８にロウデコーダ制
御レジスタ２７を接続したものである。すなわち、コラ
ムデコーダ２６により全Ｙゲート１０を、ロウデコーダ
２８により全ワード線８ａをそれぞれ選択することがで
きる。
ＯＭの構成を示す。この実施例のＥＥＰＲＯＭは、実施
例１のＥＥＰＲＯＭにおいて、ロウデコーダ９の代わり
に全ワード線８ａを選択できる機能を有するロウデコー
ダ２８を設け、このロウデコーダ２８にロウデコーダ制
御レジスタ２７を接続したものである。すなわち、コラ
ムデコーダ２６により全Ｙゲート１０を、ロウデコーダ
２８により全ワード線８ａをそれぞれ選択することがで
きる。
【００７０】ＥＥＰＲＯＭへの書き込みシーケンスは、
実施例１及び２の動作を合わせたもので、書き込み動作
を始める前にＲＥＡＤＹ状態において、コラムデコーダ
制御レジスタ２５を全Ｙゲート１０を選択するようにセ
ットするとともに、ロウデコーダ制御レジスタ２７を全
ワード線８ａを選択するようにセットする。コラムデコ
ーダ２６が全Ｙゲート１０を選択するので、データラッ
チを行う際は、１バイトのデータラッチで全コラムラッ
チ１８に同一データが記憶される。また、ＥＲＡＳＥ及
びＷＲＩＴＥサイクルにおいては、ロウデコーダ２８が
全ワード線８ａを選択するので、全ページのデータが消
去され、全ページにコラムラッチ１８のデータが書き込
まれる。すなわち、１バイトデータの書き込みでメモリ
内の全エリアに同一データが書き込まれる。
実施例１及び２の動作を合わせたもので、書き込み動作
を始める前にＲＥＡＤＹ状態において、コラムデコーダ
制御レジスタ２５を全Ｙゲート１０を選択するようにセ
ットするとともに、ロウデコーダ制御レジスタ２７を全
ワード線８ａを選択するようにセットする。コラムデコ
ーダ２６が全Ｙゲート１０を選択するので、データラッ
チを行う際は、１バイトのデータラッチで全コラムラッ
チ１８に同一データが記憶される。また、ＥＲＡＳＥ及
びＷＲＩＴＥサイクルにおいては、ロウデコーダ２８が
全ワード線８ａを選択するので、全ページのデータが消
去され、全ページにコラムラッチ１８のデータが書き込
まれる。すなわち、１バイトデータの書き込みでメモリ
内の全エリアに同一データが書き込まれる。
【００７１】実施例４．図８に実施例４に係るＥＥＰＲ
ＯＭの構成を示す。この実施例のＥＥＰＲＯＭは、図５
に示した実施例２のＥＥＰＲＯＭにおいて、制御回路２
０の代わりに制御回路３０を設けると共に制御回路３０
に第３の制御レジスタとなる供給制御レジスタ２９を接
続したものである。供給制御レジスタ２９は、システム
バス２４上の第３の信号に基づいて、通常の書き込みを
行う状態と、負荷を加える状態とのうち一方の状態を記
憶するレジスタで、記憶した状態を指示する制御信号を
制御回路３０へ出力する。
ＯＭの構成を示す。この実施例のＥＥＰＲＯＭは、図５
に示した実施例２のＥＥＰＲＯＭにおいて、制御回路２
０の代わりに制御回路３０を設けると共に制御回路３０
に第３の制御レジスタとなる供給制御レジスタ２９を接
続したものである。供給制御レジスタ２９は、システム
バス２４上の第３の信号に基づいて、通常の書き込みを
行う状態と、負荷を加える状態とのうち一方の状態を記
憶するレジスタで、記憶した状態を指示する制御信号を
制御回路３０へ出力する。
【００７２】ワード線８ａに高電圧ＶPPを印加して負荷
を印加する場合、まずロウデコーダ制御レジスタ２７を
全ワード線８ａを選択するように設定する。次に、供給
制御レジスタ２９を、ワード線８ａに負荷を印加する状
態に設定する。上記２つの制御レジスタ２７及び２９を
設定した後に書き込み指示信号を入力すると、制御回路
３０はタイマ２１を制御して発振回路２２を動作させ、
発振回路２２からＶPP発生回路１９に発振信号を出力さ
せる。ＶPP発生回路１９は、制御回路３０からの制御信
号と発振回路２２からの発振信号に基づいて高電圧ＶPP
を発生し、ＶPPスイッチ１６に供給する。このとき、ロ
ウデコーダ２８がロウデコーダ制御レジスタ２７からの
制御信号により全ワード線８ａを選択しており、また制
御回路３０からの制御信号によってＶPPスイッチ１６が
オンされるので、全ワード線８ａに同時に高電圧ＶPPが
印加される。また制御回路３０は、ＶPPスイッチ１６を
オンすると共に、タイマ２１を制御して負荷印加の時間
計測を行い、所定時間例えば２０ｍｓが経過すると、Ｖ
PPスイッチ１６をオフし且つＶPP発生回路１９を停止し
て高電圧ＶPPの印加を終了する。
を印加する場合、まずロウデコーダ制御レジスタ２７を
全ワード線８ａを選択するように設定する。次に、供給
制御レジスタ２９を、ワード線８ａに負荷を印加する状
態に設定する。上記２つの制御レジスタ２７及び２９を
設定した後に書き込み指示信号を入力すると、制御回路
３０はタイマ２１を制御して発振回路２２を動作させ、
発振回路２２からＶPP発生回路１９に発振信号を出力さ
せる。ＶPP発生回路１９は、制御回路３０からの制御信
号と発振回路２２からの発振信号に基づいて高電圧ＶPP
を発生し、ＶPPスイッチ１６に供給する。このとき、ロ
ウデコーダ２８がロウデコーダ制御レジスタ２７からの
制御信号により全ワード線８ａを選択しており、また制
御回路３０からの制御信号によってＶPPスイッチ１６が
オンされるので、全ワード線８ａに同時に高電圧ＶPPが
印加される。また制御回路３０は、ＶPPスイッチ１６を
オンすると共に、タイマ２１を制御して負荷印加の時間
計測を行い、所定時間例えば２０ｍｓが経過すると、Ｖ
PPスイッチ１６をオフし且つＶPP発生回路１９を停止し
て高電圧ＶPPの印加を終了する。
【００７３】実施例５．図９に実施例５に係るＥＥＰＲ
ＯＭの構成を示す。この実施例５のＥＥＰＲＯＭは、図
８に示した実施例４のＥＥＰＲＯＭにおいて、タイマ２
１の代わりにタイマ３２を設けると共にこのタイマ３２
に第４の制御レジスタとなる供給電圧切り換え制御レジ
スタ３１を接続したものである。供給電圧切り換え制御
レジスタ３１は、ワード線８ａに印加する電圧を切り換
えるためのレジスタで、システムバス２４上の第４の信
号に基づいて、高電圧ＶPP及び電圧ＶDDのうちの一方を
記憶し、記憶した電圧を指示する制御信号をタイマ３２
へ出力する。また、切り換え制御レジスタ３１からいず
れかの電圧を指示する制御信号がタイマ３２に入力され
ていても、制御回路３０に接続されている供給制御レジ
スタ２９がワード線８ａに負荷を印加する状態に設定さ
れておらず、制御回路３０が負荷を印加する制御を行っ
ていないときは、切り換え制御レジスタ３１の設定は無
効になる。
ＯＭの構成を示す。この実施例５のＥＥＰＲＯＭは、図
８に示した実施例４のＥＥＰＲＯＭにおいて、タイマ２
１の代わりにタイマ３２を設けると共にこのタイマ３２
に第４の制御レジスタとなる供給電圧切り換え制御レジ
スタ３１を接続したものである。供給電圧切り換え制御
レジスタ３１は、ワード線８ａに印加する電圧を切り換
えるためのレジスタで、システムバス２４上の第４の信
号に基づいて、高電圧ＶPP及び電圧ＶDDのうちの一方を
記憶し、記憶した電圧を指示する制御信号をタイマ３２
へ出力する。また、切り換え制御レジスタ３１からいず
れかの電圧を指示する制御信号がタイマ３２に入力され
ていても、制御回路３０に接続されている供給制御レジ
スタ２９がワード線８ａに負荷を印加する状態に設定さ
れておらず、制御回路３０が負荷を印加する制御を行っ
ていないときは、切り換え制御レジスタ３１の設定は無
効になる。
【００７４】まず、全ワード線８ａに電圧ＶDDを印加し
て負荷を加える場合を説明する。始めに、ロウデコーダ
制御レジスタ２７を全ワード線８ａを選択するように設
定し、供給制御レジスタ２９をワード線８ａに負荷を加
えるように設定し、供給電圧切り換え制御レジスタ３１
をＶDDに設定する。上記３つの制御レジスタ２７、２９
及び３１を設定した後、制御回路３０に書き込み指示信
号を入力させると、制御回路３０はタイマ３２を制御し
てＶPPスイッチ１６に電圧を供給する動作を開始する
が、タイマ３２は供給電圧切り換え制御レジスタ３１が
ＶDDに設定されているため、高電圧ＶPPを発生させるた
めの発振回路２２を動作させる発振開始信号を発振回路
２２に出力しない。発振回路２２では発振開始信号が入
力されないため発振を開始せず、ＶPP発生回路１９は発
振回路２２から発振信号が来ないために電圧ＶDDを昇圧
して高電圧ＶPPを発生することができず、制御回路３０
からＶPPスイッチ１６に電圧を供給する制御信号を入力
すると、ＶPPスイッチ１６に電圧ＶDDを供給することに
なる。ここで、ロウデコーダ２８はロウデコーダ制御レ
ジスタ２７からの制御信号により全ワード線８ａを選択
しており、また制御回路３０からの制御信号に基づいて
ＶPPスイッチ１６がオンされることによって全ワード線
８ａに電圧ＶDDが印加される。また、制御回路３０はＶ
PPスイッチ１６をオンすると同時にタイマ２１を制御し
て印加時間の時間計測を行い、所定時間例えば２０ｍｓ
が経過すると、ＶPPスイッチ１６をオフし且つＶPP発生
回路１９を制御して電圧ＶDDの印加を終了する。
て負荷を加える場合を説明する。始めに、ロウデコーダ
制御レジスタ２７を全ワード線８ａを選択するように設
定し、供給制御レジスタ２９をワード線８ａに負荷を加
えるように設定し、供給電圧切り換え制御レジスタ３１
をＶDDに設定する。上記３つの制御レジスタ２７、２９
及び３１を設定した後、制御回路３０に書き込み指示信
号を入力させると、制御回路３０はタイマ３２を制御し
てＶPPスイッチ１６に電圧を供給する動作を開始する
が、タイマ３２は供給電圧切り換え制御レジスタ３１が
ＶDDに設定されているため、高電圧ＶPPを発生させるた
めの発振回路２２を動作させる発振開始信号を発振回路
２２に出力しない。発振回路２２では発振開始信号が入
力されないため発振を開始せず、ＶPP発生回路１９は発
振回路２２から発振信号が来ないために電圧ＶDDを昇圧
して高電圧ＶPPを発生することができず、制御回路３０
からＶPPスイッチ１６に電圧を供給する制御信号を入力
すると、ＶPPスイッチ１６に電圧ＶDDを供給することに
なる。ここで、ロウデコーダ２８はロウデコーダ制御レ
ジスタ２７からの制御信号により全ワード線８ａを選択
しており、また制御回路３０からの制御信号に基づいて
ＶPPスイッチ１６がオンされることによって全ワード線
８ａに電圧ＶDDが印加される。また、制御回路３０はＶ
PPスイッチ１６をオンすると同時にタイマ２１を制御し
て印加時間の時間計測を行い、所定時間例えば２０ｍｓ
が経過すると、ＶPPスイッチ１６をオフし且つＶPP発生
回路１９を制御して電圧ＶDDの印加を終了する。
【００７５】次に、全ワード線８ａに高電圧ＶPPを印加
して負荷を加える場合を説明する。この場合は、ロウデ
コーダ制御レジスタ２７を全ワード線８ａを選択するよ
うに設定し、供給制御レジスタ２９をワード線８ａに負
荷を加えるように設定し、供給電圧切り換え制御レジス
タ３１をＶPPに設定する。これらのレジスタの設定の
後、書き込み指示信号を入力することによって全ワード
線８ａに高電圧ＶPPが印加される。上述した電圧ＶDDの
印加時との相違点としては、制御回路３０からタイマ３
２に供給電圧を印加する制御を開始すると、タイマ３２
は供給電圧切り換え制御レジスタ３１が高電圧ＶPPに設
定されているため、発振回路２２に発振開始信号を出力
し、発振回路を発振させてＶPP発生回路１９を動作さ
せ、制御回路３０からの制御に基づいてＶPPスイッチ１
６に高電圧ＶPPを印加するようになる。他の動作は電圧
ＶDDを全ワード線８ａに印加する場合と同じ動作をす
る。
して負荷を加える場合を説明する。この場合は、ロウデ
コーダ制御レジスタ２７を全ワード線８ａを選択するよ
うに設定し、供給制御レジスタ２９をワード線８ａに負
荷を加えるように設定し、供給電圧切り換え制御レジス
タ３１をＶPPに設定する。これらのレジスタの設定の
後、書き込み指示信号を入力することによって全ワード
線８ａに高電圧ＶPPが印加される。上述した電圧ＶDDの
印加時との相違点としては、制御回路３０からタイマ３
２に供給電圧を印加する制御を開始すると、タイマ３２
は供給電圧切り換え制御レジスタ３１が高電圧ＶPPに設
定されているため、発振回路２２に発振開始信号を出力
し、発振回路を発振させてＶPP発生回路１９を動作さ
せ、制御回路３０からの制御に基づいてＶPPスイッチ１
６に高電圧ＶPPを印加するようになる。他の動作は電圧
ＶDDを全ワード線８ａに印加する場合と同じ動作をす
る。
【００７６】実施例６．図１０に実施例６に係るＥＥＰ
ＲＯＭの構成を示す。この実施例６のＥＥＰＲＯＭは、
図１９に示した従来のＥＥＰＲＯＭにおいて、制御回路
２０の代わりに制御回路３３を設けると共に制御回路３
３に第３の制御レジスタとなる供給制御レジスタ２９を
接続したものであり、全ビット線８ｂに高電圧ＶPPを同
時に印加し得るＥＥＰＲＯＭである。供給制御レジスタ
２９は、通常の書き込みを行う状態と、負荷を加える状
態とのうち一方の状態を記憶するレジスタで、記憶した
状態を指示する制御信号を制御回路３３へ出力する。
ＲＯＭの構成を示す。この実施例６のＥＥＰＲＯＭは、
図１９に示した従来のＥＥＰＲＯＭにおいて、制御回路
２０の代わりに制御回路３３を設けると共に制御回路３
３に第３の制御レジスタとなる供給制御レジスタ２９を
接続したものであり、全ビット線８ｂに高電圧ＶPPを同
時に印加し得るＥＥＰＲＯＭである。供給制御レジスタ
２９は、通常の書き込みを行う状態と、負荷を加える状
態とのうち一方の状態を記憶するレジスタで、記憶した
状態を指示する制御信号を制御回路３３へ出力する。
【００７７】ビット線８ｂに高電圧ＶPPを印加して負荷
を加える場合、まず供給制御レジスタ２９を負荷印加の
状態に設定する。このように制御レジスタ２９を設定し
た後に書き込み指示信号を入力すると、制御回路３３は
タイマ２１を制御して発振回路２２を動作させ、発振回
路２２からＶPP発生回路１９に発振信号を出力させる。
ＶPP発生回路１９は制御回路３３からの制御信号と発振
回路２２からの発振信号に基づいて高電圧ＶPPを発生し
てＶPPスイッチ１７に供給する。ここで、制御回路３３
からの制御信号に基づいて全ビット線８ｂのＶPPスイッ
チがオンし、全ビット線８ｂに高電圧ＶPPが印加され
る。また、制御回路３３はＶPPスイッチ１７をオンする
と同時にタイマ２１を制御して印加時間の時間計測を行
い、所定時間例えば２０ｍｓが経過すると、ＶPPスイッ
チ１７をオフし且つＶPP発生回路１９を停止して高電圧
ＶPPの印加を終了する。
を加える場合、まず供給制御レジスタ２９を負荷印加の
状態に設定する。このように制御レジスタ２９を設定し
た後に書き込み指示信号を入力すると、制御回路３３は
タイマ２１を制御して発振回路２２を動作させ、発振回
路２２からＶPP発生回路１９に発振信号を出力させる。
ＶPP発生回路１９は制御回路３３からの制御信号と発振
回路２２からの発振信号に基づいて高電圧ＶPPを発生し
てＶPPスイッチ１７に供給する。ここで、制御回路３３
からの制御信号に基づいて全ビット線８ｂのＶPPスイッ
チがオンし、全ビット線８ｂに高電圧ＶPPが印加され
る。また、制御回路３３はＶPPスイッチ１７をオンする
と同時にタイマ２１を制御して印加時間の時間計測を行
い、所定時間例えば２０ｍｓが経過すると、ＶPPスイッ
チ１７をオフし且つＶPP発生回路１９を停止して高電圧
ＶPPの印加を終了する。
【００７８】実施例７．図１１に実施例７に係るＥＥＰ
ＲＯＭの構成を示す。実施例７のＥＥＰＲＯＭは、図１
０に示した実施例６のＥＥＰＲＯＭにおいて、タイマ２
１の代わりにタイマ３２を設けると共にこのタイマ３２
に第４の制御レジスタとなる供給電圧切り換え制御レジ
スタ３１を接続したものである。供給電圧切り換え制御
レジスタ３１は、ビット線８ｂに印加する電圧を切り換
えるためのレジスタで、システムバス２４上の第４の信
号に基づいて、高電圧ＶPP及び電圧ＶDDのうちの一方を
記憶し、記憶した電圧を指示する制御信号をタイマ３２
へ出力する。また、切り換え制御レジスタ３１からいず
れかの電圧を指示する制御信号がタイマ３２に入力され
ていても、制御回路３３に接続されている供給制御レジ
スタ２９がビット線８ｂに負荷を印加する状態に設定さ
れておらず、制御回路３３が負荷を印加する制御を行っ
ていないときは、切り換え制御レジスタ３１の設定は無
効になる。
ＲＯＭの構成を示す。実施例７のＥＥＰＲＯＭは、図１
０に示した実施例６のＥＥＰＲＯＭにおいて、タイマ２
１の代わりにタイマ３２を設けると共にこのタイマ３２
に第４の制御レジスタとなる供給電圧切り換え制御レジ
スタ３１を接続したものである。供給電圧切り換え制御
レジスタ３１は、ビット線８ｂに印加する電圧を切り換
えるためのレジスタで、システムバス２４上の第４の信
号に基づいて、高電圧ＶPP及び電圧ＶDDのうちの一方を
記憶し、記憶した電圧を指示する制御信号をタイマ３２
へ出力する。また、切り換え制御レジスタ３１からいず
れかの電圧を指示する制御信号がタイマ３２に入力され
ていても、制御回路３３に接続されている供給制御レジ
スタ２９がビット線８ｂに負荷を印加する状態に設定さ
れておらず、制御回路３３が負荷を印加する制御を行っ
ていないときは、切り換え制御レジスタ３１の設定は無
効になる。
【００７９】まず、全ビット線８ｂに電圧ＶDDを印加し
て負荷を加える場合を説明する。始めに、供給制御レジ
スタ２９を負荷を加えるように設定し、供給電圧切り換
え制御レジスタ３１をＶDDに設定する。上記２つの制御
レジスタ２９及び３１を設定した後、制御回路３３に書
き込み指示信号を入力させると、制御回路３３はタイマ
３２を制御してＶPPスイッチ１７に電圧を供給する動作
を開始するが、タイマ３２は供給電圧切り換え制御レジ
スタ３１がＶDDに設定されているため、高電圧ＶPPを発
生させるための発振回路２２を動作させる発振開始信号
を発振回路２２に出力しない。発振回路２２では発振開
始信号が入力されないため発振を開始せず、ＶPP発生回
路１９は発振回路２２から発振信号が来ないために電圧
ＶDDを昇圧して高電圧ＶPPを発生することができず、制
御回路３３からＶPPスイッチ１７に電圧を供給する制御
信号を入力すると、ＶPPスイッチ１７に電圧ＶDDを供給
することになる。ここで、制御回路３３からの制御信号
に基づいてＶPPスイッチ１７がオンされることによって
全ビット線８ｂに電圧ＶDDが印加される。また、制御回
路３３はＶPPスイッチ１７をオンすると同時にタイマ２
１を制御して印加時間の時間計測を行い、所定時間例え
ば２０ｍｓが経過すると、ＶPPスイッチ１７をオフし且
つＶPP発生回路１９を制御して電圧ＶDDの印加を終了す
る。
て負荷を加える場合を説明する。始めに、供給制御レジ
スタ２９を負荷を加えるように設定し、供給電圧切り換
え制御レジスタ３１をＶDDに設定する。上記２つの制御
レジスタ２９及び３１を設定した後、制御回路３３に書
き込み指示信号を入力させると、制御回路３３はタイマ
３２を制御してＶPPスイッチ１７に電圧を供給する動作
を開始するが、タイマ３２は供給電圧切り換え制御レジ
スタ３１がＶDDに設定されているため、高電圧ＶPPを発
生させるための発振回路２２を動作させる発振開始信号
を発振回路２２に出力しない。発振回路２２では発振開
始信号が入力されないため発振を開始せず、ＶPP発生回
路１９は発振回路２２から発振信号が来ないために電圧
ＶDDを昇圧して高電圧ＶPPを発生することができず、制
御回路３３からＶPPスイッチ１７に電圧を供給する制御
信号を入力すると、ＶPPスイッチ１７に電圧ＶDDを供給
することになる。ここで、制御回路３３からの制御信号
に基づいてＶPPスイッチ１７がオンされることによって
全ビット線８ｂに電圧ＶDDが印加される。また、制御回
路３３はＶPPスイッチ１７をオンすると同時にタイマ２
１を制御して印加時間の時間計測を行い、所定時間例え
ば２０ｍｓが経過すると、ＶPPスイッチ１７をオフし且
つＶPP発生回路１９を制御して電圧ＶDDの印加を終了す
る。
【００８０】次に、全ビット線８ｂに高電圧ＶPPを印加
して負荷を加える場合を説明する。この場合は、供給制
御レジスタ２９をビット線８ｂに負荷を加えるように設
定し、供給電圧切り換え制御レジスタ３１をＶPPに設定
する。これらのレジスタの設定の後、書き込み指示信号
を入力することによって全ビット線８ｂに高電圧ＶPPが
印加される。上述した電圧ＶDDの印加時との相違点とし
ては、制御回路３３からタイマ３２に供給電圧を印加す
る制御を開始すると、タイマ３２は供給電圧切り換え制
御レジスタ３１が高電圧ＶPPに設定されているため、発
振回路２２に発振開始信号を出力し、発振回路を発振さ
せてＶPP発生回路１９を動作させ、制御回路３３からの
制御に基づいてＶPPスイッチ１７に高電圧ＶPPを印加す
るようになる。他の動作は電圧ＶDDを全ビット線８ｂに
印加する場合と同じ動作をする。
して負荷を加える場合を説明する。この場合は、供給制
御レジスタ２９をビット線８ｂに負荷を加えるように設
定し、供給電圧切り換え制御レジスタ３１をＶPPに設定
する。これらのレジスタの設定の後、書き込み指示信号
を入力することによって全ビット線８ｂに高電圧ＶPPが
印加される。上述した電圧ＶDDの印加時との相違点とし
ては、制御回路３３からタイマ３２に供給電圧を印加す
る制御を開始すると、タイマ３２は供給電圧切り換え制
御レジスタ３１が高電圧ＶPPに設定されているため、発
振回路２２に発振開始信号を出力し、発振回路を発振さ
せてＶPP発生回路１９を動作させ、制御回路３３からの
制御に基づいてＶPPスイッチ１７に高電圧ＶPPを印加す
るようになる。他の動作は電圧ＶDDを全ビット線８ｂに
印加する場合と同じ動作をする。
【００８１】実施例８．図１２に実施例８に係るＥＥＰ
ＲＯＭの構成を示す。この実施例８のＥＥＰＲＯＭは、
図９に示した実施例５のＥＥＰＲＯＭにおいて、制御回
路３０の代わりに制御回路３４を設け、この制御回路３
４に第３の制御レジスタとなる供給制御レジスタ２９を
接続すると共に第５の制御レジスタとなる選択レジスタ
３５を接続したものである。選択レジスタ３５は、シス
テムバス２４上の第５の信号に基づいて、ビット線８ｂ
を選択するかワード線８ａを選択するかを記憶するレジ
スタで、記憶した内容を指示する制御信号を制御回路３
４に出力する。
ＲＯＭの構成を示す。この実施例８のＥＥＰＲＯＭは、
図９に示した実施例５のＥＥＰＲＯＭにおいて、制御回
路３０の代わりに制御回路３４を設け、この制御回路３
４に第３の制御レジスタとなる供給制御レジスタ２９を
接続すると共に第５の制御レジスタとなる選択レジスタ
３５を接続したものである。選択レジスタ３５は、シス
テムバス２４上の第５の信号に基づいて、ビット線８ｂ
を選択するかワード線８ａを選択するかを記憶するレジ
スタで、記憶した内容を指示する制御信号を制御回路３
４に出力する。
【００８２】全ワード線８ａまたは全ビット線８ｂに高
電圧ＶPPまたは電圧ＶDDを印加する印加シーケンスは、
上述した実施例５及び７の動作と同様である。この実施
例８のＥＥＰＲＯＭでは、全ワード線８ａまたは全ビッ
ト線８ｂのどちらにも電圧を印加することができ、制御
回路３４に接続される選択レジスタ３５の設定によって
ビット線８ｂとワード線８ａとを切り換える。
電圧ＶPPまたは電圧ＶDDを印加する印加シーケンスは、
上述した実施例５及び７の動作と同様である。この実施
例８のＥＥＰＲＯＭでは、全ワード線８ａまたは全ビッ
ト線８ｂのどちらにも電圧を印加することができ、制御
回路３４に接続される選択レジスタ３５の設定によって
ビット線８ｂとワード線８ａとを切り換える。
【００８３】全ワード線８ａに電圧を印加したい場合
は、ロウデコーダ制御レジスタ２７、供給制御レジスタ
２９、供給電圧切り換え制御レジスタ３１及び選択レジ
スタ３５をそれぞれ設定してから制御回路３４に書き込
み指示信号を入力することによって、制御回路３４がタ
イマ３２及びＶPP発生回路１９を制御し、ＶPPスイッチ
１６に供給電圧を供給する。このときの供給電圧は、供
給電圧切り換え制御レジスタ３１により設定されている
高電圧ＶPPあるいは電圧ＶDDである。制御回路３４はＶ
PPスイッチ１６をオンし、またロウデコーダ制御レジス
タ２７の設定によってロウデコーダ２８が全ワード線８
ａを選択し、これにより全ワード線８ａに高電圧ＶPPあ
るいは電圧ＶDDが印加される。
は、ロウデコーダ制御レジスタ２７、供給制御レジスタ
２９、供給電圧切り換え制御レジスタ３１及び選択レジ
スタ３５をそれぞれ設定してから制御回路３４に書き込
み指示信号を入力することによって、制御回路３４がタ
イマ３２及びＶPP発生回路１９を制御し、ＶPPスイッチ
１６に供給電圧を供給する。このときの供給電圧は、供
給電圧切り換え制御レジスタ３１により設定されている
高電圧ＶPPあるいは電圧ＶDDである。制御回路３４はＶ
PPスイッチ１６をオンし、またロウデコーダ制御レジス
タ２７の設定によってロウデコーダ２８が全ワード線８
ａを選択し、これにより全ワード線８ａに高電圧ＶPPあ
るいは電圧ＶDDが印加される。
【００８４】一方、全ビット線に電圧を印加したい場合
は、供給制御レジスタ２９、供給電圧切り換え制御レジ
スタ３１及び選択レジスタ３５を設定してから制御回路
３４に書き込み指示信号を入力することによって、制御
回路３４がタイマ３２及びＶPP発生回路１９を制御し、
ＶPPスイッチ１７に供給電圧を供給すると共にＶPPスイ
ッチ１７を全てオンする。これにより、全ビット線８ｂ
に高電圧ＶPPあるいは電圧ＶDDが印加される。
は、供給制御レジスタ２９、供給電圧切り換え制御レジ
スタ３１及び選択レジスタ３５を設定してから制御回路
３４に書き込み指示信号を入力することによって、制御
回路３４がタイマ３２及びＶPP発生回路１９を制御し、
ＶPPスイッチ１７に供給電圧を供給すると共にＶPPスイ
ッチ１７を全てオンする。これにより、全ビット線８ｂ
に高電圧ＶPPあるいは電圧ＶDDが印加される。
【００８５】実施例９．図１３に実施例９に係るＥＥＰ
ＲＯＭの構成を示す。この実施例９のＥＥＰＲＯＭは、
図１２に示した実施例８のＥＥＰＲＯＭにおいて、制御
回路３４の代わりに制御回路３７を設けると共にロウデ
コーダ制御レジスタ２７、供給制御レジスタ２９及び選
択レジスタ３５の代わりに第６の制御レジスタとなる制
御レジスタ３６をロウデコーダ２８と制御回路３７とに
接続したものである。制御レジスタ３６は、全ワード線
８ａ及び全ビット線８ｂに電圧を印加するか否かを記憶
するレジスタで、その旨を指示する制御信号をロウデコ
ーダ２８及び制御回路３７に出力する。制御レジスタ３
６からの制御信号によって、ロウデコーダ２８は全ワー
ド線８ａを選択するか否かを選択し、また制御回路３７
は制御レジスタ３６からの制御信号によってタイマ３２
及びＶPP発生回路１９を制御する。
ＲＯＭの構成を示す。この実施例９のＥＥＰＲＯＭは、
図１２に示した実施例８のＥＥＰＲＯＭにおいて、制御
回路３４の代わりに制御回路３７を設けると共にロウデ
コーダ制御レジスタ２７、供給制御レジスタ２９及び選
択レジスタ３５の代わりに第６の制御レジスタとなる制
御レジスタ３６をロウデコーダ２８と制御回路３７とに
接続したものである。制御レジスタ３６は、全ワード線
８ａ及び全ビット線８ｂに電圧を印加するか否かを記憶
するレジスタで、その旨を指示する制御信号をロウデコ
ーダ２８及び制御回路３７に出力する。制御レジスタ３
６からの制御信号によって、ロウデコーダ２８は全ワー
ド線８ａを選択するか否かを選択し、また制御回路３７
は制御レジスタ３６からの制御信号によってタイマ３２
及びＶPP発生回路１９を制御する。
【００８６】動作としては制御レジスタ３６を電圧を印
加するように設定し、切り換え制御レジスタ３１をＶPP
またはＶDDに設定した後、制御回路３７に書き込み指示
信号を入力すると、ロウデコーダ２８は制御レジスタ３
６からの制御信号に基づいて全ワード線８ａを選択し、
制御回路３７はタイマ３２を制御すると共にＶPP発生回
路１９を制御して、制御レジスタ３１により設定された
高電圧ＶPPあるいは電圧ＶDDをＶPPスイッチ１６及びＶ
PPスイッチ１７へ供給する。また、制御回路３７はＶPP
スイッチ１６及びＶPPスイッチ１７をオンする。これに
より、全ワード線８ａ及び全ビット線８ｂに同時に高電
圧ＶPPあるいは電圧ＶDDが印加される。
加するように設定し、切り換え制御レジスタ３１をＶPP
またはＶDDに設定した後、制御回路３７に書き込み指示
信号を入力すると、ロウデコーダ２８は制御レジスタ３
６からの制御信号に基づいて全ワード線８ａを選択し、
制御回路３７はタイマ３２を制御すると共にＶPP発生回
路１９を制御して、制御レジスタ３１により設定された
高電圧ＶPPあるいは電圧ＶDDをＶPPスイッチ１６及びＶ
PPスイッチ１７へ供給する。また、制御回路３７はＶPP
スイッチ１６及びＶPPスイッチ１７をオンする。これに
より、全ワード線８ａ及び全ビット線８ｂに同時に高電
圧ＶPPあるいは電圧ＶDDが印加される。
【００８７】実施例１０．図１４に実施例１０に係るＥ
ＥＰＲＯＭの構成を示す。この実施例１０のＥＥＰＲＯ
Ｍは、図１２に示した実施例８のＥＥＰＲＯＭにおい
て、コラムデコーダ１１の代わりに全Ｙゲート１０を選
択する機能を有するコラムデコーダ２６を設けると共に
コラムデコーダ２６に第１の制御レジスタとなるコラム
デコーダ制御レジスタ２５を接続し、さらに制御回路３
４の代わりに制御回路３８を接続したものである。制御
回路３８には供給制御レジスタ２９が接続されている。
ＥＰＲＯＭの構成を示す。この実施例１０のＥＥＰＲＯ
Ｍは、図１２に示した実施例８のＥＥＰＲＯＭにおい
て、コラムデコーダ１１の代わりに全Ｙゲート１０を選
択する機能を有するコラムデコーダ２６を設けると共に
コラムデコーダ２６に第１の制御レジスタとなるコラム
デコーダ制御レジスタ２５を接続し、さらに制御回路３
４の代わりに制御回路３８を接続したものである。制御
回路３８には供給制御レジスタ２９が接続されている。
【００８８】この実施例１０のＥＥＰＲＯＭは、実施例
３及び８のＥＥＰＲＯＭの機能を合わせ持っており、５
つの制御レジスタ２５、２７、２９、３１及び３５の設
定によって種々の書き込み制御方法を実現する。各書き
込み制御方法は、上記５つの制御レジスタをそれぞれ所
望の機能を実現するように設定した後、制御回路３８へ
書き込み指示信号を入力することで実現される。例え
ば、全メモリセル８ｃに同一データを書き込む場合は、
コラムデコーダ制御レジスタ２５及びロウデコーダ制御
レジスタ２７をそれぞれ全Ｙゲート１０及び全ワード線
８ａを選択するように設定し、供給制御レジスタ２９を
通常の書き込みを行うように設定して書き込み指示信号
を制御回路３８に入力する。これにより、全メモリセル
８ｃへの同一データの書き込みが行われる。
３及び８のＥＥＰＲＯＭの機能を合わせ持っており、５
つの制御レジスタ２５、２７、２９、３１及び３５の設
定によって種々の書き込み制御方法を実現する。各書き
込み制御方法は、上記５つの制御レジスタをそれぞれ所
望の機能を実現するように設定した後、制御回路３８へ
書き込み指示信号を入力することで実現される。例え
ば、全メモリセル８ｃに同一データを書き込む場合は、
コラムデコーダ制御レジスタ２５及びロウデコーダ制御
レジスタ２７をそれぞれ全Ｙゲート１０及び全ワード線
８ａを選択するように設定し、供給制御レジスタ２９を
通常の書き込みを行うように設定して書き込み指示信号
を制御回路３８に入力する。これにより、全メモリセル
８ｃへの同一データの書き込みが行われる。
【００８９】なお、このとき供給制御レジスタ２９が負
荷を供給せずに通常の書き込みを行うように設定されて
いるので、高電圧ＶPPまたは電圧ＶDDを選択する切り換
え制御レジスタ３１及びワード線８ａまたはビット線８
ｂを選択する選択レジスタ３５の設定値は無効になる。
ここで、選択レジスタ３５の設定値を無効とするための
論理回路を図１５に示す。この論理回路は、制御回路３
８の内部に設けられ、供給制御レジスタ２９からの制御
信号と選択レジスタ３５からの制御信号とを入力するＮ
ＡＮＤゲートと、ＮＡＮＤゲートに接続されたインバー
タとを有している。
荷を供給せずに通常の書き込みを行うように設定されて
いるので、高電圧ＶPPまたは電圧ＶDDを選択する切り換
え制御レジスタ３１及びワード線８ａまたはビット線８
ｂを選択する選択レジスタ３５の設定値は無効になる。
ここで、選択レジスタ３５の設定値を無効とするための
論理回路を図１５に示す。この論理回路は、制御回路３
８の内部に設けられ、供給制御レジスタ２９からの制御
信号と選択レジスタ３５からの制御信号とを入力するＮ
ＡＮＤゲートと、ＮＡＮＤゲートに接続されたインバー
タとを有している。
【００９０】供給制御レジスタ２９が負荷を供給するよ
うに設定されると、この供給制御レジスタ２９からＨレ
ベルの制御信号が出力され、このときにのみ、ワード線
８ａまたはビット線８ｂを選択する選択レジスタ３５の
設定値が制御回路内部へ伝わるようになる。まず、供給
制御レジスタ２９からの制御信号がＨレベルの場合、す
なわち負荷を供給する場合は、選択レジスタ３５からの
制御信号がＨレベルであれば、ＮＡＮＤゲートの出力が
Ｌレベルとなり、インバータから制御回路内部へＨレベ
ルの信号が入力され、一方選択レジスタ３５からの制御
信号がＬレベルであれば、ＮＡＮＤゲートの出力がＨレ
ベルとなり、インバータから制御回路内部へＬレベルの
信号が入力される。これに対して、供給制御レジスタ２
９からの制御信号がＬレベルの場合、すなわち通常の書
き込みを行う場合は、選択レジスタ３５からの制御信号
のレベルに拘わらずにＮＡＮＤゲートの出力はＨレベル
となり、インバータを介して制御回路内部へＬレベルの
信号が入力される。このように選択レジスタ３５の設定
値が無効とされる。
うに設定されると、この供給制御レジスタ２９からＨレ
ベルの制御信号が出力され、このときにのみ、ワード線
８ａまたはビット線８ｂを選択する選択レジスタ３５の
設定値が制御回路内部へ伝わるようになる。まず、供給
制御レジスタ２９からの制御信号がＨレベルの場合、す
なわち負荷を供給する場合は、選択レジスタ３５からの
制御信号がＨレベルであれば、ＮＡＮＤゲートの出力が
Ｌレベルとなり、インバータから制御回路内部へＨレベ
ルの信号が入力され、一方選択レジスタ３５からの制御
信号がＬレベルであれば、ＮＡＮＤゲートの出力がＨレ
ベルとなり、インバータから制御回路内部へＬレベルの
信号が入力される。これに対して、供給制御レジスタ２
９からの制御信号がＬレベルの場合、すなわち通常の書
き込みを行う場合は、選択レジスタ３５からの制御信号
のレベルに拘わらずにＮＡＮＤゲートの出力はＨレベル
となり、インバータを介して制御回路内部へＬレベルの
信号が入力される。このように選択レジスタ３５の設定
値が無効とされる。
【００９１】次に、この実施例１０のＥＥＰＲＯＭにお
いて、全ワード線８ａに高電圧ＶPPを印加する場合につ
いて説明する。まず、ロウデコーダ制御レジスタ２７を
全ワード線８ａを選択するように設定し、ワード線８ａ
またはビット線８ｂを選択する選択レジスタ３５をワー
ド線８ａに設定する。また、印加電圧を選択する選択レ
ジスタ３１を高電圧ＶPPに設定し、供給制御レジスタ２
９を負荷の供給に設定する。この状態で、書き込み指示
信号を制御回路３８に入力させると、制御回路３８はタ
イマ３２及びＶPP発生回路１９を制御してＶPPスイッチ
１６に高電圧ＶPP電圧を供給する。また、ロウデコーダ
２８が全ワード線８ａを選択しているので、制御回路３
８がＶPPスイッチ１６をオンすることにより、全ワード
線８ａに高電圧ＶPPが印加される。
いて、全ワード線８ａに高電圧ＶPPを印加する場合につ
いて説明する。まず、ロウデコーダ制御レジスタ２７を
全ワード線８ａを選択するように設定し、ワード線８ａ
またはビット線８ｂを選択する選択レジスタ３５をワー
ド線８ａに設定する。また、印加電圧を選択する選択レ
ジスタ３１を高電圧ＶPPに設定し、供給制御レジスタ２
９を負荷の供給に設定する。この状態で、書き込み指示
信号を制御回路３８に入力させると、制御回路３８はタ
イマ３２及びＶPP発生回路１９を制御してＶPPスイッチ
１６に高電圧ＶPP電圧を供給する。また、ロウデコーダ
２８が全ワード線８ａを選択しているので、制御回路３
８がＶPPスイッチ１６をオンすることにより、全ワード
線８ａに高電圧ＶPPが印加される。
【００９２】実施例１１．図１６に実施例１１に係るＩ
Ｃカードの構成を示す。ＩＣカード１ａはデータの演算
処理を行うＣＰＵ２を有しており、このＣＰＵ２にシス
テムバス２４を介してマスクＲＯＭ３、ＲＡＭ４、ＥＥ
ＰＲＯＭ３９及び入出力回路６が接続されている。マス
クＲＯＭ３はＩＣカード１ａの各種機能を実行する処理
プログラムを格納しており、ＲＡＭ４は一時的に必要な
データを格納し、ＥＥＰＲＯＭ３９は常時格納が必要な
各種情報やデータの処理結果等を格納する。入出力回路
６は、ＩＣカード１ａ外部とのデータの授受を制御して
おり、システムバス２４上に存在するパラレルデータを
ＣＰＵ２の指示によりパラレル／シリアル変換を行い、
Ｉ／Ｏ端子Ｐ５を介して外部に出力する。また、入出力
回路６は、Ｉ／Ｏ端子Ｐ５を介して入力されたシリアル
データのシリアル／パラレル変換をも行う。また、Ｐ１
はＶDD端子、Ｐ２はＧＮＤ端子、Ｐ３はＩＣカード１の
初期化を行うためのリセット入力端子（ＲＳＴ端子）、
Ｐ４は外部クロック信号ＸINが入力されるクロック端子
（ＣＬＫ端子）である。
Ｃカードの構成を示す。ＩＣカード１ａはデータの演算
処理を行うＣＰＵ２を有しており、このＣＰＵ２にシス
テムバス２４を介してマスクＲＯＭ３、ＲＡＭ４、ＥＥ
ＰＲＯＭ３９及び入出力回路６が接続されている。マス
クＲＯＭ３はＩＣカード１ａの各種機能を実行する処理
プログラムを格納しており、ＲＡＭ４は一時的に必要な
データを格納し、ＥＥＰＲＯＭ３９は常時格納が必要な
各種情報やデータの処理結果等を格納する。入出力回路
６は、ＩＣカード１ａ外部とのデータの授受を制御して
おり、システムバス２４上に存在するパラレルデータを
ＣＰＵ２の指示によりパラレル／シリアル変換を行い、
Ｉ／Ｏ端子Ｐ５を介して外部に出力する。また、入出力
回路６は、Ｉ／Ｏ端子Ｐ５を介して入力されたシリアル
データのシリアル／パラレル変換をも行う。また、Ｐ１
はＶDD端子、Ｐ２はＧＮＤ端子、Ｐ３はＩＣカード１の
初期化を行うためのリセット入力端子（ＲＳＴ端子）、
Ｐ４は外部クロック信号ＸINが入力されるクロック端子
（ＣＬＫ端子）である。
【００９３】図１７にＥＥＰＲＯＭ３９の構成ブロック
図を示す。このＥＥＰＲＯＭ３９は、図１４に示した実
施例１０に係るＥＥＰＲＯＭと同様の構成を有してい
る。ＥＥＰＲＯＭ３９の制御はＣＰＵ２によって行わ
れ、ＣＰＵ２は入出力回路６を介して外部とデータの授
受を行い、外部よりＥＥＰＲＯＭ３９の種々の機能を実
現するための指示が入力されるとシステムバス２４を介
してＥＥＰＲＯＭ３９へ指示信号を送り、種々の動作を
行う。
図を示す。このＥＥＰＲＯＭ３９は、図１４に示した実
施例１０に係るＥＥＰＲＯＭと同様の構成を有してい
る。ＥＥＰＲＯＭ３９の制御はＣＰＵ２によって行わ
れ、ＣＰＵ２は入出力回路６を介して外部とデータの授
受を行い、外部よりＥＥＰＲＯＭ３９の種々の機能を実
現するための指示が入力されるとシステムバス２４を介
してＥＥＰＲＯＭ３９へ指示信号を送り、種々の動作を
行う。
【００９４】例えば、ＥＥＰＲＯＭ３９の全メモリセル
８ｃに同一データを書き込む場合、まずＩ／Ｏ端子Ｐ５
を介してシリアルで制御データをＩＣカード内部に入力
する。ＣＰＵ２は、入出力回路６でシリアルデータをパ
ラレルデータに変更し、システムバス２４を介して制御
データを受け取る。ＣＰＵ２は、受け取った制御データ
を解読し、システムバス２４を介してＥＥＰＲＯＭ３９
のコラムデコーダ制御レジスタ２５及びロウデコーダ制
御レジスタ２７を全Ｙゲート１０及び全ワード線８ａを
選択するように設定し、また供給制御レジスタ２９を通
常の書き込みを行うように設定してからコラムラッチ１
８に１バイトのデータをラッチさせ、次に書き込み指示
信号を制御回路３８に入力する。これにより、制御回路
３８は種々の機能を制御し、全メモリセル８ｃに同一デ
ータが書き込まれる。
８ｃに同一データを書き込む場合、まずＩ／Ｏ端子Ｐ５
を介してシリアルで制御データをＩＣカード内部に入力
する。ＣＰＵ２は、入出力回路６でシリアルデータをパ
ラレルデータに変更し、システムバス２４を介して制御
データを受け取る。ＣＰＵ２は、受け取った制御データ
を解読し、システムバス２４を介してＥＥＰＲＯＭ３９
のコラムデコーダ制御レジスタ２５及びロウデコーダ制
御レジスタ２７を全Ｙゲート１０及び全ワード線８ａを
選択するように設定し、また供給制御レジスタ２９を通
常の書き込みを行うように設定してからコラムラッチ１
８に１バイトのデータをラッチさせ、次に書き込み指示
信号を制御回路３８に入力する。これにより、制御回路
３８は種々の機能を制御し、全メモリセル８ｃに同一デ
ータが書き込まれる。
【００９５】
【発明の効果】以上のように、請求項１に記載のＥＥＰ
ＲＯＭは、複数のビット線及び複数のワード線に接続さ
れた複数のメモリセルを有するメモリセルアレイと、ビ
ット線を選択するためのコラムデコーダと、ワード線を
選択するためのロウデコーダと、外部からの第１の信号
に基づいて１バイト分のビット線を選択するか全ビット
線を選択するかを記憶し且つ前記コラムデコーダに指示
する第１の制御レジスタと、データをラッチするコラム
ラッチと、外部からのデータを前記コラムラッチにラッ
チさせると共にラッチされたデータを前記コラムデコー
ダ及び前記ロウデコーダで選択されたビット線及びワー
ド線に接続されたメモリセルに書き込む制御回路とを備
えているので、１バイトのデータ書き込みでページ内の
全バイトに同一データを書き込むことができ、特に出荷
時等に一定の領域に同一データを書き込む場合の書き込
み時間の短縮を実現することができる。
ＲＯＭは、複数のビット線及び複数のワード線に接続さ
れた複数のメモリセルを有するメモリセルアレイと、ビ
ット線を選択するためのコラムデコーダと、ワード線を
選択するためのロウデコーダと、外部からの第１の信号
に基づいて１バイト分のビット線を選択するか全ビット
線を選択するかを記憶し且つ前記コラムデコーダに指示
する第１の制御レジスタと、データをラッチするコラム
ラッチと、外部からのデータを前記コラムラッチにラッ
チさせると共にラッチされたデータを前記コラムデコー
ダ及び前記ロウデコーダで選択されたビット線及びワー
ド線に接続されたメモリセルに書き込む制御回路とを備
えているので、１バイトのデータ書き込みでページ内の
全バイトに同一データを書き込むことができ、特に出荷
時等に一定の領域に同一データを書き込む場合の書き込
み時間の短縮を実現することができる。
【００９６】請求項２に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、外部からのデ
ータを前記コラムラッチにラッチさせると共にラッチさ
れたデータを前記コラムデコーダ及び前記ロウデコーダ
で選択されたビット線及びワード線に接続されたメモリ
セルに書き込む制御回路とを備えているので、バイトご
とに異なったデータを全ページに渡って一度に書き込む
ことができ、特にメモリセルのバイトごとのデータの干
渉をチェックする際に書き込み時間の短縮を実現するこ
とができる。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、外部からのデ
ータを前記コラムラッチにラッチさせると共にラッチさ
れたデータを前記コラムデコーダ及び前記ロウデコーダ
で選択されたビット線及びワード線に接続されたメモリ
セルに書き込む制御回路とを備えているので、バイトご
とに異なったデータを全ページに渡って一度に書き込む
ことができ、特にメモリセルのバイトごとのデータの干
渉をチェックする際に書き込み時間の短縮を実現するこ
とができる。
【００９７】請求項３に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第１の信号に基づいて１バイ
ト分のビット線を選択するか全ビット線を選択するかを
記憶し且つ前記コラムデコーダに指示する第１の制御レ
ジスタと、外部からの第２の信号に基づいて１本のワー
ド線を選択するか全ワード線を選択するかを記憶し且つ
前記ロウデコーダに指示する第２の制御レジスタと、デ
ータをラッチするコラムラッチと、外部からのデータを
前記コラムラッチにラッチさせると共にラッチされたデ
ータを前記コラムデコーダ及び前記ロウデコーダで選択
されたビット線及びワード線に接続されたメモリセルに
書き込む制御回路とを備えているので、１バイトのデー
タ書き込みでメモリセルの全エリアに同一データを書き
込むことができ、特にＥＥＰＲＯＭの信頼性試験や出荷
前試験で多数回たとえば１万回メモリセル全領域に同一
データを書き込む際などに大幅に書き込み時間の短縮を
実現することができる。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第１の信号に基づいて１バイ
ト分のビット線を選択するか全ビット線を選択するかを
記憶し且つ前記コラムデコーダに指示する第１の制御レ
ジスタと、外部からの第２の信号に基づいて１本のワー
ド線を選択するか全ワード線を選択するかを記憶し且つ
前記ロウデコーダに指示する第２の制御レジスタと、デ
ータをラッチするコラムラッチと、外部からのデータを
前記コラムラッチにラッチさせると共にラッチされたデ
ータを前記コラムデコーダ及び前記ロウデコーダで選択
されたビット線及びワード線に接続されたメモリセルに
書き込む制御回路とを備えているので、１バイトのデー
タ書き込みでメモリセルの全エリアに同一データを書き
込むことができ、特にＥＥＰＲＯＭの信頼性試験や出荷
前試験で多数回たとえば１万回メモリセル全領域に同一
データを書き込む際などに大幅に書き込み時間の短縮を
実現することができる。
【００９８】請求項４に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、第３の制御レジスタが負荷の印加を記憶してい
るときには前記ＶPP発生回路で発生された高電圧ＶPPを
前記コラムデコーダ及び前記ロウデコーダで選択された
ビット線及びワード線に印加させ、データ書き込みを記
憶しているときには外部からのデータを前記コラムラッ
チにラッチさせると共にラッチされたデータを前記コラ
ムデコーダ及び前記ロウデコーダで選択されたビット線
及びワード線に接続されたメモリセルに書き込む制御回
路とを備えているので、全ワード線にのみ高電圧ＶPPを
印加することができ、ＥＥＰＲＯＭ出荷前に高電圧ＶPP
をワード線に印加することにより高電圧ＶPPのストレス
に弱いワード線を持ったＥＥＰＲＯＭを事前に選別する
ことができ、市場でのＥＥＰＲＯＭのワード線不良に対
する信頼性を高めることができる。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、第３の制御レジスタが負荷の印加を記憶してい
るときには前記ＶPP発生回路で発生された高電圧ＶPPを
前記コラムデコーダ及び前記ロウデコーダで選択された
ビット線及びワード線に印加させ、データ書き込みを記
憶しているときには外部からのデータを前記コラムラッ
チにラッチさせると共にラッチされたデータを前記コラ
ムデコーダ及び前記ロウデコーダで選択されたビット線
及びワード線に接続されたメモリセルに書き込む制御回
路とを備えているので、全ワード線にのみ高電圧ＶPPを
印加することができ、ＥＥＰＲＯＭ出荷前に高電圧ＶPP
をワード線に印加することにより高電圧ＶPPのストレス
に弱いワード線を持ったＥＥＰＲＯＭを事前に選別する
ことができ、市場でのＥＥＰＲＯＭのワード線不良に対
する信頼性を高めることができる。
【００９９】請求項５に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、外部からの第４の信号に基づいて高電圧ＶPPと
電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、第３の制御レジスタが負荷の印加を記憶していると
きには第４の制御レジスタに基づいて前記ＶPP発生回路
で発生された高電圧ＶPPと電圧ＶDDのうちの一方を前記
コラムデコーダ及び前記ロウデコーダで選択されたビッ
ト線及びワード線に印加させ、データ書き込みを記憶し
ているときには外部からのデータを前記コラムラッチに
ラッチさせると共にラッチされたデータを前記コラムデ
コーダ及び前記ロウデコーダで選択されたビット線及び
ワード線に接続されたメモリセルに書き込む制御回路と
を備えているので、全ワード線に高電圧ＶPPあるいは電
圧ＶDDを選択的に印加できるようにしたので、ＥＥＰＲ
ＯＭ出荷前に高電圧ＶPPをワード線に印加する事で高電
圧ＶPPのストレスに弱いワード線を持ったＥＥＰＲＯＭ
を選別できるとともに、電圧ＶDDを印加することで電圧
ＶDDのストレスに弱いＥＥＰＲＯＭも選別することがで
き、市場でのＥＥＰＲＯＭのワード線不良に対する信頼
性をより高めることができる。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、外部からの第４の信号に基づいて高電圧ＶPPと
電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、第３の制御レジスタが負荷の印加を記憶していると
きには第４の制御レジスタに基づいて前記ＶPP発生回路
で発生された高電圧ＶPPと電圧ＶDDのうちの一方を前記
コラムデコーダ及び前記ロウデコーダで選択されたビッ
ト線及びワード線に印加させ、データ書き込みを記憶し
ているときには外部からのデータを前記コラムラッチに
ラッチさせると共にラッチされたデータを前記コラムデ
コーダ及び前記ロウデコーダで選択されたビット線及び
ワード線に接続されたメモリセルに書き込む制御回路と
を備えているので、全ワード線に高電圧ＶPPあるいは電
圧ＶDDを選択的に印加できるようにしたので、ＥＥＰＲ
ＯＭ出荷前に高電圧ＶPPをワード線に印加する事で高電
圧ＶPPのストレスに弱いワード線を持ったＥＥＰＲＯＭ
を選別できるとともに、電圧ＶDDを印加することで電圧
ＶDDのストレスに弱いＥＥＰＲＯＭも選別することがで
き、市場でのＥＥＰＲＯＭのワード線不良に対する信頼
性をより高めることができる。
【０１００】請求項６に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、データをラッチするコラムラッチと、高
電圧ＶPPを発生するＶPP発生回路と、外部からの第３の
信号に基づいて前記メモリセルアレイのメモリセルに負
荷を印加するかデータ書き込みを行うかを記憶する第３
の制御レジスタと、第３の制御レジスタが負荷の印加を
記憶しているときには前記ＶPP発生回路で発生された高
電圧ＶPPを全ビット線に印加させ、データ書き込みを記
憶しているときには外部からのデータを前記コラムラッ
チにラッチさせると共にラッチされたデータを前記コラ
ムデコーダ及び前記ロウデコーダで選択されたビット線
及びワード線に接続されたメモリセルに書き込む制御回
路とを備えているので、全ビット線に高電圧ＶPP電圧を
印加することができ、ＥＥＰＲＯＭ出荷前に高電圧ＶPP
をビット線に印加することにより高電圧ＶPPのストレス
に弱いビット線を持ったＥＥＰＲＯＭを事前に選別する
ことが可能となり、市場でのＥＥＰＲＯＭのビット線不
良に対する信頼性を高めることができる。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、データをラッチするコラムラッチと、高
電圧ＶPPを発生するＶPP発生回路と、外部からの第３の
信号に基づいて前記メモリセルアレイのメモリセルに負
荷を印加するかデータ書き込みを行うかを記憶する第３
の制御レジスタと、第３の制御レジスタが負荷の印加を
記憶しているときには前記ＶPP発生回路で発生された高
電圧ＶPPを全ビット線に印加させ、データ書き込みを記
憶しているときには外部からのデータを前記コラムラッ
チにラッチさせると共にラッチされたデータを前記コラ
ムデコーダ及び前記ロウデコーダで選択されたビット線
及びワード線に接続されたメモリセルに書き込む制御回
路とを備えているので、全ビット線に高電圧ＶPP電圧を
印加することができ、ＥＥＰＲＯＭ出荷前に高電圧ＶPP
をビット線に印加することにより高電圧ＶPPのストレス
に弱いビット線を持ったＥＥＰＲＯＭを事前に選別する
ことが可能となり、市場でのＥＥＰＲＯＭのビット線不
良に対する信頼性を高めることができる。
【０１０１】請求項７に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、データをラッチするコラムラッチと、高
電圧ＶPPを発生するＶPP発生回路と、外部からの第３の
信号に基づいて前記メモリセルアレイのメモリセルに負
荷を印加するかデータ書き込みを行うかを記憶する第３
の制御レジスタと、外部からの第４の信号に基づいて高
電圧ＶPPと電圧ＶDDのうちの一方を記憶する第４の制御
レジスタと、第３の制御レジスタが負荷の印加を記憶し
ているときには第４の制御レジスタに基づいて前記ＶPP
発生回路で発生された高電圧ＶPPと電圧ＶDDのうちの一
方を全ビット線に印加させ、データ書き込みを記憶して
いるときには外部からのデータを前記コラムラッチにラ
ッチさせると共にラッチされたデータを前記コラムデコ
ーダ及び前記ロウデコーダで選択されたビット線及びワ
ード線に接続されたメモリセルに書き込む制御回路とを
備えているので、全ビット線に高電圧ＶPPあるいは電圧
ＶDDを選択的に印加することができ、ＥＥＰＲＯＭ出荷
前に高電圧ＶPPをビット線に印加する事で高電圧ＶPPの
ストレスに弱いビット線を持ったＥＥＰＲＯＭを選別で
きるとともに、電圧ＶDDを印加することで電圧ＶDDのス
トレスに弱いＥＥＰＲＯＭも選別することができ、市場
でのＥＥＰＲＯＭのビット線不良に対する信頼性をより
高めることができる。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、データをラッチするコラムラッチと、高
電圧ＶPPを発生するＶPP発生回路と、外部からの第３の
信号に基づいて前記メモリセルアレイのメモリセルに負
荷を印加するかデータ書き込みを行うかを記憶する第３
の制御レジスタと、外部からの第４の信号に基づいて高
電圧ＶPPと電圧ＶDDのうちの一方を記憶する第４の制御
レジスタと、第３の制御レジスタが負荷の印加を記憶し
ているときには第４の制御レジスタに基づいて前記ＶPP
発生回路で発生された高電圧ＶPPと電圧ＶDDのうちの一
方を全ビット線に印加させ、データ書き込みを記憶して
いるときには外部からのデータを前記コラムラッチにラ
ッチさせると共にラッチされたデータを前記コラムデコ
ーダ及び前記ロウデコーダで選択されたビット線及びワ
ード線に接続されたメモリセルに書き込む制御回路とを
備えているので、全ビット線に高電圧ＶPPあるいは電圧
ＶDDを選択的に印加することができ、ＥＥＰＲＯＭ出荷
前に高電圧ＶPPをビット線に印加する事で高電圧ＶPPの
ストレスに弱いビット線を持ったＥＥＰＲＯＭを選別で
きるとともに、電圧ＶDDを印加することで電圧ＶDDのス
トレスに弱いＥＥＰＲＯＭも選別することができ、市場
でのＥＥＰＲＯＭのビット線不良に対する信頼性をより
高めることができる。
【０１０２】請求項８による記載のＥＥＰＲＯＭは、複
数のビット線及び複数のワード線に接続された複数のメ
モリセルを有するメモリセルアレイと、ビット線を選択
するためのコラムデコーダと、ワード線を選択するため
のロウデコーダと、外部からの第２の信号に基づいて１
本のワード線を選択するか全ワード線を選択するかを記
憶し且つ前記ロウデコーダに指示する第２の制御レジス
タと、データをラッチするコラムラッチと、高電圧ＶPP
を発生するＶPP発生回路と、外部からの第３の信号に基
づいて前記メモリセルアレイのメモリセルに負荷を印加
するかデータ書き込みを行うかを記憶する第３の制御レ
ジスタと、外部からの第４の信号に基づいて高電圧ＶPP
と電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、外部からの第５の信号に基づいてビット線を選択す
るかワード線を選択するかを記憶する第５の制御レジス
タと、第３の制御レジスタが負荷の印加を記憶している
ときには第４の制御レジスタに基づいて前記ＶPP発生回
路で発生された高電圧ＶPPと電圧ＶDDのうちの一方を第
５の制御レジスタに基づいて全ビット線あるいは全ワー
ド線に印加させ、データ書き込みを記憶しているときに
は外部からのデータを前記コラムラッチにラッチさせる
と共にラッチされたデータを前記コラムデコーダ及び前
記ロウデコーダで選択されたビット線及びワード線に接
続されたメモリセルに書き込む制御回路とを備えている
ので、印加する電圧を高電圧ＶPPあるいは電圧ＶDDの間
で選択できるとともに、印加するラインを全ワード線あ
るいは全ビット線を選択できるようにしたので、ＥＥＰ
ＲＯＭ出荷前に高電圧ＶPPのストレスに弱いワード線及
びビット線を持ったＥＥＰＲＯＭを選別できるととも
に、電圧ＶDDを印加することで電圧ＶDDのストレスに弱
いＥＥＰＲＯＭも選別することができ、信頼性をより高
めたＥＥＰＲＯＭを出荷することができる。
数のビット線及び複数のワード線に接続された複数のメ
モリセルを有するメモリセルアレイと、ビット線を選択
するためのコラムデコーダと、ワード線を選択するため
のロウデコーダと、外部からの第２の信号に基づいて１
本のワード線を選択するか全ワード線を選択するかを記
憶し且つ前記ロウデコーダに指示する第２の制御レジス
タと、データをラッチするコラムラッチと、高電圧ＶPP
を発生するＶPP発生回路と、外部からの第３の信号に基
づいて前記メモリセルアレイのメモリセルに負荷を印加
するかデータ書き込みを行うかを記憶する第３の制御レ
ジスタと、外部からの第４の信号に基づいて高電圧ＶPP
と電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、外部からの第５の信号に基づいてビット線を選択す
るかワード線を選択するかを記憶する第５の制御レジス
タと、第３の制御レジスタが負荷の印加を記憶している
ときには第４の制御レジスタに基づいて前記ＶPP発生回
路で発生された高電圧ＶPPと電圧ＶDDのうちの一方を第
５の制御レジスタに基づいて全ビット線あるいは全ワー
ド線に印加させ、データ書き込みを記憶しているときに
は外部からのデータを前記コラムラッチにラッチさせる
と共にラッチされたデータを前記コラムデコーダ及び前
記ロウデコーダで選択されたビット線及びワード線に接
続されたメモリセルに書き込む制御回路とを備えている
ので、印加する電圧を高電圧ＶPPあるいは電圧ＶDDの間
で選択できるとともに、印加するラインを全ワード線あ
るいは全ビット線を選択できるようにしたので、ＥＥＰ
ＲＯＭ出荷前に高電圧ＶPPのストレスに弱いワード線及
びビット線を持ったＥＥＰＲＯＭを選別できるととも
に、電圧ＶDDを印加することで電圧ＶDDのストレスに弱
いＥＥＰＲＯＭも選別することができ、信頼性をより高
めたＥＥＰＲＯＭを出荷することができる。
【０１０３】請求項９による記載のＥＥＰＲＯＭは、複
数のビット線及び複数のワード線に接続された複数のメ
モリセルを有するメモリセルアレイと、ビット線を選択
するためのコラムデコーダと、ワード線を選択するため
のロウデコーダと、データをラッチするコラムラッチ
と、高電圧ＶPPを発生するＶPP発生回路と、外部からの
第４の信号に基づいて高電圧ＶPPと電圧ＶDDのうちの一
方を記憶する第４の制御レジスタと、外部からの第６の
信号に基づいて全ビット線及び全ワード線を選択するか
否かを記憶する第６の制御レジスタと、第６の制御レジ
スタが全ビット線及び全ワード線の選択を記憶している
ときには第４の制御レジスタに基づいて前記ＶPP発生回
路で発生された高電圧ＶPPと電圧ＶDDのうちの一方を全
ビット線及び全ワード線に印加させ、全ビット線及び全
ワード線の選択を記憶していないときには外部からのデ
ータを前記コラムラッチにラッチさせると共にラッチさ
れたデータを前記コラムデコーダ及び前記ロウデコーダ
で選択されたビット線及びワード線に接続されたメモリ
セルに書き込む制御回路とを備えているので、印加する
電圧を高電圧ＶPPあるいは電圧ＶDDの間で選択できると
ともに、印加する電圧を全ワード線及び全ビット線に同
時に印加できるようにしたので、ＥＥＰＲＯＭ出荷前に
高電圧ＶPPのストレスに弱いワード線及びビット線を持
ったＥＥＰＲＯＭの選別を短時間で出来るとともに、電
圧ＶDDを印加することで電圧ＶDDのストレスに弱いＥＥ
ＰＲＯＭの選別も短時間ですることができ、信頼性を高
めたＥＥＰＲＯＭの実現だけでなく選別のための時間短
縮も実現することができる。
数のビット線及び複数のワード線に接続された複数のメ
モリセルを有するメモリセルアレイと、ビット線を選択
するためのコラムデコーダと、ワード線を選択するため
のロウデコーダと、データをラッチするコラムラッチ
と、高電圧ＶPPを発生するＶPP発生回路と、外部からの
第４の信号に基づいて高電圧ＶPPと電圧ＶDDのうちの一
方を記憶する第４の制御レジスタと、外部からの第６の
信号に基づいて全ビット線及び全ワード線を選択するか
否かを記憶する第６の制御レジスタと、第６の制御レジ
スタが全ビット線及び全ワード線の選択を記憶している
ときには第４の制御レジスタに基づいて前記ＶPP発生回
路で発生された高電圧ＶPPと電圧ＶDDのうちの一方を全
ビット線及び全ワード線に印加させ、全ビット線及び全
ワード線の選択を記憶していないときには外部からのデ
ータを前記コラムラッチにラッチさせると共にラッチさ
れたデータを前記コラムデコーダ及び前記ロウデコーダ
で選択されたビット線及びワード線に接続されたメモリ
セルに書き込む制御回路とを備えているので、印加する
電圧を高電圧ＶPPあるいは電圧ＶDDの間で選択できると
ともに、印加する電圧を全ワード線及び全ビット線に同
時に印加できるようにしたので、ＥＥＰＲＯＭ出荷前に
高電圧ＶPPのストレスに弱いワード線及びビット線を持
ったＥＥＰＲＯＭの選別を短時間で出来るとともに、電
圧ＶDDを印加することで電圧ＶDDのストレスに弱いＥＥ
ＰＲＯＭの選別も短時間ですることができ、信頼性を高
めたＥＥＰＲＯＭの実現だけでなく選別のための時間短
縮も実現することができる。
【０１０４】請求項１０に記載のＥＥＰＲＯＭは、複数
のビット線及び複数のワード線に接続された複数のメモ
リセルを有するメモリセルアレイと、ビット線を選択す
るためのコラムデコーダと、ワード線を選択するための
ロウデコーダと、外部からの第１の信号に基づいて１バ
イト分のビット線を選択するか全ビット線を選択するか
を記憶し且つ前記コラムデコーダに指示する第１の制御
レジスタと、外部からの第２の信号に基づいて１本のワ
ード線を選択するか全ワード線を選択するかを記憶し且
つ前記ロウデコーダに指示する第２の制御レジスタと、
データをラッチするコラムラッチと、高電圧ＶPPを発生
するＶPP発生回路と、外部からの第３の信号に基づいて
前記メモリセルアレイのメモリセルに負荷を印加するか
データ書き込みを行うかを記憶する第３の制御レジスタ
と、外部からの第４の信号に基づいて高電圧ＶPPと電圧
ＶDDのうちの一方を記憶する第４の制御レジスタと、外
部からの第５の信号に基づいてビット線を選択するかワ
ード線を選択するかを記憶する第５の制御レジスタと、
第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを備えているので、
１バイトのデータ書き込みでメモリセルの全エリアに同
一データを書き込むことができ、特にＥＥＰＲＯＭの信
頼性試験や出荷前試験での多数回データを書き込む際に
大幅な書き込み時間短縮を実現することができる。ま
た、全ワード線あるいは全ビット線を選択し、印加する
電圧も高電圧ＶPPあるいは電圧ＶDDを選択して印加する
ようにしたので、ＥＥＰＲＯＭ出荷前に高電圧ＶPPのス
トレスに弱いワード線及びビット線を持ったＥＥＰＲＯ
Ｍを選別できるとともに、電圧ＶDDを印加することで電
圧ＶDDのストレスに弱いＥＥＰＲＯＭも選別することが
でき、高機能、高信頼性のＥＥＰＲＯＭを実現すること
ができる。
のビット線及び複数のワード線に接続された複数のメモ
リセルを有するメモリセルアレイと、ビット線を選択す
るためのコラムデコーダと、ワード線を選択するための
ロウデコーダと、外部からの第１の信号に基づいて１バ
イト分のビット線を選択するか全ビット線を選択するか
を記憶し且つ前記コラムデコーダに指示する第１の制御
レジスタと、外部からの第２の信号に基づいて１本のワ
ード線を選択するか全ワード線を選択するかを記憶し且
つ前記ロウデコーダに指示する第２の制御レジスタと、
データをラッチするコラムラッチと、高電圧ＶPPを発生
するＶPP発生回路と、外部からの第３の信号に基づいて
前記メモリセルアレイのメモリセルに負荷を印加するか
データ書き込みを行うかを記憶する第３の制御レジスタ
と、外部からの第４の信号に基づいて高電圧ＶPPと電圧
ＶDDのうちの一方を記憶する第４の制御レジスタと、外
部からの第５の信号に基づいてビット線を選択するかワ
ード線を選択するかを記憶する第５の制御レジスタと、
第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを備えているので、
１バイトのデータ書き込みでメモリセルの全エリアに同
一データを書き込むことができ、特にＥＥＰＲＯＭの信
頼性試験や出荷前試験での多数回データを書き込む際に
大幅な書き込み時間短縮を実現することができる。ま
た、全ワード線あるいは全ビット線を選択し、印加する
電圧も高電圧ＶPPあるいは電圧ＶDDを選択して印加する
ようにしたので、ＥＥＰＲＯＭ出荷前に高電圧ＶPPのス
トレスに弱いワード線及びビット線を持ったＥＥＰＲＯ
Ｍを選別できるとともに、電圧ＶDDを印加することで電
圧ＶDDのストレスに弱いＥＥＰＲＯＭも選別することが
でき、高機能、高信頼性のＥＥＰＲＯＭを実現すること
ができる。
【０１０５】請求項１１に記載のＥＥＰＲＯＭの書き込
み制御方法は、全てのビット線を選択し、１バイトのデ
ータをラッチし、ラッチされた１バイトのデータを書き
込むことにより同一ページ内の全バイトに同一のデータ
を書き込むので、ラッチされた１バイトのデータを書き
込むことにより、同一ページ内の全バイトに同一データ
を書き込むことができる。
み制御方法は、全てのビット線を選択し、１バイトのデ
ータをラッチし、ラッチされた１バイトのデータを書き
込むことにより同一ページ内の全バイトに同一のデータ
を書き込むので、ラッチされた１バイトのデータを書き
込むことにより、同一ページ内の全バイトに同一データ
を書き込むことができる。
【０１０６】請求項１２に記載のＥＥＰＲＯＭの書き込
み制御方法は、全てのワード線を選択し、書き込みデー
タをラッチし、ラッチされたデータを書き込むことによ
り全ページに同一のデータを書き込むので、ラッチされ
たデータを書き込むことにより、全ページに同一データ
を書き込むことができる。
み制御方法は、全てのワード線を選択し、書き込みデー
タをラッチし、ラッチされたデータを書き込むことによ
り全ページに同一のデータを書き込むので、ラッチされ
たデータを書き込むことにより、全ページに同一データ
を書き込むことができる。
【０１０７】請求項１３に記載のＥＥＰＲＯＭの書き込
み制御方法は、全てのビット線を選択し、全てのワード
線を選択し、１バイトのデータをラッチし、ラッチされ
た１バイトのデータを書き込むことによりメモリ内の全
エリアに同一のデータを書き込むので、ラッチされた１
バイトのデータを書き込むことにより、メモリ内の全エ
リアに同一データを書き込むことができる。
み制御方法は、全てのビット線を選択し、全てのワード
線を選択し、１バイトのデータをラッチし、ラッチされ
た１バイトのデータを書き込むことによりメモリ内の全
エリアに同一のデータを書き込むので、ラッチされた１
バイトのデータを書き込むことにより、メモリ内の全エ
リアに同一データを書き込むことができる。
【０１０８】請求項１４に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
全てのワード線を選択し、高電圧ＶPPを全ワード線に同
時に印加するので、全てのワード線を選択することによ
り高電圧ＶPPを全ワード線に同時に印加することができ
る。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
全てのワード線を選択し、高電圧ＶPPを全ワード線に同
時に印加するので、全てのワード線を選択することによ
り高電圧ＶPPを全ワード線に同時に印加することができ
る。
【０１０９】請求項１５に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのワー
ド線を選択し、選択された高電圧ＶPPあるいは電圧ＶDD
を全ワード線に同時に印加するので、全てのワード線を
選択することにより高電圧ＶPP及び電圧ＶDDのうち選択
された一方を全ワード線に同時に印加することができ
る。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのワー
ド線を選択し、選択された高電圧ＶPPあるいは電圧ＶDD
を全ワード線に同時に印加するので、全てのワード線を
選択することにより高電圧ＶPP及び電圧ＶDDのうち選択
された一方を全ワード線に同時に印加することができ
る。
【０１１０】請求項１６に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
全てのビット線を選択し、高電圧ＶPPを全ビット線に同
時に印加するので、全てのビット線を選択することによ
り高電圧ＶPPを全ビット線に同時に印加することができ
る。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
全てのビット線を選択し、高電圧ＶPPを全ビット線に同
時に印加するので、全てのビット線を選択することによ
り高電圧ＶPPを全ビット線に同時に印加することができ
る。
【０１１１】請求項１７に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線を選択し、選択された高電圧ＶPPあるいは電圧ＶDD
を全ビット線に同時に印加するので、全てのビット線を
選択することにより高電圧ＶPP及び電圧ＶDDのうち選択
された一方を全ビット線に同時に印加することができ
る。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線を選択し、選択された高電圧ＶPPあるいは電圧ＶDD
を全ビット線に同時に印加するので、全てのビット線を
選択することにより高電圧ＶPP及び電圧ＶDDのうち選択
された一方を全ビット線に同時に印加することができ
る。
【０１１２】請求項１８に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線及び全てのワード線のうち一方を選択し、選択され
た高電圧ＶPPあるいは電圧ＶDDを選択された全ビット線
あるいは全ワード線に同時に印加するので、全てのビッ
ト線及び全てのワード線のうち一方を選択することによ
り高電圧ＶPP及び電圧ＶDDのうち選択された一方を選択
された全ビット線あるいは全ワード線に同時に印加する
ことができる。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線及び全てのワード線のうち一方を選択し、選択され
た高電圧ＶPPあるいは電圧ＶDDを選択された全ビット線
あるいは全ワード線に同時に印加するので、全てのビッ
ト線及び全てのワード線のうち一方を選択することによ
り高電圧ＶPP及び電圧ＶDDのうち選択された一方を選択
された全ビット線あるいは全ワード線に同時に印加する
ことができる。
【０１１３】請求項１９に記載のＥＥＰＲＯＭの書き込
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線及び全てのワード線を選択し、選択された高電圧Ｖ
PPあるいは電圧ＶDDを全ビット線及び全ワード線の双方
に同時に印加するので、高電圧ＶPP及び電圧ＶDDのうち
選択された一方を全ビット線及び全ワード線に同時に印
加することができる。
み制御方法は、書き込みのための高電圧ＶPPを発生し、
高電圧ＶPPと電圧ＶDDのうち一方を選択し、全てのビッ
ト線及び全てのワード線を選択し、選択された高電圧Ｖ
PPあるいは電圧ＶDDを全ビット線及び全ワード線の双方
に同時に印加するので、高電圧ＶPP及び電圧ＶDDのうち
選択された一方を全ビット線及び全ワード線に同時に印
加することができる。
【０１１４】請求項２０に記載のＥＥＰＲＯＭの書き込
み制御方法は、負荷を印加するか否かを選択し、負荷の
印加を選択しない場合は、全てのビット線を選択し、全
てのワード線を選択し、１バイトのデータをラッチし、
ラッチされた１バイトのデータを書き込むことによりメ
モリ内の全エリアに同一のデータを書き込み、負荷の印
加を選択した場合は、書き込みのための高電圧ＶPPを発
生し、高電圧ＶPPと電圧ＶDDのうち一方を選択し、全て
のビット線及び全てのワード線のうち一方を選択し、選
択された高電圧ＶPPあるいは電圧ＶDDを選択された全ビ
ット線あるいは全ワード線に同時に印加するので、１バ
イトのデータラッチでメモリ内の全エリアに同一データ
を書き込むことができると共に全てのビット線及び全て
のワード線のうち一方を選択することにより高電圧ＶPP
及び電圧ＶDDのうち選択された一方を選択された全ビッ
ト線あるいは全ワード線に同時に印加することができ
る。
み制御方法は、負荷を印加するか否かを選択し、負荷の
印加を選択しない場合は、全てのビット線を選択し、全
てのワード線を選択し、１バイトのデータをラッチし、
ラッチされた１バイトのデータを書き込むことによりメ
モリ内の全エリアに同一のデータを書き込み、負荷の印
加を選択した場合は、書き込みのための高電圧ＶPPを発
生し、高電圧ＶPPと電圧ＶDDのうち一方を選択し、全て
のビット線及び全てのワード線のうち一方を選択し、選
択された高電圧ＶPPあるいは電圧ＶDDを選択された全ビ
ット線あるいは全ワード線に同時に印加するので、１バ
イトのデータラッチでメモリ内の全エリアに同一データ
を書き込むことができると共に全てのビット線及び全て
のワード線のうち一方を選択することにより高電圧ＶPP
及び電圧ＶDDのうち選択された一方を選択された全ビッ
ト線あるいは全ワード線に同時に印加することができ
る。
【０１１５】請求項２１に記載のＩＣカードは、データ
を処理するためのＣＰＵと、処理プログラムを格納する
ＲＯＭと、データを一時的に格納するＲＡＭと、一度に
複数バイトのデータを書き込むことができるページ書き
込み機能を備えたＥＥＰＲＯＭと、外部とデータの授受
を行う入出力回路とを備え、前記ＥＥＰＲＯＭは、複数
のビット線及び複数のワード線に接続された複数のメモ
リセルを有するメモリセルアレイと、ビット線を選択す
るためのコラムデコーダと、ワード線を選択するための
ロウデコーダと、外部からの第１の信号に基づいて１バ
イト分のビット線を選択するか全ビット線を選択するか
を記憶し且つ前記コラムデコーダに指示する第１の制御
レジスタと、外部からの第２の信号に基づいて１本のワ
ード線を選択するか全ワード線を選択するかを記憶し且
つ前記ロウデコーダに指示する第２の制御レジスタと、
データをラッチするコラムラッチと、高電圧ＶPPを発生
するＶPP発生回路と、外部からの第３の信号に基づいて
前記メモリセルアレイのメモリセルに負荷を印加するか
データ書き込みを行うかを記憶する第３の制御レジスタ
と、外部からの第４の信号に基づいて高電圧ＶPPと電圧
ＶDDのうちの一方を記憶する第４の制御レジスタと、外
部からの第５の信号に基づいてビット線を選択するかワ
ード線を選択するかを記憶する第５の制御レジスタと、
第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを含むので、全エリ
アに同一データを書き込むときの書き込み時間を短縮で
きるとともに、特にＥＥＰＲＯＭの信頼性試験や出荷前
試験での多数回データを書き込む際に大幅な書き込み時
間短縮を実現することができ、ＣＰＵの処理能力を高め
ることができる。また、ＩＣカードの出荷前に高電圧Ｖ
PPのストレスに弱いワード線及びビット線を持ったＥＥ
ＰＲＯＭ及び電圧ＶDDのストレスに弱いＥＥＰＲＯＭを
内蔵するＩＣカ−ドを選別することができ、ＩＣカ−ド
の高機能、高信頼性を高めることができる。
を処理するためのＣＰＵと、処理プログラムを格納する
ＲＯＭと、データを一時的に格納するＲＡＭと、一度に
複数バイトのデータを書き込むことができるページ書き
込み機能を備えたＥＥＰＲＯＭと、外部とデータの授受
を行う入出力回路とを備え、前記ＥＥＰＲＯＭは、複数
のビット線及び複数のワード線に接続された複数のメモ
リセルを有するメモリセルアレイと、ビット線を選択す
るためのコラムデコーダと、ワード線を選択するための
ロウデコーダと、外部からの第１の信号に基づいて１バ
イト分のビット線を選択するか全ビット線を選択するか
を記憶し且つ前記コラムデコーダに指示する第１の制御
レジスタと、外部からの第２の信号に基づいて１本のワ
ード線を選択するか全ワード線を選択するかを記憶し且
つ前記ロウデコーダに指示する第２の制御レジスタと、
データをラッチするコラムラッチと、高電圧ＶPPを発生
するＶPP発生回路と、外部からの第３の信号に基づいて
前記メモリセルアレイのメモリセルに負荷を印加するか
データ書き込みを行うかを記憶する第３の制御レジスタ
と、外部からの第４の信号に基づいて高電圧ＶPPと電圧
ＶDDのうちの一方を記憶する第４の制御レジスタと、外
部からの第５の信号に基づいてビット線を選択するかワ
ード線を選択するかを記憶する第５の制御レジスタと、
第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを含むので、全エリ
アに同一データを書き込むときの書き込み時間を短縮で
きるとともに、特にＥＥＰＲＯＭの信頼性試験や出荷前
試験での多数回データを書き込む際に大幅な書き込み時
間短縮を実現することができ、ＣＰＵの処理能力を高め
ることができる。また、ＩＣカードの出荷前に高電圧Ｖ
PPのストレスに弱いワード線及びビット線を持ったＥＥ
ＰＲＯＭ及び電圧ＶDDのストレスに弱いＥＥＰＲＯＭを
内蔵するＩＣカ−ドを選別することができ、ＩＣカ−ド
の高機能、高信頼性を高めることができる。
【図１】この発明の実施例１に係るＥＥＰＲＯＭを示す
構成ブロック図である。
構成ブロック図である。
【図２】実施例１のＥＥＰＲＯＭの動作を示すタイミン
グチャートである。
グチャートである。
【図３】実施例１のＥＥＰＲＯＭの動作を示すフローチ
ャートである。
ャートである。
【図４】実施例１のＥＥＰＲＯＭに用いられたコラムデ
コーダの論理回路図である。
コーダの論理回路図である。
【図５】実施例２に係るＥＥＰＲＯＭを示す構成ブロッ
ク図である。
ク図である。
【図６】実施例２のＥＥＰＲＯＭの動作を示すタイミン
グチャートである。
グチャートである。
【図７】実施例３に係るＥＥＰＲＯＭを示す構成ブロッ
ク図である。
ク図である。
【図８】実施例４に係るＥＥＰＲＯＭを示す構成ブロッ
ク図である。
ク図である。
【図９】実施例５に係るＥＥＰＲＯＭを示す構成ブロッ
ク図である。
ク図である。
【図１０】実施例６に係るＥＥＰＲＯＭを示す構成ブロ
ック図である。
ック図である。
【図１１】実施例７に係るＥＥＰＲＯＭを示す構成ブロ
ック図である。
ック図である。
【図１２】実施例８に係るＥＥＰＲＯＭを示す構成ブロ
ック図である。
ック図である。
【図１３】実施例９に係るＥＥＰＲＯＭを示す構成ブロ
ック図である。
ック図である。
【図１４】実施例１０に係るＥＥＰＲＯＭを示す構成ブ
ロック図である。
ロック図である。
【図１５】実施例１０に用いられた制御回路内の一部を
示す論理回路図である。
示す論理回路図である。
【図１６】実施例１１に係るＩＣカードを示す構成ブロ
ック図である。
ック図である。
【図１７】実施例１１のＩＣカードに用いられたＥＥＰ
ＲＯＭを示す構成ブロック図である。
ＲＯＭを示す構成ブロック図である。
【図１８】従来のＩＣカードを示す構成ブロック図であ
る。
る。
【図１９】従来のＥＥＰＲＯＭを示す構成ブロック図で
ある。
ある。
１ａ ＩＣカード ２ ＣＰＵ ３ ＲＯＭ ４ ＲＡＭ ６ 入出力回路 ８ メモリセルアレイ ９、２８ ロウデコーダ １０ Ｙゲート １１、２６ コラムデコーダ １２ センスアンプ １３ 出力バッファ １４ 書き込みバッファ １５ データラッチ １６、１７ ＶPPスイッチ １８ コラムラッチ １９ ＶPP発生回路 ２０、３０、３３、３４、３７、３８ 制御回路 ２１、３２ タイマ ２２ 発振回路 ２３ アドレスラッチ ２４ システムバス ２５ コラムデコーダ制御レジスタ ２７ ロウデコーダ制御レジスタ ２９ 供給制御レジスタ ３１ 切り換え制御レジスタ ３５ 選択レジスタ ３６ 制御レジスタ ３９ ＥＥＰＲＯＭ ８ａ ワード線 ８ｂ ビット線 ８ｃ メモリセル
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】請求項４に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、第３の制御レジスタが負荷の印加を記憶してい
るときには前記ＶPP発生回路で発生された高電圧ＶPPを
前記ロウデコーダで選択された全ワード線に印加させ、
データ書き込みを記憶しているときには外部からのデー
タを前記コラムラッチにラッチさせると共にラッチされ
たデータを前記コラムデコーダ及び前記ロウデコーダで
選択されたビット線及びワード線に接続されたメモリセ
ルに書き込む制御回路とを備えたものである。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、第３の制御レジスタが負荷の印加を記憶してい
るときには前記ＶPP発生回路で発生された高電圧ＶPPを
前記ロウデコーダで選択された全ワード線に印加させ、
データ書き込みを記憶しているときには外部からのデー
タを前記コラムラッチにラッチさせると共にラッチされ
たデータを前記コラムデコーダ及び前記ロウデコーダで
選択されたビット線及びワード線に接続されたメモリセ
ルに書き込む制御回路とを備えたものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】請求項５に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、外部からの第４の信号に基づいて高電圧ＶPPと
電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、第３の制御レジスタが負荷の印加を記憶していると
きには第４の制御レジスタに基づいて前記ＶPP発生回路
で発生された高電圧ＶPPと電圧ＶDDのうちの一方を前記
ロウデコーダで選択された全ワード線に印加させ、デー
タ書き込みを記憶しているときには外部からのデータを
前記コラムラッチにラッチさせると共にラッチされたデ
ータを前記コラムデコーダ及び前記ロウデコーダで選択
されたビット線及びワード線に接続されたメモリセルに
書き込む制御回路とを備えたものである。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、外部からの第４の信号に基づいて高電圧ＶPPと
電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、第３の制御レジスタが負荷の印加を記憶していると
きには第４の制御レジスタに基づいて前記ＶPP発生回路
で発生された高電圧ＶPPと電圧ＶDDのうちの一方を前記
ロウデコーダで選択された全ワード線に印加させ、デー
タ書き込みを記憶しているときには外部からのデータを
前記コラムラッチにラッチさせると共にラッチされたデ
ータを前記コラムデコーダ及び前記ロウデコーダで選択
されたビット線及びワード線に接続されたメモリセルに
書き込む制御回路とを備えたものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正内容】
【００９８】請求項４に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、第３の制御レジスタが負荷の印加を記憶してい
るときには前記ＶPP発生回路で発生された高電圧ＶPPを
前記ロウデコーダで選択された全ワード線に印加させ、
データ書き込みを記憶しているときには外部からのデー
タを前記コラムラッチにラッチさせると共にラッチされ
たデータを前記コラムデコーダ及び前記ロウデコーダで
選択されたビット線及びワード線に接続されたメモリセ
ルに書き込む制御回路とを備えているので、全ワード線
にのみ高電圧ＶPPを印加することができ、ＥＥＰＲＯＭ
出荷前に高電圧ＶPPをワード線に印加することにより高
電圧ＶPPのストレスに弱いワード線を持ったＥＥＰＲＯ
Ｍを事前に選別することができ、市場でのＥＥＰＲＯＭ
のワード線不良に対する信頼性を高めることができる。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、第３の制御レジスタが負荷の印加を記憶してい
るときには前記ＶPP発生回路で発生された高電圧ＶPPを
前記ロウデコーダで選択された全ワード線に印加させ、
データ書き込みを記憶しているときには外部からのデー
タを前記コラムラッチにラッチさせると共にラッチされ
たデータを前記コラムデコーダ及び前記ロウデコーダで
選択されたビット線及びワード線に接続されたメモリセ
ルに書き込む制御回路とを備えているので、全ワード線
にのみ高電圧ＶPPを印加することができ、ＥＥＰＲＯＭ
出荷前に高電圧ＶPPをワード線に印加することにより高
電圧ＶPPのストレスに弱いワード線を持ったＥＥＰＲＯ
Ｍを事前に選別することができ、市場でのＥＥＰＲＯＭ
のワード線不良に対する信頼性を高めることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正内容】
【００９９】請求項５に記載のＥＥＰＲＯＭは、複数の
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、外部からの第４の信号に基づいて高電圧ＶPPと
電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、第３の制御レジスタが負荷の印加を記憶していると
きには第４の制御レジスタに基づいて前記ＶPP発生回路
で発生された高電圧ＶPPと電圧ＶDDのうちの一方を前記
ロウデコーダで選択された全ワード線に印加させ、デー
タ書き込みを記憶しているときには外部からのデータを
前記コラムラッチにラッチさせると共にラッチされたデ
ータを前記コラムデコーダ及び前記ロウデコーダで選択
されたビット線及びワード線に接続されたメモリセルに
書き込む制御回路とを備えているので、全ワード線に高
電圧ＶPPあるいは電圧ＶDDを選択的に印加できるように
したので、ＥＥＰＲＯＭ出荷前に高電圧ＶPPをワード線
に印加する事で高電圧ＶPPのストレスに弱いワード線を
持ったＥＥＰＲＯＭを選別できるとともに、電圧ＶDDを
印加することで電圧ＶDDのストレスに弱いＥＥＰＲＯＭ
も選別することができ、市場でのＥＥＰＲＯＭのワード
線不良に対する信頼性をより高めることができる。
ビット線及び複数のワード線に接続された複数のメモリ
セルを有するメモリセルアレイと、ビット線を選択する
ためのコラムデコーダと、ワード線を選択するためのロ
ウデコーダと、外部からの第２の信号に基づいて１本の
ワード線を選択するか全ワード線を選択するかを記憶し
且つ前記ロウデコーダに指示する第２の制御レジスタ
と、データをラッチするコラムラッチと、高電圧ＶPPを
発生するＶPP発生回路と、外部からの第３の信号に基づ
いて前記メモリセルアレイのメモリセルに負荷を印加す
るかデータ書き込みを行うかを記憶する第３の制御レジ
スタと、外部からの第４の信号に基づいて高電圧ＶPPと
電圧ＶDDのうちの一方を記憶する第４の制御レジスタ
と、第３の制御レジスタが負荷の印加を記憶していると
きには第４の制御レジスタに基づいて前記ＶPP発生回路
で発生された高電圧ＶPPと電圧ＶDDのうちの一方を前記
ロウデコーダで選択された全ワード線に印加させ、デー
タ書き込みを記憶しているときには外部からのデータを
前記コラムラッチにラッチさせると共にラッチされたデ
ータを前記コラムデコーダ及び前記ロウデコーダで選択
されたビット線及びワード線に接続されたメモリセルに
書き込む制御回路とを備えているので、全ワード線に高
電圧ＶPPあるいは電圧ＶDDを選択的に印加できるように
したので、ＥＥＰＲＯＭ出荷前に高電圧ＶPPをワード線
に印加する事で高電圧ＶPPのストレスに弱いワード線を
持ったＥＥＰＲＯＭを選別できるとともに、電圧ＶDDを
印加することで電圧ＶDDのストレスに弱いＥＥＰＲＯＭ
も選別することができ、市場でのＥＥＰＲＯＭのワード
線不良に対する信頼性をより高めることができる。
Claims (21)
- 【請求項１】 一度に複数バイトのデータを書き込むこ
とができるページ書き込み機能を備えたＥＥＰＲＯＭで
あって、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 外部からの第１の信号に基づいて１バイト分のビット線
を選択するか全ビット線を選択するかを記憶し且つ前記
コラムデコーダに指示する第１の制御レジスタと、 データをラッチするコラムラッチと、 外部からのデータを前記コラムラッチにラッチさせると
共にラッチされたデータを前記コラムデコーダ及び前記
ロウデコーダで選択されたビット線及びワード線に接続
されたメモリセルに書き込む制御回路とを備えたことを
特徴とするＥＥＰＲＯＭ。 - 【請求項２】 一度に複数バイトのデータを書き込むこ
とができるページ書き込み機能を備えたＥＥＰＲＯＭで
あって、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 外部からの第２の信号に基づいて１本のワード線を選択
するか全ワード線を選択するかを記憶し且つ前記ロウデ
コーダに指示する第２の制御レジスタと、 データをラッチするコラムラッチと、 外部からのデータを前記コラムラッチにラッチさせると
共にラッチされたデータを前記コラムデコーダ及び前記
ロウデコーダで選択されたビット線及びワード線に接続
されたメモリセルに書き込む制御回路とを備えたことを
特徴とするＥＥＰＲＯＭ。 - 【請求項３】 一度に複数バイトのデータを書き込むこ
とができるページ書き込み機能を備えたＥＥＰＲＯＭで
あって、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 外部からの第１の信号に基づいて１バイト分のビット線
を選択するか全ビット線を選択するかを記憶し且つ前記
コラムデコーダに指示する第１の制御レジスタと、 外部からの第２の信号に基づいて１本のワード線を選択
するか全ワード線を選択するかを記憶し且つ前記ロウデ
コーダに指示する第２の制御レジスタと、 データをラッチするコラムラッチと、 外部からのデータを前記コラムラッチにラッチさせると
共にラッチされたデータを前記コラムデコーダ及び前記
ロウデコーダで選択されたビット線及びワード線に接続
されたメモリセルに書き込む制御回路とを備えたことを
特徴とするＥＥＰＲＯＭ。 - 【請求項４】 一度に複数バイトのデータを書き込むこ
とができるページ書き込み機能を備えたＥＥＰＲＯＭで
あって、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 外部からの第２の信号に基づいて１本のワード線を選択
するか全ワード線を選択するかを記憶し且つ前記ロウデ
コーダに指示する第２の制御レジスタと、 データをラッチするコラムラッチと、 高電圧ＶPPを発生するＶPP発生回路と、 外部からの第３の信号に基づいて前記メモリセルアレイ
のメモリセルに負荷を印加するかデータ書き込みを行う
かを記憶する第３の制御レジスタと、 第３の制御レジスタが負荷の印加を記憶しているときに
は前記ＶPP発生回路で発生された高電圧ＶPPを前記コラ
ムデコーダ及び前記ロウデコーダで選択されたビット線
及びワード線に印加させ、データ書き込みを記憶してい
るときには外部からのデータを前記コラムラッチにラッ
チさせると共にラッチされたデータを前記コラムデコー
ダ及び前記ロウデコーダで選択されたビット線及びワー
ド線に接続されたメモリセルに書き込む制御回路とを備
えたことを特徴とするＥＥＰＲＯＭ。 - 【請求項５】 一度に複数バイトのデータを書き込むこ
とができるページ書き込み機能を備えたＥＥＰＲＯＭで
あって、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 外部からの第２の信号に基づいて１本のワード線を選択
するか全ワード線を選択するかを記憶し且つ前記ロウデ
コーダに指示する第２の制御レジスタと、 データをラッチするコラムラッチと、 高電圧ＶPPを発生するＶPP発生回路と、 外部からの第３の信号に基づいて前記メモリセルアレイ
のメモリセルに負荷を印加するかデータ書き込みを行う
かを記憶する第３の制御レジスタと、 外部からの第４の信号に基づいて高電圧ＶPPと電圧ＶDD
のうちの一方を記憶する第４の制御レジスタと、 第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を前記コラ
ムデコーダ及び前記ロウデコーダで選択されたビット線
及びワード線に印加させ、データ書き込みを記憶してい
るときには外部からのデータを前記コラムラッチにラッ
チさせると共にラッチされたデータを前記コラムデコー
ダ及び前記ロウデコーダで選択されたビット線及びワー
ド線に接続されたメモリセルに書き込む制御回路とを備
えたことを特徴とするＥＥＰＲＯＭ。 - 【請求項６】 一度に複数バイトのデータを書き込むこ
とができるページ書き込み機能を備えたＥＥＰＲＯＭで
あって、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 データをラッチするコラムラッチと、 高電圧ＶPPを発生するＶPP発生回路と、 外部からの第３の信号に基づいて前記メモリセルアレイ
のメモリセルに負荷を印加するかデータ書き込みを行う
かを記憶する第３の制御レジスタと、 第３の制御レジスタが負荷の印加を記憶しているときに
は前記ＶPP発生回路で発生された高電圧ＶPPを全ビット
線に印加させ、データ書き込みを記憶しているときには
外部からのデータを前記コラムラッチにラッチさせると
共にラッチされたデータを前記コラムデコーダ及び前記
ロウデコーダで選択されたビット線及びワード線に接続
されたメモリセルに書き込む制御回路とを備えたことを
特徴とするＥＥＰＲＯＭ。 - 【請求項７】 一度に複数バイトのデータを書き込むこ
とができるページ書き込み機能を備えたＥＥＰＲＯＭで
あって、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 データをラッチするコラムラッチと、 高電圧ＶPPを発生するＶPP発生回路と、 外部からの第３の信号に基づいて前記メモリセルアレイ
のメモリセルに負荷を印加するかデータ書き込みを行う
かを記憶する第３の制御レジスタと、 外部からの第４の信号に基づいて高電圧ＶPPと電圧ＶDD
のうちの一方を記憶する第４の制御レジスタと、 第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を全ビット
線に印加させ、データ書き込みを記憶しているときには
外部からのデータを前記コラムラッチにラッチさせると
共にラッチされたデータを前記コラムデコーダ及び前記
ロウデコーダで選択されたビット線及びワード線に接続
されたメモリセルに書き込む制御回路とを備えたことを
特徴とするＥＥＰＲＯＭ。 - 【請求項８】 一度に複数バイトのデータを書き込むこ
とができるページ書き込み機能を備えたＥＥＰＲＯＭで
あって、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 外部からの第２の信号に基づいて１本のワード線を選択
するか全ワード線を選択するかを記憶し且つ前記ロウデ
コーダに指示する第２の制御レジスタと、 データをラッチするコラムラッチと、 高電圧ＶPPを発生するＶPP発生回路と、 外部からの第３の信号に基づいて前記メモリセルアレイ
のメモリセルに負荷を印加するかデータ書き込みを行う
かを記憶する第３の制御レジスタと、 外部からの第４の信号に基づいて高電圧ＶPPと電圧ＶDD
のうちの一方を記憶する第４の制御レジスタと、 外部からの第５の信号に基づいてビット線を選択するか
ワード線を選択するかを記憶する第５の制御レジスタ
と、 第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを備えたことを特徴
とするＥＥＰＲＯＭ。 - 【請求項９】 一度に複数バイトのデータを書き込むこ
とができるページ書き込み機能を備えたＥＥＰＲＯＭで
あって、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 データをラッチするコラムラッチと、 高電圧ＶPPを発生するＶPP発生回路と、 外部からの第４の信号に基づいて高電圧ＶPPと電圧ＶDD
のうちの一方を記憶する第４の制御レジスタと、 外部からの第６の信号に基づいて全ビット線及び全ワー
ド線を選択するか否かを記憶する第６の制御レジスタ
と、 第６の制御レジスタが全ビット線及び全ワード線の選択
を記憶しているときには第４の制御レジスタに基づいて
前記ＶPP発生回路で発生された高電圧ＶPPと電圧ＶDDの
うちの一方を全ビット線及び全ワード線に印加させ、全
ビット線及び全ワード線の選択を記憶していないときに
は外部からのデータを前記コラムラッチにラッチさせる
と共にラッチされたデータを前記コラムデコーダ及び前
記ロウデコーダで選択されたビット線及びワード線に接
続されたメモリセルに書き込む制御回路とを備えたこと
を特徴とするＥＥＰＲＯＭ。 - 【請求項１０】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
であって、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 外部からの第１の信号に基づいて１バイト分のビット線
を選択するか全ビット線を選択するかを記憶し且つ前記
コラムデコーダに指示する第１の制御レジスタと、 外部からの第２の信号に基づいて１本のワード線を選択
するか全ワード線を選択するかを記憶し且つ前記ロウデ
コーダに指示する第２の制御レジスタと、 データをラッチするコラムラッチと、 高電圧ＶPPを発生するＶPP発生回路と、 外部からの第３の信号に基づいて前記メモリセルアレイ
のメモリセルに負荷を印加するかデータ書き込みを行う
かを記憶する第３の制御レジスタと、 外部からの第４の信号に基づいて高電圧ＶPPと電圧ＶDD
のうちの一方を記憶する第４の制御レジスタと、 外部からの第５の信号に基づいてビット線を選択するか
ワード線を選択するかを記憶する第５の制御レジスタ
と、 第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを備えたことを特徴
とするＥＥＰＲＯＭ。 - 【請求項１１】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
の書き込み制御方法であって、 全てのビット線を選択し、 １バイトのデータをラッチし、 ラッチされた１バイトのデータを書き込むことにより同
一ページ内の全バイトに同一のデータを書き込むことを
特徴とするＥＥＰＲＯＭの書き込み制御方法。 - 【請求項１２】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
の書き込み制御方法であって、 全てのワード線を選択し、 書き込みデータをラッチし、 ラッチされたデータを書き込むことにより全ページに同
一のデータを書き込むことを特徴とするＥＥＰＲＯＭの
書き込み制御方法。 - 【請求項１３】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
の書き込み制御方法であって、 全てのビット線を選択し、 全てのワード線を選択し、 １バイトのデータをラッチし、 ラッチされた１バイトのデータを書き込むことによりメ
モリ内の全エリアに同一のデータを書き込むことを特徴
とするＥＥＰＲＯＭの書き込み制御方法。 - 【請求項１４】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
の書き込み制御方法であって、 書き込みのための高電圧ＶPPを発生し、 全てのワード線を選択し、 高電圧ＶPPを全ワード線に同時に印加することを特徴と
するＥＥＰＲＯＭの書き込み制御方法。 - 【請求項１５】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
の書き込み制御方法であって、 書き込みのための高電圧ＶPPを発生し、 高電圧ＶPPと電圧ＶDDのうち一方を選択し、 全てのワード線を選択し、 選択された高電圧ＶPPあるいは電圧ＶDDを全ワード線に
同時に印加することを特徴とするＥＥＰＲＯＭの書き込
み制御方法。 - 【請求項１６】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
の書き込み制御方法であって、 書き込みのための高電圧ＶPPを発生し、 全てのビット線を選択し、 高電圧ＶPPを全ビット線に同時に印加することを特徴と
するＥＥＰＲＯＭの書き込み制御方法。 - 【請求項１７】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
の書き込み制御方法であって、 書き込みのための高電圧ＶPPを発生し、 高電圧ＶPPと電圧ＶDDのうち一方を選択し、 全てのビット線を選択し、 選択された高電圧ＶPPあるいは電圧ＶDDを全ビット線に
同時に印加することを特徴とするＥＥＰＲＯＭの書き込
み制御方法。 - 【請求項１８】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
の書き込み制御方法であって、 書き込みのための高電圧ＶPPを発生し、 高電圧ＶPPと電圧ＶDDのうち一方を選択し、 全てのビット線及び全てのワード線のうち一方を選択
し、 選択された高電圧ＶPPあるいは電圧ＶDDを選択された全
ビット線あるいは全ワード線に同時に印加することを特
徴とするＥＥＰＲＯＭの書き込み制御方法。 - 【請求項１９】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
の書き込み制御方法であって、 書き込みのための高電圧ＶPPを発生し、 高電圧ＶPPと電圧ＶDDのうち一方を選択し、 全てのビット線及び全てのワード線を選択し、 選択された高電圧ＶPPあるいは電圧ＶDDを全ビット線及
び全ワード線の双方に同時に印加することを特徴とする
ＥＥＰＲＯＭの書き込み制御方法。 - 【請求項２０】 一度に複数バイトのデータを書き込む
ことができるページ書き込み機能を備えたＥＥＰＲＯＭ
の書き込み制御方法であって、 負荷を印加するか否かを選択し、 負荷の印加を選択しない場合は、全てのビット線を選択
し、全てのワード線を選択し、１バイトのデータをラッ
チし、ラッチされた１バイトのデータを書き込むことに
よりメモリ内の全エリアに同一のデータを書き込み、 負荷の印加を選択した場合は、書き込みのための高電圧
ＶPPを発生し、高電圧ＶPPと電圧ＶDDのうち一方を選択
し、全てのビット線及び全てのワード線のうち一方を選
択し、選択された高電圧ＶPPあるいは電圧ＶDDを選択さ
れた全ビット線あるいは全ワード線に同時に印加するこ
とを特徴とするＥＥＰＲＯＭの書き込み制御方法。 - 【請求項２１】 データを処理するためのＣＰＵと、 処理プログラムを格納するＲＯＭと、 データを一時的に格納するＲＡＭと、 一度に複数バイトのデータを書き込むことができるペー
ジ書き込み機能を備えたＥＥＰＲＯＭと、 外部とデータの授受を行う入出力回路と、 を備え、前記ＥＥＰＲＯＭは、 複数のビット線及び複数のワード線に接続された複数の
メモリセルを有するメモリセルアレイと、 ビット線を選択するためのコラムデコーダと、 ワード線を選択するためのロウデコーダと、 外部からの第１の信号に基づいて１バイト分のビット線
を選択するか全ビット線を選択するかを記憶し且つ前記
コラムデコーダに指示する第１の制御レジスタと、 外部からの第２の信号に基づいて１本のワード線を選択
するか全ワード線を選択するかを記憶し且つ前記ロウデ
コーダに指示する第２の制御レジスタと、 データをラッチするコラムラッチと、 高電圧ＶPPを発生するＶPP発生回路と、 外部からの第３の信号に基づいて前記メモリセルアレイ
のメモリセルに負荷を印加するかデータ書き込みを行う
かを記憶する第３の制御レジスタと、 外部からの第４の信号に基づいて高電圧ＶPPと電圧ＶDD
のうちの一方を記憶する第４の制御レジスタと、 外部からの第５の信号に基づいてビット線を選択するか
ワード線を選択するかを記憶する第５の制御レジスタ
と、 第３の制御レジスタが負荷の印加を記憶しているときに
は第４の制御レジスタに基づいて前記ＶPP発生回路で発
生された高電圧ＶPPと電圧ＶDDのうちの一方を第５の制
御レジスタに基づいて全ビット線あるいは全ワード線に
印加させ、データ書き込みを記憶しているときには外部
からのデータを前記コラムラッチにラッチさせると共に
ラッチされたデータを前記コラムデコーダ及び前記ロウ
デコーダで選択されたビット線及びワード線に接続され
たメモリセルに書き込む制御回路とを含むことを特徴と
するＩＣカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33537493A JPH07192483A (ja) | 1993-12-28 | 1993-12-28 | Ｅｅｐｒｏｍ、ｅｅｐｒｏｍの書き込み制御方法及びｉｃカード |
| US08/362,973 US5566109A (en) | 1993-12-28 | 1994-12-23 | EEPROM, write control method for EEPROM, and IC card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33537493A JPH07192483A (ja) | 1993-12-28 | 1993-12-28 | Ｅｅｐｒｏｍ、ｅｅｐｒｏｍの書き込み制御方法及びｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192483A true JPH07192483A (ja) | 1995-07-28 |
Family
ID=18287829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33537493A Pending JPH07192483A (ja) | 1993-12-28 | 1993-12-28 | Ｅｅｐｒｏｍ、ｅｅｐｒｏｍの書き込み制御方法及びｉｃカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5566109A (ja) |
| JP (1) | JPH07192483A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002150789A (ja) * | 2000-11-09 | 2002-05-24 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| FR2859813B1 (fr) * | 2003-09-15 | 2005-12-23 | Atmel Corp | Architecture eeprom et protocole de programmation |
| US7016233B2 (en) * | 2004-05-17 | 2006-03-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wordline decoder and memory device |
| TWI735984B (zh) * | 2019-10-23 | 2021-08-11 | 瑞昱半導體股份有限公司 | 資料收發裝置及其操作方法 |
| CN112749118B (zh) * | 2019-10-29 | 2024-03-29 | 瑞昱半导体股份有限公司 | 数据收发装置及其操作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137496A (ja) * | 1987-11-20 | 1989-05-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5367655A (en) * | 1991-12-23 | 1994-11-22 | Motorola, Inc. | Memory and associated method including an operating mode for simultaneously selecting multiple rows of cells |
| US5323351A (en) * | 1992-06-10 | 1994-06-21 | Nexcom Technology, Inc. | Method and apparatus for programming electrical erasable programmable read-only memory arrays |
-
1993
- 1993-12-28 JP JP33537493A patent/JPH07192483A/ja active Pending
-
1994
- 1994-12-23 US US08/362,973 patent/US5566109A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5566109A (en) | 1996-10-15 |
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