JPH07183386A - Formation of anti fuse structure based on amorphous silicon and anti fuse structure by the forming method - Google Patents
Formation of anti fuse structure based on amorphous silicon and anti fuse structure by the forming methodInfo
- Publication number
- JPH07183386A JPH07183386A JP19890794A JP19890794A JPH07183386A JP H07183386 A JPH07183386 A JP H07183386A JP 19890794 A JP19890794 A JP 19890794A JP 19890794 A JP19890794 A JP 19890794A JP H07183386 A JPH07183386 A JP H07183386A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- layer
- metal
- dielectric layer
- conductive material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 66
- 229910021417 amorphous silicon Inorganic materials 0.000 title description 39
- 230000015572 biosynthetic process Effects 0.000 title description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 134
- 239000002184 metal Substances 0.000 claims abstract description 134
- 239000004020 conductor Substances 0.000 claims abstract description 53
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 37
- 238000000151 deposition Methods 0.000 claims description 45
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 14
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- -1 aluminum-silicon-copper Chemical compound 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004513 sizing Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、概してアンチ・ヒュー
ズ構造を形成する方法及び該方法によるアンチ・ヒュー
ズ構造に関し、特に金属−金属アンチ・ヒューズ構造を
形成する方法及び該方法によるアンチ・ヒューズ構造に
関する。FIELD OF THE INVENTION The present invention relates generally to a method of forming an anti-fuse structure and an anti-fuse structure according to the method, and more particularly to a method of forming a metal-metal anti-fuse structure and an anti-fuse structure according to the method. Regarding
【０００２】[0002]
【従来の技術】通常、アンチ・ヒューズはＰＮ接合ダイ
オード及び阻止要素と電気的に直列接続されたアンチ・
ヒューズ素子のようなデカップリング素子を備えてい
る。アンチ・ヒューズは、最初は非導通状態で存在す
る。メモリ・セルをプログラムするため、メモリ・セル
に選択的に電圧を印加してアンチ・ヒューズ（オフ状
態）を活性にし、その後はアンチ・ヒューズが高い導通
状態（オン状態）で存在するようにさせる。2. Description of the Related Art Antifuses are usually antifuses that are electrically connected in series with a PN junction diode and a blocking element.
It has a decoupling element such as a fuse element. The anti-fuse initially exists in a non-conducting state. To program a memory cell, a voltage is selectively applied to the memory cell to activate the anti-fuse (off state), after which the anti-fuse is left in a highly conductive state (on state). .
【０００３】[0003]
【発明が解決しようとする課題】従来技術の一構造は一
つのアンチ・ヒューズ要素を有する一つのメモリ・セル
であり、このアンチ・ヒューズ要素はバイア型式の構造
によるチタン−タングステン（ＴｉＷ）電極間に配置さ
れたアモルファス・シリコンを備えている。この構造を
構築するために、底部にＴｉＷを堆積させて、酸化物誘
電体の下に埋め込む。次に、酸化物ストッパを介して底
部のＴｉＷ層上にバイア開口をエッチングして、アモル
ファス・シリコンをバイア開口に堆積し、最上部にＴｉ
Ｗ電極層を堆積し、かつエッチングする。この方法には
異なる２つの困難がある。その第１は、アンチ・ヒュー
ズの破壊電圧がアンチ・ヒューズ開口の寸法及び深さの
両方に非常に影響され易いことである。この破壊電圧は
バイア孔の底部にあるアモルファス・シリコンの厚さに
依存しており、かつこの厚さがアンチ・ヒューズ開口の
寸法及びバイア孔の深さにより変化する。その第２の問
題は、アンチ・ヒューズ構造のバイアが小さな寸法に対
しては寸法を設定するのが極めて困難である。技術的に
はより小さな設計基準に対して寸法を設定するので、ア
ンチ・ヒューズ開口を小さくする必要があり、従ってア
スペクト比も増加する。アモルファス・シリコンはＰＥ
ＣＶＤ（プラズマ・エンハンスド化学気相成長）プロセ
スのものである。深い開口の底へＰＥＣＶＤフィルムを
設けることは、ステップ・カバレージ問題のために、ま
すます困難となる。以下の開示は、これらの問題点のい
ずれをも解決するものである。One prior art structure is one memory cell having one anti-fuse element, which has a titanium-tungsten (TiW) electrode between via-type structures. Amorphous silicon located at. To build this structure, TiW is deposited on the bottom and buried under the oxide dielectric. Amorphous silicon is then deposited in the via opening by etching the via opening on the bottom TiW layer through the oxide stopper, and the Ti opening on top.
The W electrode layer is deposited and etched. There are two different difficulties with this method. First, the breakdown voltage of the anti-fuse is very sensitive to both the size and depth of the anti-fuse opening. This breakdown voltage depends on the thickness of the amorphous silicon at the bottom of the via hole, and this thickness varies with the size of the anti-fuse opening and the depth of the via hole. The second problem is that the vias of the anti-fuse structure are extremely difficult to size for small dimensions. As technology is sized to smaller design criteria, the anti-fuse opening needs to be small, thus increasing the aspect ratio. Amorphous silicon is PE
It is a CVD (Plasma Enhanced Chemical Vapor Deposition) process. Providing PECVD film on the bottom of deep openings is becoming increasingly difficult due to step coverage issues. The following disclosure addresses both of these issues.
【０００４】[0004]
【課題を解決するための手段】概要的に、また本発明の
１形式では、半導体デバイスの表面の金属相互接続層を
有する前記半導体デバイス上に、アンチ・ヒューズ構造
を形成する方法を開示する。第１の導電層を半導体デバ
イス上に堆積する。一実施例では、次に前記第１の導電
層をエッチングしてアンチ・ヒューズの底プレートを形
成する。前記第１の導電層上に誘電体層を堆積する。前
記誘電体層はアモルファス・シリコン又はケイ素リッチ
の窒化物を含むものでもよい。次に、第１の導電層が予
めエッチングされていなかった場合は、前記誘電体層及
び前記第１の導電層をエッチングしてアンチ・ヒューズ
・スタックを形成する。次に、中間レベル誘電体層を堆
積する。前記中間レベル誘電体層にアンチ・ヒューズ・
バイアをエッチングして前記誘電体層の一部分を露出さ
せる。次に、前記中間レベル誘電体層にバイアをエッチ
ングして前記金属相互接続層の部分を露出させることが
できる。次に、前記中間レベル誘電体層、前記第１の導
電層の露出した部分及び前記誘電体層の前記露出した部
分上に、第２の導電層を堆積して、前記第２の導電層が
前記バイアを充填するようにする。次いで、前記第２の
導電層をエッチングして、所望の相互接続を形成させ
る。SUMMARY OF THE INVENTION In summary and in one form of the invention, a method of forming an anti-fuse structure on a semiconductor device having a metal interconnect layer on the surface thereof is disclosed. A first conductive layer is deposited on the semiconductor device. In one embodiment, the first conductive layer is then etched to form an anti-fuse bottom plate. A dielectric layer is deposited on the first conductive layer. The dielectric layer may include amorphous silicon or silicon-rich nitride. The dielectric layer and the first conductive layer are then etched to form an anti-fuse stack if the first conductive layer was not previously etched. Next, an intermediate level dielectric layer is deposited. Antifuse on the intermediate level dielectric layer
The via is etched to expose a portion of the dielectric layer. Next, vias can be etched in the intermediate level dielectric layer to expose portions of the metal interconnect layer. Next, depositing a second conductive layer on the intermediate level dielectric layer, the exposed portion of the first conductive layer and the exposed portion of the dielectric layer to form the second conductive layer. Try to fill the vias. The second conductive layer is then etched to form the desired interconnect.
【０００５】本発明の目的は、アモルファス・シリコン
のＰＥＣＶＤ堆積に関連したステップ・カバレージ問題
を避けるアンチ・ヒューズ構造を提供することである。It is an object of the present invention to provide an anti-fuse structure that avoids the step coverage problems associated with PECVD deposition of amorphous silicon.
【０００６】本発明の他の目的は、アンチ・ヒューズ・
バイアの開口及び深さに、そてほど影響されないアンチ
・ヒューズ構造を提供することである。Another object of the present invention is to provide an anti-fuse fuse.
It is to provide an anti-fuse structure that is less sensitive to via openings and depths.
【０００７】本発明の更に他の目的は、より小さな寸法
に対してより容易に寸法設定が可能なアンチ・ヒューズ
構造を提供することである。Yet another object of the present invention is to provide an anti-fuse structure that can be more easily dimensioned for smaller dimensions.
【０００８】これらの目的及び他の目的は図面に関連さ
せて本明細書を参照することにより当該技術分野に通常
に習熟する者に明かとなるであろう。These and other objects will be apparent to those of ordinary skill in the art having reference to the specification in conjunction with the drawings.
【０００９】異なる図面において対応する番号及びシン
ボルは特に指示しない限り対応する部分を指す。Corresponding numerals and symbols in the different figures refer to corresponding parts unless otherwise indicated.
【００１０】[0010]
【実施例】本発明の好ましい実施例をＣＭＯＳプロセス
に関連させて説明しよう。ＢｉＣＭＯＳプロセスのよう
なその目的を達成可能な他のプロセスに、本発明を用い
てもよいことは、当該技術分野に習熟する者に明かであ
ろう。本発明の好ましい実施例を、トランジスタ等の形
成後及び第２の金属相互接続レベルの形成後に、半導体
デバイス上に形成されるものとして、説明する。その代
わりに、本発明が第１の金属相互接続レベルのように、
導電層又は相互接続層の後に形成されてもよいことは、
当該技術分野に習熟する者に明かであろう。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described in connection with a CMOS process. It will be apparent to those skilled in the art that the present invention may be used in other processes that can achieve its purpose, such as the BiCMOS process. The preferred embodiment of the present invention is described as being formed on a semiconductor device after formation of transistors and the like and after formation of a second metal interconnect level. Instead, the present invention, like the first metal interconnect level,
What may be formed after the conductive layer or the interconnect layer is that
It will be apparent to those skilled in the art.
【００１１】図１に、本発明の第１の好ましい実施例に
よる金属−金属アンチ・ヒューズ構造を示す。デバイス
１０上にアンチ・ヒューズ５２を配置する。デバイス１
０は、例えば、ＭＥＴＡＬ２の堆積（ここでは金属相互
接続層１２として示す。）を介して処理されるＣＭＯＳ
デバイスであってもよく、また、例えばトランジスタ及
び他の素子を含むものでもよい。中間レベル酸化物層３
６は、相互接続が望ましくない金属相互接続層１２の複
数部分を絶縁する。アンチ・ヒューズ５２は導電層１
６、誘電体層２０及び相互接続層４８を含む。導電層１
６は、例えばチタン−タングステン（ＴｉＷ）、窒化チ
タン（ＴｉＮ）、又はチタン（Ｔｉ）を含むものでもよ
い。導電層１６はアンチ・ヒューズ５２の底プレートと
して機能する。誘電体層２０はアンチ・ヒューズ誘電体
として機能し、例えばアモルファス・シリコンを含むも
のでもよい。相互接続層４８はアンチ・ヒューズ・バイ
ア４４を介してアンチ・ヒューズ・スタック３２に接触
する。更に、相互接続層４８は、アンチ・ヒューズ５２
の頂部プレートも形成している。アンチ・ヒューズの電
気的な寸法はアンチ・ヒューズ構造の幾何学的な最小形
状により決定される。この場合に、電気的な寸法はアン
チ・ヒューズ・バイア４４の直径により決定される。電
気的な寸法が大きいと静電容量がそれだけ増大するの
で、電気的に小さな寸法が望ましい。その静電容量はア
ンチ・ヒューズの充電時間を決定する。その静電容量が
増加するに従って充電時間も増加する。FIG. 1 shows a metal-metal anti-fuse structure according to a first preferred embodiment of the present invention. An anti-fuse 52 is placed on the device 10. Device 1
0 is a CMOS processed, for example, via deposition of METAL2 (shown here as metal interconnect layer 12).
It may be a device and may include, for example, transistors and other elements. Intermediate level oxide layer 3
6 insulates portions of the metal interconnect layer 12 where interconnection is undesirable. Anti-fuse 52 is conductive layer 1
6, including dielectric layer 20 and interconnect layer 48. Conductive layer 1
6 may include, for example, titanium-tungsten (TiW), titanium nitride (TiN), or titanium (Ti). The conductive layer 16 functions as the bottom plate of the anti-fuse 52. Dielectric layer 20 functions as an anti-fuse dielectric and may include, for example, amorphous silicon. Interconnect layer 48 contacts anti-fuse stack 32 via anti-fuse via 44. In addition, interconnect layer 48 includes anti-fuse 52.
Also forms the top plate of the. The electrical dimensions of the anti-fuse are determined by the geometric minimum shape of the anti-fuse structure. In this case, the electrical dimensions are determined by the diameter of anti-fuse via 44. Electrically small dimensions are desirable because large electrical dimensions increase capacitance. The capacitance determines the charging time of the anti-fuse. The charging time also increases as the capacitance increases.
【００１２】図２ａを参照すると、金属相互接続層１２
上に導電層１６を約３０００Åの厚さまで堆積すること
により、本発明の第１の好ましい実施例の形成が開始さ
れ、更に導電層１６がデバイス１０を覆う。以上で述べ
たように、金属相互接続層１２は半導体プロセスにおい
て通常ＭＥＴＡＬ２と呼ばれている第２の相互接続レベ
ルであり、またデバイス１０は複数のトランジスタ（図
示なし）、及び典型的なＣＭＯＳデバイスで見られる他
の複数の素子（図示なし）を含む。導電層１６は、好ま
しくは、チタン−タングステン（ＴｉＷ）を含む。しか
しながら、導電層１６は、窒化チタン（ＴｉＮ）のよう
に、アモルファス・シリコン又はアルミニウム−シリコ
ン−銅（ＡｌＳｉＣｕ）と反応しない金属を含むもので
もよい。導電層１６はアンチ・ヒューズの底プレートを
形成することになる。導電層１６及び金属相互接続層１
２はいずれもＴｉＷを含むものであり、かつ障壁層を形
成するように組合わせられてもよい。Referring to FIG. 2a, the metal interconnect layer 12
The formation of the first preferred embodiment of the present invention is initiated by depositing a conductive layer 16 thereon to a thickness of about 3000Å, which further covers the device 10. As mentioned above, the metal interconnect layer 12 is the second interconnect level commonly referred to as METAL2 in semiconductor processing, and the device 10 is a plurality of transistors (not shown), and a typical CMOS device. Including other elements (not shown) found in. Conductive layer 16 preferably comprises titanium-tungsten (TiW). However, the conductive layer 16 may include a metal that does not react with amorphous silicon or aluminum-silicon-copper (AlSiCu), such as titanium nitride (TiN). The conductive layer 16 will form the bottom plate of the anti-fuse. Conductive layer 16 and metal interconnect layer 1
Both 2 contain TiW and may be combined to form a barrier layer.
【００１３】次に、例えばプラズマ・エンハンスド化学
気相成長（ＰＥＣＶＤ）により、誘電体層２０を１５０
０Åの厚さまで堆積する。本発明の好ましい実施例で
は、誘電体層２０はアモルファス・シリコンを含むもの
である。しかしながら、代わりに、ケイ素リッチの窒化
物又は誘電体材料の組合わせ層のように、他の誘電体を
用いてもよいことは、当該技術分野に習熟する者に明か
であろう。これに任意選択的な酸化物層２４の堆積を続
けることができる。酸化物層２４は、更にＰＥＣＶＤに
より堆積されてもよく、かつ５００Å程度の厚さを有す
るものでもよい。図２ｂを参照すると、フォトレジスト
・マスク（図示なし）を用いて導電層１６、誘電体層２
０及び酸化物層２４をパターン化し、かつ通常の技術に
よりエッチングしてアンチ・ヒューズ・スタック３２を
形成させる。任意選択的な酸化物層２４は、使用すれ
ば、誘電体層２０のアモルファス・シリコンが接触しな
いように防止する。その代りとして、導電層１６はエッ
チングされなくともよく、その場合には金属相互接続層
１２の一部となる。この点で、金属相互接続層１２は、
デバイス１０に望ましい相互接続を形成するようにパタ
ーン化され、かつエッチングされてもよい（図示なし）
ことに注意すべきである。Next, the dielectric layer 20 is deposited to 150 by plasma enhanced chemical vapor deposition (PECVD), for example.
Deposit to a thickness of 0Å. In the preferred embodiment of the present invention, dielectric layer 20 comprises amorphous silicon. However, it will be apparent to those skilled in the art that other dielectrics may alternatively be used, such as a combination layer of silicon-rich nitride or dielectric material. This may be followed by the optional oxide layer 24 deposition. The oxide layer 24 may be further deposited by PECVD and may have a thickness on the order of 500Å. Referring to FIG. 2b, using a photoresist mask (not shown), conductive layer 16, dielectric layer 2
The 0 and oxide layers 24 are patterned and etched by conventional techniques to form anti-fuse stack 32. The optional oxide layer 24, if used, prevents the amorphous silicon of the dielectric layer 20 from contacting. Alternatively, conductive layer 16 may not be etched and would then be part of metal interconnect layer 12. In this regard, the metal interconnect layer 12 is
It may be patterned and etched to form the desired interconnects in device 10 (not shown).
It should be noted that.
【００１４】図２ｃを参照すると、通常の技術により、
中間レベル酸化物（ＩＬＯ）３６が堆積され、かつ平坦
化されている。ＩＬＯ３６の厚さは１０，０００Å程度
となる。この点で、酸化物層２４はＩＬＯ３６の一部と
なることを注意すべきである。次に、ＩＬＯ３６をパタ
ーン化し、かつ選択的にエッチングしてアンチ・ヒュー
ズ・バイア４４を形成させる。アンチ・ヒューズ・バイ
ア４４はＩＬＯ３６を介して誘電体層２０に伸延するこ
とになる。誘電体層２０の一部が除去されるのを防止す
るために、用いるエッチングは慎重に制御しなければな
らないことに注意すべきである。アンチ・ヒューズ・バ
イア４４の前（及び下）に、誘電体層２０を堆積するの
で、誘電体層２０はあるバイアにアモルファス・シリコ
ンを堆積することに関連したステップ・カバレージ問題
を防止している。従って、技術が進歩してより小さな寸
法構成を可能とするに従って、バイアの寸法も容易に定
めることができる。次に、図２ｄに示すように、バイア
４０はＩＬＯ３６を介して金属相互接続層１２までエッ
チングされる。誘電体層２０を損傷させるのを防止する
ために、別個のエッチングを用いてアンチ・ヒューズ・
バイア４４及びバイア４０を形成させる。そうしなけれ
ば、ＩＬＯ３６における深さのばらつきはオバーエッチ
ングや、誘電体層２０のある部分を除去してしまう結果
となる。Referring to FIG. 2c, according to conventional techniques,
Intermediate level oxide (ILO) 36 has been deposited and planarized. The thickness of the ILO 36 is about 10,000Å. At this point, it should be noted that the oxide layer 24 becomes part of the ILO 36. The ILO 36 is then patterned and selectively etched to form anti-fuse vias 44. The anti-fuse via 44 will extend through the ILO 36 to the dielectric layer 20. It should be noted that the etching used must be carefully controlled to prevent a portion of the dielectric layer 20 from being removed. Since the dielectric layer 20 is deposited before (and below) the anti-fuse via 44, the dielectric layer 20 prevents the step coverage problem associated with depositing amorphous silicon in some vias. . Thus, vias can be easily sized as technology advances to enable smaller sizing. The vias 40 are then etched through the ILO 36 to the metal interconnect layer 12, as shown in FIG. 2d. A separate etch is used to prevent damage to the dielectric layer 20 and the anti-fuse
Via 44 and via 40 are formed. Otherwise, depth variations in the ILO 36 would result in overetching and removal of some of the dielectric layer 20.
【００１５】次に、図２ｅに示すように、この構造上に
相互接続層４８を堆積させる。相互接続層４８は誘電体
層２０と接触させるようにバイア４０を介し、かつアン
チ・ヒューズ・バイア４４を介して誘電体層２０へ伸延
している。最後に図１に示すように、相互接続層４８を
パターン化して、エッチングする。An interconnect layer 48 is then deposited over this structure, as shown in FIG. 2e. Interconnect layer 48 extends to dielectric layer 20 through via 40 and in contact with dielectric layer 20 and through anti-fuse via 44. Finally, as shown in FIG. 1, the interconnect layer 48 is patterned and etched.
【００１６】図３に、本発明の第２の好ましい実施例に
よる金属−金属アンチ・ヒューズ構造を示す。図３は、
誘電体層２０ａが導電層１６の縁を越えて伸延している
ことを除き、図１と同一である。この実施例の利点は、
誘電体層２０ａを堆積する前に、導電層１６をエッチン
グするために、アンチ・ヒューズにおいて誘電体層２０
ａの表面にレジストを塗布しないことである。FIG. 3 shows a metal-metal anti-fuse structure according to a second preferred embodiment of the present invention. Figure 3
It is the same as FIG. 1 except that the dielectric layer 20a extends beyond the edges of the conductive layer 16. The advantage of this embodiment is that
Prior to depositing dielectric layer 20a, dielectric layer 20 in the anti-fuse is used to etch conductive layer 16.
That is, no resist is applied to the surface of a.
【００１７】図３に実施例を作成にするために、導電層
１６を堆積し、パターン化し、かつエッチングする。次
に、誘電体層２０を堆積し、続いてＩＬＯ３６を堆積す
る。。更に、ＩＬＯ３６を介してアンチ・ヒューズ・バ
イア４４をエッチングする。更に、ＩＬＯ３６及び誘電
体層２０ａを介してバイア４０をエッチングする。最後
に、相互接続層４８を堆積し、エッチングしてアンチ・
ヒューズ・バイア４４及びバイア４０を充填させて、所
望の相互接続を形成させる。Conductive layer 16 is deposited, patterned, and etched to make the embodiment in FIG. Next, the dielectric layer 20 is deposited, followed by the ILO 36. . In addition, the anti-fuse via 44 is etched through the ILO 36. Further, the via 40 is etched through the ILO 36 and the dielectric layer 20a. Finally, interconnect layer 48 is deposited and etched to
Fuse via 44 and via 40 are filled to form the desired interconnect.
【００１８】以上、いくつかの好ましい実施例を詳細に
説明した。本発明の範囲は、説明したものと異なっても
請求の範囲に含まれる実施例も意図していることを理解
すべきである。The foregoing has described in detail some preferred embodiments. It is to be understood that the scope of the present invention is intended to be different than what has been described, but to be embraced within the scope of the claims.
【００１９】複数の実施例を参照して本発明を説明した
が、この説明は限定する意味で解釈されることを意図す
るものではない。種々の変形及び複数の実施例の組合わ
せと共に、本発明の他の複数の実施例は、前記説明を参
照することにより当該技術分野において習熟する者に明
かとなるてあろう。従って、請求の範囲はこのような変
形又は実施例を含むことを意図するものである。Although the present invention has been described with reference to several embodiments, this description is not intended to be construed in a limiting sense. Other embodiments of the invention, as well as various variations and combinations of embodiments, will be apparent to those skilled in the art by reference to the above description. Therefore, the appended claims are intended to include such modifications or embodiments.
【００２０】以上の説明に関して更に以下の項を開示す
る。With respect to the above description, the following items will be further disclosed.
【００２１】（１）半導体デバイスの表面に金属相互接
続層を有する前記半導体デバイス上にアンチ・ヒューズ
構造を形成する方法において、（ａ）前記金属相互接続
層上に第１の導電材料層を堆積するステップと、（ｂ）
前記第１の導電材料層上に誘電体層を堆積するステップ
と、（ｃ）前記誘電体層及び第１の導電材料層をエッチ
ングしてアンチ・ヒューズ・スタックを形成するステッ
プと、（ｄ）前記アンチ・ヒューズ・スタック及び前記
半導体デバイス上に中間レベル誘電体層を堆積するステ
ップと、（ｅ）前記中間レベル誘電体層にアンチ・ヒュ
ーズ・バイアをエッチングして前記アンチ・ヒューズ・
スタックの一部分を露出させるステップであって、前記
アンチ・ヒューズ・バイアが前記中間レベル誘電体層を
介して前記アンチ・ヒューズ・スタックまで伸延してい
るステップと、（ｆ）前記第２の導電材料層が前記アン
チ・ヒューズ・バイアを充填するように、前記中間レベ
ル誘電体層及び前記誘電体層の前記露出した部分上に第
２の導電材料層を堆積するステップと、（ｇ）前記第２
の導電材料層をエッチングするステップとを備えている
ことを特徴とするアンチ・ヒューズ構造を形成する方
法。(1) In a method of forming an anti-fuse structure on a semiconductor device having a metal interconnect layer on the surface of the semiconductor device, (a) depositing a first conductive material layer on the metal interconnect layer. Step to do, (b)
Depositing a dielectric layer on the first conductive material layer, (c) etching the dielectric layer and the first conductive material layer to form an anti-fuse stack, (d) Depositing an intermediate-level dielectric layer on the anti-fuse stack and the semiconductor device, and (e) etching an anti-fuse via on the intermediate-level dielectric layer to form the anti-fuse layer.
Exposing a portion of the stack, the anti-fuse via extending through the intermediate level dielectric layer to the anti-fuse stack; and (f) the second conductive material. Depositing a second conductive material layer on the exposed portion of the intermediate level dielectric layer and the dielectric layer so that a layer fills the anti-fuse via; and (g) the second conductive material layer.
Forming a layer of conductive material, the method comprising: forming an anti-fuse structure;
【００２２】（２）前記第１及び第２の導電材料層はチ
タン−タングステンを含むことを特徴とする第１項記載
のアンチ・ヒューズ構造を形成する方法。(2) A method of forming an anti-fuse structure according to claim 1, wherein the first and second conductive material layers include titanium-tungsten.
【００２３】（３）前記第１及び第２の導電材料層は窒
化チタンを含むことを特徴とする第１項記載のアンチ・
ヒューズ構造を形成する方法。(3) The anti-reflection film according to claim 1, wherein the first and second conductive material layers contain titanium nitride.
Method of forming a fuse structure.
【００２４】（４）前記第１の導電材料層はアモルファ
ス・シリコンとアルミニウム−シリコン−銅との間の障
壁として作用し得る金属を含むことを特徴とする第１項
記載のアンチ・ヒューズ構造を形成する方法。(4) The anti-fuse structure according to claim 1, wherein the first conductive material layer contains a metal capable of acting as a barrier between amorphous silicon and aluminum-silicon-copper. How to form.
【００２５】（５）前記誘電体層はアモルファス・シリ
コンを含むことを特徴とする第１項記載のアンチ・ヒュ
ーズ構造を形成する方法。(5) A method of forming an anti-fuse structure according to claim 1, wherein the dielectric layer contains amorphous silicon.
【００２６】（６）前記誘電体層はケイ素リッチの窒化
物を含むことを特徴とする第１項記載のアンチ・ヒュー
ズ構造を形成する方法。(6) The method of forming an anti-fuse structure according to claim 1, wherein the dielectric layer contains silicon-rich nitride.
【００２７】（７）更に、前記中間レベル誘電体層をエ
ッチングして前記中間レベル誘電体層を介して前記金属
相互接続層へ伸延するバイアを形成させるステップを含
むことを特徴とする第１項記載のアンチ・ヒューズ構造
を形成する方法。(7) The method of claim 1 further comprising the step of etching the intermediate level dielectric layer to form vias extending through the intermediate level dielectric layer to the metal interconnect layer. A method of forming the described anti-fuse structure.
【００２８】（８）更に、前記誘電体層をエッチングす
る前に、前記誘電体層上に酸化物層を形成するステップ
を含み、前記誘電体層をエッチングするステップは更に
前記酸化物層もエッチングすることを特徴とする第１項
記載のアンチ・ヒューズ構造を形成する方法。(8) The method further includes the step of forming an oxide layer on the dielectric layer before etching the dielectric layer, and the step of etching the dielectric layer further etches the oxide layer. A method of forming an anti-fuse structure according to claim 1, characterized in that:
【００２９】（９）更に、前記中間レベル誘電体層を堆
積するステップの前に、前記金属相互接続層をエッチン
グするステップを備えていることを特徴とする第１項記
載のアンチ・ヒューズ構造を形成する方法。(9) The anti-fuse structure of claim 1, further comprising the step of etching the metal interconnect layer prior to the step of depositing the intermediate level dielectric layer. How to form.
【００３０】（１０）半導体デバイスの表面に金属相互
接続層を有する前記半導体デバイス上に金属−金属アン
チ・ヒューズ構造を形成する方法において、（ａ）前記
金属相互接続層上に第１の金属層を堆積し、前記第１の
金属層がアモルファス・シリコン又はアルミニウム−シ
リコン−銅と反応しない金属を含むステップと、（ｂ）
前記第１の金属層上に誘電体層を堆積するステップであ
って、前記誘電体層がアモルファス・シリコンを含むス
テップと、（ｃ）前記誘電体層上に酸化物層を堆積する
ステップと、（ｄ）前記酸化物層、前記誘電体層及び前
記第１の金属層をエッチングしてアンチ・ヒューズ・ス
タックを形成するステップと、（ｅ）前記アンチ・ヒュ
ーズ・スタック及び前記半導体デバイス上に中間レベル
誘電体層を堆積するステップと、（ｆ）前記中間レベル
誘電体層に第１のバイアをエッチングして前記アンチ・
ヒューズ・スタックの一部分を露出させるステップステ
ップと、（ｇ）前記中間レベル誘電体層に第２のバイア
をエッチングして前記相互接続層の一部分を露出させる
ステップと、（ｈ）前記第２の金属層が前記第１及び第
２のバイアを充填するように、前記中間レベル誘電体
層、前記相互接続層の前記露出した部分及び前記誘電体
層の前記露出した部分上に第２の金属層を堆積するステ
ップと、（ｉ）前記第２の金属層をエッチングするステ
ップとを備えていることを特徴とする金属−金属アンチ
・ヒューズ構造を形成する方法。(10) In a method of forming a metal-metal anti-fuse structure on a semiconductor device having a metal interconnect layer on the surface of the semiconductor device, (a) a first metal layer on the metal interconnect layer. Depositing the first metal layer, the first metal layer comprising a metal that does not react with amorphous silicon or aluminum-silicon-copper, and (b)
Depositing a dielectric layer on the first metal layer, the dielectric layer comprising amorphous silicon; and (c) depositing an oxide layer on the dielectric layer. (D) etching the oxide layer, the dielectric layer and the first metal layer to form an anti-fuse stack, and (e) intermediate on the anti-fuse stack and the semiconductor device. Depositing a level dielectric layer, and (f) etching a first via in the intermediate level dielectric layer to form the anti-
Exposing a portion of the fuse stack; (g) etching a second via in the intermediate level dielectric layer to expose a portion of the interconnect layer; and (h) the second metal. A second metal layer is formed on the intermediate level dielectric layer, the exposed portion of the interconnect layer and the exposed portion of the dielectric layer so that a layer fills the first and second vias. A method of forming a metal-metal anti-fuse structure, comprising the steps of depositing and (i) etching the second metal layer.
【００３１】（１１）前記第１及び第２の金属層はチタ
ン−タングステンを含むことを特徴とする第１０項記載
のアンチ・ヒューズ構造を形成する方法。(11) A method of forming an anti-fuse structure according to claim 10, wherein the first and second metal layers include titanium-tungsten.
【００３２】（１２）前記第１の金属層はアモルファス
・シリコンとアルミニウム−シリコン−銅との間の障壁
として作用し得る金属を含むことを特徴とする第１０項
記載の金属−金属アンチ・ヒューズ構造を形成する方
法。(12) The metal-metal anti-fuse according to claim 10, wherein the first metal layer contains a metal capable of acting as a barrier between amorphous silicon and aluminum-silicon-copper. Method of forming a structure.
【００３３】（１３）（ａ）前記第１の金属層は３００
０Å程度のの厚さを有し；（ｂ）前記誘電体層は１５０
０Å程度の厚さを有し；かつ（ｃ）前記酸化物層は５０
０Å程度の厚さを有することを特徴とする第１０項記載
の金属−金属アンチ・ヒューズ構造を形成する方法。(13) (a) The first metal layer is 300
(B) the dielectric layer has a thickness of about 0Å;
Has a thickness of about 0Å; and (c) the oxide layer is 50
The method for forming a metal-metal anti-fuse structure according to claim 10, having a thickness of about 0Å.
【００３４】（１４）半導体デバイスの表面に金属相互
接続層を有する前記半導体デバイス上に金属−金属アン
チ・ヒューズ構造を形成する方法において、（ａ）前記
半導体デバイス上に第１の導電材料層を堆積するステッ
プであって、前記第１の導電材料層がアモルファス・シ
リコン又はアルミニウム−シリコン−銅を反応しない金
属を含むステップと、（ｂ）前記第１の導電材料層をエ
ッチングして前記アンチ・ヒューズの底プレートを形成
するステップと、（ｃ）前記第１の導電材料層及び前記
半導体デバイス上に誘電体層を堆積するステップであっ
て、前記誘電体層がアモルファス・シリコンを含むステ
ップと（ｄ）前記誘電体層上に中間レベル酸化物層を堆
積するステップと、（ｅ）前記中間レベル誘電体層に第
１のバイアをエッチングして前記第１の導電材料層上に
前記誘電体層の一部分を露出させるステップと、（ｆ）
前記中間レベル誘電体層に第２のバイアをエッチングし
て前記金属相互接続層の一部分を露出させるステップで
あって、前記第２のバイアが前記中間レベル誘電体層及
び前記誘電体層を介して伸延しているステップと、
（ｇ）前記中間レベル誘電体層、前記金属相互接続層の
前記露出した部分及び前記誘電体層の前記露出した部分
上に第２の導電材料層を前記第２の導電材料層が前記第
１及び第２のバイアを充填するように堆積するステップ
と、（ｈ）前記第２の導電材料層をエッチングするステ
ップとを備えていることを特徴とする金属−金属アンチ
・ヒューズ構造を形成する方法。(14) In a method of forming a metal-metal anti-fuse structure on a semiconductor device having a metal interconnect layer on the surface of the semiconductor device, (a) forming a first conductive material layer on the semiconductor device. Depositing, wherein the first conductive material layer comprises a metal that does not react with amorphous silicon or aluminum-silicon-copper; and (b) etching the first conductive material layer with the anti-metal layer. Forming a bottom plate of the fuse; and (c) depositing a dielectric layer on the first conductive material layer and the semiconductor device, the dielectric layer comprising amorphous silicon. d) depositing an intermediate level oxide layer on the dielectric layer, and (e) etching a first via into the intermediate level dielectric layer. Exposing a portion of the dielectric layer to the first conductive material layer and ring, (f)
Etching a second via in the intermediate level dielectric layer to expose a portion of the metal interconnect layer, the second via extending through the intermediate level dielectric layer and the dielectric layer. The distracting steps,
(G) a second conductive material layer on the exposed portion of the intermediate level dielectric layer, the metal interconnect layer and the exposed portion of the dielectric layer, and the second conductive material layer is the first conductive layer. And a step of depositing to fill the second via, and (h) etching the second layer of conductive material, a method of forming a metal-metal anti-fuse structure. .
【００３５】（１５）（ａ）前記第１の導電材料層がチ
タン−タングステンを含み；（ｂ）前記第２の導電材料
層がチタン−タングステンを含み；かつ（ｃ）前記誘電
体層はアモルファス・シリコンを含むことを特徴とする
第１３項記載の金属−金属アンチ・ヒューズ構造を形成
する方法。(15) (a) the first conductive material layer contains titanium-tungsten; (b) the second conductive material layer contains titanium-tungsten; and (c) the dielectric layer is amorphous. A method of forming a metal-metal anti-fuse structure according to claim 13, comprising silicon.
【００３６】（１６）半導体デバイス上に配置された金
属−金属アンチ・ヒューズ構造において、 （ａ）（ｉ）前記半導体デバイスに隣接した導電材料を
含む底プレート、及び（ｉｉ）前記底プレート上に配置
されたアンチ・ヒューズ誘電体を含み、前記半導体デバ
イス上に配置されたアンチ・ヒューズ・スタックと、 （ｂ）前記半導体デバイス及び前記アンチ・ヒューズ・
スタック上に配置された中間レベル誘電体層と、 （ｃ）前記中間レべル誘電体層を介して前記アンチ・ヒ
ューズ誘電体へ伸延している少なくとも一つのバイア
と、 （ｄ）導電材料を含み、前記少なくとも一つのバイアに
おける前記アンチ・ヒューズ誘電体に隣接して配置され
た頂部プレートとを備え、前記金属−金属アンチ・ヒュ
ーズ構造の電気的な寸法を前記頂部プレートにより決定
することを特徴とする金属−金属アンチ・ヒューズ構
造。(16) In a metal-metal anti-fuse structure disposed on a semiconductor device, (a) (i) a bottom plate containing a conductive material adjacent to the semiconductor device, and (ii) on the bottom plate. An anti-fuse stack disposed on the semiconductor device, the anti-fuse stack including an disposed anti-fuse dielectric; and (b) the semiconductor device and the anti-fuse.
An intermediate level dielectric layer disposed on the stack, (c) at least one via extending through the intermediate level dielectric layer to the anti-fuse dielectric, and (d) a conductive material. A top plate disposed adjacent to the anti-fuse dielectric in the at least one via, the electrical dimension of the metal-metal anti-fuse structure being determined by the top plate. And a metal-metal anti-fuse structure.
【００３７】（１７）前記底プレート及び頂部プレート
はＴｉＷを含むことを特徴とする第１５項記載の金属−
金属アンチ・ヒューズ構造。(17) The metal according to claim 15, wherein the bottom plate and the top plate contain TiW.
Metal anti-fuse structure.
【００３８】（１８）前記底プレート及び頂部プレート
はＴｉＮを含むことを特徴とする第１５項記載の金属−
金属アンチ・ヒューズ構造。(18) The metal according to claim 15, wherein the bottom plate and the top plate contain TiN.
Metal anti-fuse structure.
【００３９】（１９）前記アンチ・ヒューズ誘電体は前
記底プレートの縁上に伸延していることを特徴とする第
１５項記載の金属−金属アンチ・ヒューズ構造。(19) A metal-metal anti-fuse structure as set forth in claim 15, wherein the anti-fuse dielectric extends over the edge of the bottom plate.
【００４０】（２０）前記アンチ・ヒューズ誘電体はア
モルファス・シリコンを含むことを特徴とする第１５項
記載の金属−金属アンチ・ヒューズ構造。(20) The metal-metal anti-fuse structure according to claim 15, wherein the anti-fuse dielectric contains amorphous silicon.
【００４１】（２１）金属相互接続層（１２）を介して
処理される半導体デバイス上に金属−金属アンチ・ヒュ
ーズを形成する方法。第１の金属層（１６）及びアンチ
・ヒューズ誘電体層（２０）を含むアンチ・ヒューズ・
スタック（３２）を形成する。中間レベル誘電体層（３
６）を介してアンチ・ヒューズ・スタック（３２）まで
アンチ・ヒューズ・バイア（４４）をエッチングする。
中間レベル誘電体層（３６）を介して前記半導体デバイ
スまで第２のバイア（４０）をエッチングすることもで
きる。最後に、アンチ・ヒューズ・バイア（４４）を充
填するように第２の金属層（４８）を堆積し、かつエッ
チングして所望の相互接続を形成する。(21) A method of forming a metal-metal antifuse on a semiconductor device processed through a metal interconnect layer (12). An anti-fuse including a first metal layer (16) and an anti-fuse dielectric layer (20).
Form a stack (32). Intermediate level dielectric layer (3
Etch the anti-fuse via (44) through 6) to the anti-fuse stack (32).
A second via (40) may also be etched through the intermediate level dielectric layer (36) to the semiconductor device. Finally, a second metal layer (48) is deposited to fill the anti-fuse via (44) and etched to form the desired interconnect.
【００４２】関連出願のクロス・レファレンス ここでは、下記の米国特許同時係属出願を引用により関
連させる。 出願番号 出願日 １９９３年６月１７日 ＴＩ事件番号 ＴＩ１７４７２ CROSS REFERENCE TO RELATED APPLICATIONS The following US copending applications are hereby incorporated by reference. Application number Application date June 17, 1993 TI case number TI17472
【図１】本発明の第１の好ましい実施例による金属−金
属アンチ・ヒューズ構造の横断面図。FIG. 1 is a cross-sectional view of a metal-metal anti-fuse structure according to a first preferred embodiment of the present invention.
【図２】ａ〜ｅは図１の構造における種々の作成段階の
横断面図。2a-2e are cross-sectional views of various stages of fabrication of the structure of FIG.
【図３】本発明の第２の好ましい実施例による金属−金
属アンチ・ヒューズ構造の横断面図。FIG. 3 is a cross-sectional view of a metal-metal anti-fuse structure according to the second preferred embodiment of the present invention.
１０ デバイス １２ 金属相互接続層 １６ 導電層 ２０、２０ａ 誘電体層 ２４ 酸化物層 ３２ アンチ・ヒューズ・スタック ３６ 中間レベル酸化物層 ４０ バイア ４４ アンチ・ヒューズ・バイア ４８ 相互接続層 ５２ アンチ・ヒューズ 10 Device 12 Metal Interconnect Layer 16 Conductive Layer 20, 20a Dielectric Layer 24 Oxide Layer 32 Anti-Fuse Stack 36 Mid-Level Oxide Layer 40 Via 44 Anti-Fuse Via 48 Interconnect Layer 52 Anti-Fuse
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成６年１１月２８日[Submission date] November 28, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【書類名】 明細書[Document name] Statement
【発明の名称】 アモルファス・シリコンに基づくアン
チ・ヒューズ構造を形成する方法及び該方法によるアン
チ・ヒューズ構造Title: Method for forming an anti-fuse structure based on amorphous silicon and anti-fuse structure according to the method
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、概してアンチ・ヒュー
ズ構造を形成する方法及び該方法によるアンチ・ヒュー
ズ構造に関し、特に金属−金属アンチ・ヒューズ構造を
形成する方法及び該方法によるアンチ・ヒューズ構造に
関する。FIELD OF THE INVENTION The present invention relates generally to a method of forming an anti-fuse structure and an anti-fuse structure according to the method, and more particularly to a method of forming a metal-metal anti-fuse structure and an anti-fuse structure according to the method. Regarding
【０００２】[0002]
【従来の技術】通常、アンチ・ヒューズはＰＮ接合ダイ
オード及び阻止要素と電気的に直列接続されたアンチ・
ヒューズ素子のようなデカップリング素子を備えてい
る。アンチ・ヒューズは、最初は非導通状態で存在す
る。メモリ・セルをプログラムするため、メモリ・セル
に選択的に電圧を印加してアンチ・ヒューズ（オフ状
態）を活性にし、その後はアンチ・ヒューズが高い導通
状態（オン状態）で存在するようにさせる。2. Description of the Related Art Antifuses are usually antifuses that are electrically connected in series with a PN junction diode and a blocking element.
It has a decoupling element such as a fuse element. The anti-fuse initially exists in a non-conducting state. To program a memory cell, a voltage is selectively applied to the memory cell to activate the anti-fuse (off state), after which the anti-fuse is left in a highly conductive state (on state). .
【０００３】[0003]
【発明が解決しようとする課題】従来技術の一構造は一
つのアンチ・ヒューズ要素を有する一つのメモリ・セル
であり、このアンチ・ヒューズ要素はバイア型式の構造
によるチタン−タングステン（ＴｉＷ）電極間に配置さ
れたアモルファス・シリコンを備えている。この構造を
構築するために、底部にＴｉＷを堆積させて、酸化物誘
電体の下に埋め込む。次に、酸化物ストッパを介して底
部のＴｉＷ層上にバイア開口をエッチングして、アモル
ファス・シリコンをバイア開口に堆積し、最上部にＴｉ
Ｗ電極層を堆積し、かつエッチングする。この方法には
異なる２つの困難がある。その第１は、アンチ・ヒュー
ズの破壊電圧がアンチ・ヒューズ開口の寸法及び深さの
両方に非常に影響され易いことである。この破壊電圧は
バイア孔の底部にあるアモルファス・シリコンの厚さに
依存しており、かつこの厚さがアンチ・ヒューズ開口の
寸法及びバイア孔の深さにより変化する。その第２の問
題は、アンチ・ヒューズ構造のバイアが小さな寸法に対
しては寸法を設定するのが極めて困難である。技術的に
はより小さな設計基準に対して寸法を設定するので、ア
ンチ・ヒューズ開口を小さくする必要があり、従ってア
スペクト比も増加する。アモルファス・シリコンはＰＥ
ＣＶＤ（プラズマ・エンハンスド化学気相成長）プロセ
スのものである。深い開口の底へＰＥＣＶＤフィルムを
設けることは、ステップ・カバレージ問題のために、ま
すます困難となる。以下の開示は、これらの問題点のい
ずれをも解決するものである。One prior art structure is one memory cell having one anti-fuse element, which has a titanium-tungsten (TiW) electrode between via-type structures. Amorphous silicon located at. To build this structure, TiW is deposited on the bottom and buried under the oxide dielectric. Amorphous silicon is then deposited in the via opening by etching the via opening on the bottom TiW layer through the oxide stopper, and the Ti opening on top.
The W electrode layer is deposited and etched. There are two different difficulties with this method. First, the breakdown voltage of the anti-fuse is very sensitive to both the size and depth of the anti-fuse opening. This breakdown voltage depends on the thickness of the amorphous silicon at the bottom of the via hole, and this thickness varies with the size of the anti-fuse opening and the depth of the via hole. The second problem is that the vias of the anti-fuse structure are extremely difficult to size for small dimensions. As technology is sized to smaller design criteria, the anti-fuse opening needs to be small, thus increasing the aspect ratio. Amorphous silicon is PE
It is a CVD (Plasma Enhanced Chemical Vapor Deposition) process. Providing PECVD film on the bottom of deep openings is becoming increasingly difficult due to step coverage issues. The following disclosure addresses both of these issues.
【０００４】[0004]
【課題を解決するための手段】概要的に、また本発明の
１形式では、半導体デバイスの表面の金属相互接続層を
有する前記半導体デバイス上に、アンチ・ヒューズ構造
を形成する方法を開示する。第１の導電層を半導体デバ
イス上に堆積する。一実施例では、次に前記第１の導電
層をエッチングしてアンチ・ヒューズの底プレートを形
成する。前記第１の導電層上に誘電体層を堆積する。前
記誘電体層はアモルファス・シリコン又はケイ素リッチ
の窒化物を含むものでもよい。次に、第１の導電層が予
めエッチングされていなかった場合は、前記誘電体層及
び前記第１の導電層をエッチングしてアンチ・ヒューズ
・スタックを形成する。次に、中間レベル誘電体層を堆
積する。前記中間レベル誘電体層にアンチ・ヒューズ・
バイアをエッチングして前記誘電体層の一部分を露出さ
せる。次に、前記中間レベル誘電体層にバイアをエッチ
ングして前記金属相互接続層の部分を露出させることが
できる。次に、前記中間レベル誘電体層、前記第１の導
電層の露出した部分及び前記誘電体層の前記露出した部
分上に、第２の導電層を堆積して、前記第２の導電層が
前記バイアを充填するようにする。次いで、前記第２の
導電層をエッチングして、所望の相互接続を形成させ
る。SUMMARY OF THE INVENTION In summary and in one form of the invention, a method of forming an anti-fuse structure on a semiconductor device having a metal interconnect layer on the surface thereof is disclosed. A first conductive layer is deposited on the semiconductor device. In one embodiment, the first conductive layer is then etched to form an anti-fuse bottom plate. A dielectric layer is deposited on the first conductive layer. The dielectric layer may include amorphous silicon or silicon-rich nitride. The dielectric layer and the first conductive layer are then etched to form an anti-fuse stack if the first conductive layer was not previously etched. Next, an intermediate level dielectric layer is deposited. Antifuse on the intermediate level dielectric layer
The via is etched to expose a portion of the dielectric layer. Next, vias can be etched in the intermediate level dielectric layer to expose portions of the metal interconnect layer. Next, depositing a second conductive layer on the intermediate level dielectric layer, the exposed portion of the first conductive layer and the exposed portion of the dielectric layer to form the second conductive layer. Try to fill the vias. The second conductive layer is then etched to form the desired interconnect.
【０００５】本発明の目的は、アモルファス・シリコン
のＰＥＣＶＤ堆積に関連したステップ・カバレージ問題
を避けるアンチ・ヒューズ構造を提供することである。It is an object of the present invention to provide an anti-fuse structure that avoids the step coverage problems associated with PECVD deposition of amorphous silicon.
【０００６】本発明の他の目的は、アンチ・ヒューズ・
バイアの開口及び深さに、そてほど影響されないアンチ
・ヒューズ構造を提供することである。Another object of the present invention is to provide an anti-fuse fuse.
It is to provide an anti-fuse structure that is less sensitive to via openings and depths.
【０００７】本発明の更に他の目的は、より小さな寸法
に対してより容易に寸法設定が可能なアンチ・ヒューズ
構造を提供することである。Yet another object of the present invention is to provide an anti-fuse structure that can be more easily dimensioned for smaller dimensions.
【０００８】これらの目的及び他の目的は図面に関連さ
せて本明細書を参照することにより当該技術分野に通常
に習熟する者に明かとなるであろう。These and other objects will be apparent to those of ordinary skill in the art having reference to the specification in conjunction with the drawings.
【０００９】異なる図面において対応する番号及びシン
ボルは特に指示しない限り対応する部分を指す。Corresponding numerals and symbols in the different figures refer to corresponding parts unless otherwise indicated.
【００１０】[0010]
【実施例】本発明の好ましい実施例をＣＭＯＳプロセス
に関連させて説明しよう。ＢｉＣＭＯＳプロセスのよう
なその目的を達成可能な他のプロセスに、本発明を用い
てもよいことは、当該技術分野に習熟する者に明かであ
ろう。本発明の好ましい実施例を、トランジスタ等の形
成後及び第２の金属相互接続レベルの形成後に、半導体
デバイス上に形成されるものとして、説明する。その代
わりに、本発明が第１の金属相互接続レベルのように、
導電層又は相互接続層の後に形成されてもよいことは、
当該技術分野に習熟する者に明かであろう。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described in connection with a CMOS process. It will be apparent to those skilled in the art that the present invention may be used in other processes that can achieve its purpose, such as the BiCMOS process. The preferred embodiment of the present invention is described as being formed on a semiconductor device after formation of transistors and the like and after formation of a second metal interconnect level. Instead, the present invention, like the first metal interconnect level,
What may be formed after the conductive layer or the interconnect layer is that
It will be apparent to those skilled in the art.
【００１１】図１に、本発明の第１の好ましい実施例に
よる金属−金属アンチ・ヒューズ構造を示す。デバイス
１０上にアンチ・ヒューズ５２を配置する。デバイス１
０は、例えば、ＭＥＴＡＬ２の堆積（ここでは金属相互
接続層１２として示す。）を介して処理されるＣＭＯＳ
デバイスであってもよく、また、例えばトランジスタ及
び他の素子を含むものでもよい。中間レベル酸化物層３
６は、相互接続が望ましくない金属相互接続層１２の複
数部分を絶縁する。アンチ・ヒューズ５２は導電層１
６、誘電体層２０及び相互接続層４８を含む。導電層１
６は、例えばチタン−タングステン（ＴｉＷ）、窒化チ
タン（ＴｉＮ）、又はチタン（Ｔｉ）を含むものでもよ
い。導電層１６はアンチ・ヒューズ５２の底プレートと
して機能する。誘電体層２０はアンチ・ヒューズ誘電体
として機能し、例えばアモルファス・シリコンを含むも
のでもよい。相互接続層４８はアンチ・ヒューズ・バイ
ア４４を介してアンチ・ヒューズ・スタック３２に接触
する。更に、相互接続層４８は、アンチ・ヒューズ５２
の頂部プレートも形成している。アンチ・ヒューズの電
気的な寸法はアンチ・ヒューズ構造の幾何学的な最小形
状により決定される。この場合に、電気的な寸法はアン
チ・ヒューズ・バイア４４の直径により決定される。電
気的な寸法が大きいと静電容量がそれだけ増大するの
で、電気的に小さな寸法が望ましい。その静電容量はア
ンチ・ヒューズの充電時間を決定する。その静電容量が
増加するに従って充電時間も増加する。FIG. 1 shows a metal-metal anti-fuse structure according to a first preferred embodiment of the present invention. An anti-fuse 52 is placed on the device 10. Device 1
0 is a CMOS processed, for example, via deposition of METAL2 (shown here as metal interconnect layer 12).
It may be a device and may include, for example, transistors and other elements. Intermediate level oxide layer 3
6 insulates portions of the metal interconnect layer 12 where interconnection is undesirable. Anti-fuse 52 is conductive layer 1
6, including dielectric layer 20 and interconnect layer 48. Conductive layer 1
6 may include, for example, titanium-tungsten (TiW), titanium nitride (TiN), or titanium (Ti). The conductive layer 16 functions as the bottom plate of the anti-fuse 52. Dielectric layer 20 functions as an anti-fuse dielectric and may include, for example, amorphous silicon. Interconnect layer 48 contacts anti-fuse stack 32 via anti-fuse via 44. In addition, interconnect layer 48 includes anti-fuse 52.
Also forms the top plate of the. The electrical dimensions of the anti-fuse are determined by the geometric minimum shape of the anti-fuse structure. In this case, the electrical dimensions are determined by the diameter of anti-fuse via 44. Electrically small dimensions are desirable because large electrical dimensions increase capacitance. The capacitance determines the charging time of the anti-fuse. The charging time also increases as the capacitance increases.
【００１２】図２ａを参照すると、金属相互接続層１２
上に導電層１６を約３０００Åの厚さまで堆積すること
により、本発明の第１の好ましい実施例の形成が開始さ
れ、更に導電層１６がデバイス１０を覆う。以上で述べ
たように、金属相互接続層１２は半導体プロセスにおい
て通常ＭＥＴＡＬ２と呼ばれている第２の相互接続レベ
ルであり、またデバイス１０は複数のトランジスタ（図
示なし）、及び典型的なＣＭＯＳデバイスで見られる他
の複数の素子（図示なし）を含む。導電層１６は、好ま
しくは、チタン−タングステン（ＴｉＷ）を含む。しか
しながら、導電層１６は、窒化チタン（ＴｉＮ）のよう
に、アモルファス・シリコン又はアルミニウム−シリコ
ン−銅（ＡＩＳｉＣｕ）と反応しない金属を含むもので
もよい。導電層１６はアンチ・ヒューズの底プレートを
形成することになる。導電層１６及び金属相互接続層１
２はいずれもＴｉＷを含むものであり、かつ障壁層を形
成するように組合わせられてもよい。Referring to FIG. 2a, the metal interconnect layer 12
The formation of the first preferred embodiment of the present invention is initiated by depositing a conductive layer 16 thereon to a thickness of about 3000Å, which further covers the device 10. As mentioned above, the metal interconnect layer 12 is the second interconnect level commonly referred to as METAL2 in semiconductor processing, and the device 10 is a plurality of transistors (not shown), and a typical CMOS device. Including other elements (not shown) found in. Conductive layer 16 preferably comprises titanium-tungsten (TiW). However, the conductive layer 16 may include a metal that does not react with amorphous silicon or aluminum-silicon-copper (AISiCu), such as titanium nitride (TiN). The conductive layer 16 will form the bottom plate of the anti-fuse. Conductive layer 16 and metal interconnect layer 1
Both 2 contain TiW and may be combined to form a barrier layer.
【００１３】次に、例えばプラズマ・エンハンスド化学
気相成長（ＰＥＣＶＤ）により、誘電体層２０を１５０
０Åの厚さまで堆積する。本発明の好ましい実施例で
は、誘電体層２０はアモルファス・シリコンを含むもの
である。しかしながら、代わりに、ケイ素リッチの窒化
物又は誘電体材料の組合わせ層のように、他の誘電体を
用いてもよいことは、当該技術分野に習熟する者に明か
であろう。これに任意選択的な酸化物層２４の堆積を続
けることができる。酸化物層２４は、更にＰＥＣＶＤに
より堆積されてもよく、かつ５００Å程度の厚さを有す
るものでもよい。図２ｂを参照すると、フォトレジスト
・マスク（図示なし）を用いて導電層１６、誘電体層２
０及び酸化物層２４をパターン化し、かつ通常の技術に
よりエッチングしてアンチ・ヒューズ・スタック３２を
形成させる。任意選択的な酸化物層２４は、使用すれ
ば、誘電体層２０のアモルファス・シリコンが接触しな
いように防止する。その代りとして、導電層１６はエッ
チングされなくともよく、その場合には金属相互接続層
１２の一部となる。この点で、金属相互接続層１２は、
デバイス１０に望ましい相互接続を形成するようにパタ
ーン化され、かつエッチングされてもよい（図示なし）
ことに注意すべきである。Next, the dielectric layer 20 is deposited to 150 by plasma enhanced chemical vapor deposition (PECVD), for example.
Deposit to a thickness of 0Å. In the preferred embodiment of the present invention, dielectric layer 20 comprises amorphous silicon. However, it will be apparent to those skilled in the art that other dielectrics may alternatively be used, such as a combination layer of silicon-rich nitride or dielectric material. This may be followed by the optional oxide layer 24 deposition. The oxide layer 24 may be further deposited by PECVD and may have a thickness on the order of 500Å. Referring to FIG. 2b, using a photoresist mask (not shown), conductive layer 16, dielectric layer 2
The 0 and oxide layers 24 are patterned and etched by conventional techniques to form anti-fuse stack 32. The optional oxide layer 24, if used, prevents the amorphous silicon of the dielectric layer 20 from contacting. Alternatively, conductive layer 16 may not be etched and would then be part of metal interconnect layer 12. In this regard, the metal interconnect layer 12 is
It may be patterned and etched to form the desired interconnects in device 10 (not shown).
It should be noted that.
【００１４】図２ｃを参照すると、通常の技術により、
中間レベル酸化物（ＩＬＯ）３６が堆積され、かつ平坦
化されている。ＩＬＯ３６の厚さは１０，０００Å程度
となる。この点で、酸化物層２４はＩＬＯ３６の一部と
なることを注意すべきである。次に、ＩＬＯ３６をパタ
ーン化し、かつ選択的にエッチングしてアンチ・ヒュー
ズ・バイア４４を形成させる。アンチ・ヒューズ・バイ
ア４４はＩＬＯ３６を介して誘電体層２０に伸延するこ
とになる。誘電体層２０の一部が除去されるのを防止す
るために、用いるエッチングは慎重に制御しなければな
らないことに注意すべきである。アンチ・ヒューズ・バ
イア４４の前（及び下）に、誘電体層２０を堆積するの
で、誘電体層２０はあるバイアにアモルファス・シリコ
ンを堆積することに関連したステップ・カバレージ問題
を防止している。従って、技術が進歩してより小さな寸
法構成を可能とするに従って、バイアの寸法も容易に定
めることができる。次に、図２ｄに示すように、バイア
４０はＩＬＯ３６を介して金属相互接続層１２までエッ
チングされる。誘電体層２０を損傷させるのを防止する
ために、別個のエッチングを用いてアンチ・ヒューズ・
バイア４４及びバイア４０を形成させる。そうしなけれ
ば、ＩＬＯ３６における深さのばらつきはオバーエッチ
ングや、誘電体層２０のある部分を除去してしまう結果
となる。Referring to FIG. 2c, according to conventional techniques,
Intermediate level oxide (ILO) 36 has been deposited and planarized. The thickness of the ILO 36 is about 10,000Å. At this point, it should be noted that the oxide layer 24 becomes part of the ILO 36. The ILO 36 is then patterned and selectively etched to form anti-fuse vias 44. The anti-fuse via 44 will extend through the ILO 36 to the dielectric layer 20. It should be noted that the etching used must be carefully controlled to prevent a portion of the dielectric layer 20 from being removed. Since the dielectric layer 20 is deposited before (and below) the anti-fuse via 44, the dielectric layer 20 prevents the step coverage problem associated with depositing amorphous silicon in some vias. . Thus, vias can be easily sized as technology advances to enable smaller sizing. The vias 40 are then etched through the ILO 36 to the metal interconnect layer 12, as shown in FIG. 2d. A separate etch is used to prevent damage to the dielectric layer 20 and the anti-fuse
Via 44 and via 40 are formed. Otherwise, depth variations in the ILO 36 would result in overetching and removal of some of the dielectric layer 20.
【００１５】次に、図２ｅに示すように、この構造上に
相互接続層４８を堆積させる。相互接続層４８は誘電体
層２０と接触させるようにバイア４０を介し、かつアン
チ・ヒューズ・バイア４４を介して誘電体層２０へ伸延
している。最後に図１に示すように、相互接続層４８を
パターン化して、エッチングする。An interconnect layer 48 is then deposited over this structure, as shown in FIG. 2e. Interconnect layer 48 extends to dielectric layer 20 through via 40 and in contact with dielectric layer 20 and through anti-fuse via 44. Finally, as shown in FIG. 1, the interconnect layer 48 is patterned and etched.
【００１６】図３に、本発明の第２の好ましい実施例に
よる金属−金属アンチ・ヒューズ構造を示す。図３は、
誘電体層２０ａが導電層１６の縁を越えて伸延している
ことを除き、図１と同一である。この実施例の利点は、
誘電体層２０ａを堆積する前に、導電層１６をエッチン
グするために、アンチ・ヒューズにおいて誘電体層２０
ａの表面にレジストを塗布しないことである。FIG. 3 shows a metal-metal anti-fuse structure according to a second preferred embodiment of the present invention. Figure 3
It is the same as FIG. 1 except that the dielectric layer 20a extends beyond the edges of the conductive layer 16. The advantage of this embodiment is that
Prior to depositing dielectric layer 20a, dielectric layer 20 in the anti-fuse is used to etch conductive layer 16.
That is, no resist is applied to the surface of a.
【００１７】図３に実施例を作成にするために、導電層
１６を堆積し、パターン化し、かつエッチングする。次
に、誘電体層２０を堆積し、続いてＩＬＯ３６を堆積す
る。更に、ＩＬＯ３６を介してアンチ・ヒューズ・バイ
ア４４をエッチングする。更に、ＩＬＯ３６及び誘電体
層２０ａを介してバイア４０をエッチングする。最後
に、相互接続層４８を堆積し、エッチングしてアンチ・
ヒューズ・バイア４４及びバイア４０を充填させて、所
望の相互接続を形成させる。Conductive layer 16 is deposited, patterned, and etched to make the embodiment in FIG. Next, the dielectric layer 20 is deposited, followed by the ILO 36. In addition, the anti-fuse via 44 is etched through the ILO 36. Further, the via 40 is etched through the ILO 36 and the dielectric layer 20a. Finally, interconnect layer 48 is deposited and etched to
Fuse via 44 and via 40 are filled to form the desired interconnect.
【００１８】以上、いくつかの好ましい実施例を詳細に
説明した。本発明の範囲は、説明したものと異なっても
請求の範囲に含まれる実施例も意図していることを理解
すべきである。The foregoing has described in detail some preferred embodiments. It is to be understood that the scope of the present invention is intended to be different than what has been described, but to be embraced within the scope of the claims.
【００１９】複数の実施例を参照して本発明を説明した
が、この説明は限定する意味で解釈されることを意図す
るものではない。種々の変形及び複数の実施例の組合わ
せと共に、本発明の他の複数の実施例は、前記説明を参
照することにより当該技術分野において習熟する者に明
かとなるであろう。従って、請求の範囲はこのような変
形又は実施例を含むことを意図するものである。Although the present invention has been described with reference to several embodiments, this description is not intended to be construed in a limiting sense. Other embodiments of the invention, as well as various variations and combinations of embodiments, will be apparent to those of skill in the art by reference to the above description. Therefore, the appended claims are intended to include such modifications or embodiments.
【００２０】以上の説明に関して更に以下の項を開示す
る。With respect to the above description, the following items will be further disclosed.
【００２１】（１） 半導体デバイスの表面に金属相互
接続層を有する前記半導体デバイス上にアンチ・ヒュー
ズ構造を形成する方法において、（ａ）前記金属相互接
続層上に第１の導電材料層を堆積するステップと、
（ｂ）前記第１の導電材料層上に誘電体層を堆積するス
テップと、（ｃ）前記誘電体層及び第１の導電材料層を
エッチングしてアンチ・ヒューズ・スタックを形成する
ステップと、（ｄ）前記アンチ・ヒューズ・スタック及
び前記半導体デバイス上に中間レベル誘電体層を堆積す
るステップと、（ｅ）前記中間レベル誘電体層にアンチ
・ヒューズ・バイアをエッチングして前記アンチ・ヒュ
ーズ・スタックの一部分を露出させるステップであっ
て、前記アンチ・ヒューズ・バイアが前記中間レベル誘
電体層を介して前記アンチ・ヒューズ・スタックまで伸
延しているステップと、（ｆ）前記第２の導電材料層が
前記アンチ・ヒューズ・バイアを充填するように、前記
中間レベル誘電体層及び前記誘電体層の前記露出した部
分上に第２の導電材料層を堆積するステップと、（ｇ）
前記第２の導電材料層をエッチングするステップとを備
えていることを特徴とするアンチ・ヒューズ構造を形成
する方法。(1) In a method of forming an anti-fuse structure on a semiconductor device having a metal interconnect layer on the surface of the semiconductor device, (a) depositing a first conductive material layer on the metal interconnect layer. Steps to
(B) depositing a dielectric layer on the first conductive material layer, and (c) etching the dielectric layer and the first conductive material layer to form an anti-fuse stack. (D) depositing an intermediate-level dielectric layer on the anti-fuse stack and the semiconductor device, and (e) etching the anti-fuse via on the intermediate-level dielectric layer to form the anti-fuse layer. Exposing a portion of the stack, the anti-fuse via extending through the intermediate level dielectric layer to the anti-fuse stack; and (f) the second conductive material. A second conductive material over the intermediate level dielectric layer and the exposed portion of the dielectric layer such that a layer fills the anti-fuse via. Depositing a layer, (g)
Etching the second conductive material layer, the method comprising: forming an anti-fuse structure;
【００２２】（２） 前記第１及び第２の導電材料層は
チタン−タングステンを含むことを特徴とする第１項記
載のアンチ・ヒューズ構造を形成する方法。(2) The method of forming an anti-fuse structure according to claim 1, wherein the first and second conductive material layers include titanium-tungsten.
【００２３】（３） 前記第１及び第２の導電材料層は
窒化チタンを含むことを特徴とする第１項記載のアンチ
・ヒューズ構造を形成する方法。(3) A method of forming an anti-fuse structure according to claim 1, wherein the first and second conductive material layers contain titanium nitride.
【００２４】（４） 前記第１の導電材料層はアモルフ
ァス・シリコンとアルミニウム−シリコン−銅との間の
障壁として作用し得る金属を含むことを特徴とする第１
項記載のアンチ・ヒューズ構造を形成する方法。(4) The first conductive material layer contains a metal capable of acting as a barrier between amorphous silicon and aluminum-silicon-copper.
A method of forming an anti-fuse structure according to paragraph.
【００２５】（５） 前記誘電体層はアモルファス・シ
リコンを含むことを特徴とする第１項記載のアンチ・ヒ
ューズ構造を形成する方法。(5) A method of forming an anti-fuse structure according to claim 1, wherein the dielectric layer contains amorphous silicon.
【００２６】（６） 前記誘電体層はケイ素リッチの窒
化物を含むことを特徴とする第１項記載のアンチ・ヒュ
ーズ構造を形成する方法。(6) The method of forming an anti-fuse structure according to claim 1, wherein the dielectric layer contains silicon-rich nitride.
【００２７】（７） 更に、前記中間レベル誘電体層を
エッチングして前記中間レベル誘電体層を介して前記金
属相互接続層へ伸延するバイアを形成させるステップを
含むことを特徴とする第１項記載のアンチ・ヒューズ構
造を形成する方法。(7) The method of claim 1 further including the step of etching the intermediate level dielectric layer to form vias extending through the intermediate level dielectric layer to the metal interconnect layer. A method of forming the described anti-fuse structure.
【００２８】（８） 更に、前記誘電体層をエッチング
する前に、前記誘電体層上に酸化物層を形成するステッ
プを含み、前記誘電体層をエッチングするステップは更
に前記酸化物層もエッチングすることを特徴とする第１
項記載のアンチ・ヒューズ構造を形成する方法。(8) Further, the method further includes the step of forming an oxide layer on the dielectric layer before etching the dielectric layer, and the step of etching the dielectric layer further etches the oxide layer. First characterized by
A method of forming an anti-fuse structure according to paragraph.
【００２９】（９） 更に、前記中間レベル誘電体層を
堆積するステップの前に、前記金属相互接続層をエッチ
ングするステップを備えていることを特徴とする第１項
記載のアンチ・ヒューズ構造を形成する方法。(9) The anti-fuse structure of claim 1 further comprising the step of etching the metal interconnect layer prior to the step of depositing the intermediate level dielectric layer. How to form.
【００３０】（１０） 半導体デバイスの表面に金属相
互接続層を有する前記半導体デバイス上に金属−金属ア
ンチ・ヒューズ構造を形成する方法において、（ａ）前
記金属相互接続層上に第１の金属層を堆積し、前記第１
の金属層がアモルファス・シリコン又はアルミニウム−
シリコン−銅と反応しない金属を含むステップと、
（ｂ）前記第１の金属層上に誘電体層を堆積するステッ
プであって、前記誘電体層がアモルファス・シリコンを
含むステップと、（ｃ）前記誘電体層上に酸化物層を堆
積するステップと、（ｄ）前記酸化物層、前記誘電体層
及び前記第１の金属層をエッチングしてアンチ・ヒュー
ズ・スタックを形成するステップと、（ｅ）前記アンチ
・ヒューズ・スタック及び前記半導体デバイス上に中間
レベル誘電体層を堆積するステップと、（ｆ）前記中間
レベル誘電体層に第１のバイアをエッチングして前記ア
ンチ・ヒューズ・スタックの一部分を露出させるステッ
プステップと、（ｇ）前記中間レベル誘電体層に第２の
バイアをエッチングして前記相互接続層の一部分を露出
させるステップと、（ｈ）前記第２の金属層が前記第１
及び第２のバイアを充填するように、前記中間レベル誘
電体層、前記相互接続層の前記露出した部分及び前記誘
電体層の前記露出した部分上に第２の金属層を堆積する
ステップと、（ｉ）前記第２の金属層をエッチングする
ステップとを備えていることを特徴とする金属−金属ア
ンチ・ヒューズ構造を形成する方法。(10) In a method of forming a metal-metal anti-fuse structure on a semiconductor device having a metal interconnect layer on the surface of the semiconductor device, (a) a first metal layer on the metal interconnect layer. Deposit the first
Of the metal layer of amorphous silicon or aluminum
Silicon-comprising a metal that does not react with copper;
(B) depositing a dielectric layer on the first metal layer, the dielectric layer comprising amorphous silicon; and (c) depositing an oxide layer on the dielectric layer. And (d) etching the oxide layer, the dielectric layer and the first metal layer to form an anti-fuse stack, and (e) the anti-fuse stack and the semiconductor device. Depositing an intermediate level dielectric layer thereon, (f) etching a first via in the intermediate level dielectric layer to expose a portion of the anti-fuse stack, (g) Etching a second via in the intermediate level dielectric layer to expose a portion of the interconnect layer, and (h) the second metal layer is the first metal layer.
And depositing a second metal layer on the intermediate level dielectric layer, the exposed portion of the interconnect layer and the exposed portion of the dielectric layer so as to fill the second via. (I) etching the second metal layer, and forming a metal-metal anti-fuse structure.
【００３１】（１１） 前記第１及び第２の金属層はチ
タン−タングステンを含むことを特徴とする第１０項記
載のアンチ・ヒューズ構造を形成する方法。(11) The method of forming an anti-fuse structure according to claim 10, wherein the first and second metal layers include titanium-tungsten.
【００３２】（１２） 前記第１の金属層はアモルファ
ス・シリコンとアルミニウム−シリコン−銅との間の障
壁として作用し得る金属を含むことを特徴とする第１０
項記載の金属−金属アンチ・ヒューズ構造を形成する方
法。(12) A tenth aspect characterized in that the first metal layer contains a metal capable of acting as a barrier between amorphous silicon and aluminum-silicon-copper.
A method of forming a metal-metal anti-fuse structure according to claim.
【００３３】（１３）（ａ）前記第１の金属層は３００
０Å程度のの厚さを有し；（ｂ）前記誘電体層は１５０
０Å程度の厚さを有し；かつ（ｃ）前記酸化物層は５０
０Å程度の厚さを有することを特徴とする第１０項記載
の金属−金属アンチ・ヒューズ構造を形成する方法。(13) (a) The first metal layer is 300
(B) the dielectric layer has a thickness of about 0Å;
Has a thickness of about 0Å; and (c) the oxide layer is 50
The method for forming a metal-metal anti-fuse structure according to claim 10, having a thickness of about 0Å.
【００３４】（１４） 半導体デバイスの表面に金属相
互接続層を有する前記半導体デバイス上に金属−金属ア
ンチ・ヒューズ構造を形成する方法において、（ａ）前
記半導体デバイス上に第１の導電材料層を堆積するステ
ップであって、前記第１の導電材料層がアモルファス・
シリコン又はアルミニウム−シリコン−銅を反応しない
金属を含むステップと、（ｂ）前記第１の導電材料層を
エッチングして前記アンチ・ヒューズの底プレートを形
成するステップと、（ｃ）前記第１の導電材料層及び前
記半導体デバイス上に誘電体層を堆積するステップであ
って、前記誘電体層がアモルファス・シリコンを含むス
テップと、（ｄ）前記誘電体層上に中間レベル酸化物層
を堆積するステップと、（ｅ）前記中間レベル誘電体層
に第１のバイアをエッチングして前記第１の導電材料層
上に前記誘電体層の一部分を露出させるステップと、
（ｆ）前記中間レベル誘電体層に第２のバイアをエッチ
ングして前記金属相互接続層の一部分を露出させるステ
ップであって、前記第２のバイアが前記中間レベル誘電
体層及び前記誘電体層を介して伸延しているステップ
と、（ｇ）前記中間レベル誘電体層、前記金属相互接続
層の前記露出した部分及び前記誘電体層の前記露出した
部分上に第２の導電材料層を前記第２の導電材料層が前
記第１及び第２のバイアを充填するように堆積するステ
ップと、（ｈ）前記第２の導電材料層をエッチングする
ステップとを備えていることを特徴とする金属−金属ア
ンチ・ヒューズ構造を形成する方法。(14) In a method of forming a metal-metal anti-fuse structure on a semiconductor device having a metal interconnect layer on the surface of the semiconductor device, (a) forming a first conductive material layer on the semiconductor device. Depositing, wherein the first conductive material layer is amorphous.
Including a metal that does not react with silicon or aluminum-silicon-copper; (b) etching the first conductive material layer to form a bottom plate of the anti-fuse; (c) the first Depositing a dielectric layer on the conductive material layer and the semiconductor device, the dielectric layer comprising amorphous silicon; and (d) depositing an intermediate level oxide layer on the dielectric layer. And (e) etching a first via in the intermediate level dielectric layer to expose a portion of the dielectric layer on the first conductive material layer.
(F) etching a second via in the intermediate level dielectric layer to expose a portion of the metal interconnect layer, the second via forming the intermediate level dielectric layer and the dielectric layer. (G) a second conductive material layer on the exposed portion of the intermediate level dielectric layer, the metal interconnect layer, and the exposed portion of the dielectric layer. A metal comprising a step of depositing a second conductive material layer to fill the first and second vias, and (h) a step of etching the second conductive material layer. -A method of forming a metal anti-fuse structure.
【００３５】（１５）（ａ）前記第１の導電材料層がチ
タン−タングステンを含み；（ｂ）前記第２の導電材料
層がチタン−タングステンを含み；かつ（ｃ）前記誘電
体層はアモルファス・シリコンを含むことを特徴とする
第１３項記載の金属−金属アンチ・ヒューズ構造を形成
する方法。(15) (a) the first conductive material layer contains titanium-tungsten; (b) the second conductive material layer contains titanium-tungsten; and (c) the dielectric layer is amorphous. A method of forming a metal-metal anti-fuse structure according to claim 13, comprising silicon.
【００３６】（１６） 半導体デバイス上に配置された
金属−金属アンチ・ヒューズ構造において （ａ）（ｉ）前記半導体デバイスに隣接した導電材料を
含む底プレート、及び（ｉｉ）前記底プレート上に配置
されたアンチ・ヒューズ誘電体を含み、前記半導体デバ
イス上に配置されたアンチ・ヒューズ・スタックと、 （ｂ）前記半導体デバイス及び前記アンチ・ヒューズ・
スタック上に配置された中間レベル誘電体層と、 （ｃ）前記中間レベル誘電体層を介して前記アンチ・ヒ
ューズ誘電体へ伸延している少なくとも一つのバイア
と、 （ｄ）導電材料を含み、前記少なくとも一つのバイアに
おける前記アンチ・ヒューズ誘電体に隣接して配置され
た頂部プレートとを備え、前記金属−金属アンチ・ヒュ
ーズ構造の電気的な寸法を前記頂部プレートにより決定
することを特徴とする金属−金属アンチ・ヒューズ構
造。(16) In a metal-metal anti-fuse structure arranged on a semiconductor device, (a) (i) a bottom plate containing a conductive material adjacent to the semiconductor device, and (ii) arranged on the bottom plate. An anti-fuse stack disposed over the semiconductor device, the anti-fuse stack including: (a) the semiconductor device and the anti-fuse stack;
An intermediate level dielectric layer disposed on the stack; (c) at least one via extending through the intermediate level dielectric layer to the anti-fuse dielectric; and (d) a conductive material. A top plate disposed adjacent to the anti-fuse dielectric in the at least one via, the top plate determining electrical dimensions of the metal-metal anti-fuse structure. Metal-metal anti-fuse structure.
【００３７】（１７） 前記底プレート及び頂部プレー
トはＴｉＷを含むことを特徴とする第１５項記載の金属
−金属アンチ・ヒューズ構造。(17) The metal-metal anti-fuse structure according to claim 15, wherein the bottom plate and the top plate contain TiW.
【００３８】（１８） 前記底プレート及ひ頂部プレー
トはＴｉＮを含むことを特徴とする第１５項記載の金属
−金属アンチ・ヒューズ構造。(18) The metal-metal anti-fuse structure according to claim 15, wherein the bottom plate and the top plate contain TiN.
【００３９】（１９） 前記アンチ・ヒューズ誘電体は
前記底プレートの縁上に伸延していることを特徴とする
第１５項記載の金属−金属アンチ・ヒューズ構造。(19) A metal-metal anti-fuse structure as set forth in claim 15, wherein the anti-fuse dielectric extends over the edge of the bottom plate.
【００４０】（２０） 前記アンチ・ヒューズ誘電体は
アモルファス・シリコンを含むことを特徴とする第１５
項記載の金属−金属アンチ・ヒューズ構造。(20) The fifteenth aspect, wherein the anti-fuse dielectric contains amorphous silicon.
The metal-metal anti-fuse structure according to the item.
【００４１】（２１） 金属相互接続層１２を介して処
理される半導体デバイス上に金属−金属アンチ・ヒュー
ズを形成する方法。第１の金属層１６及びアンチ・ヒュ
ーズ誘電体層２０を含むアンチ・ヒューズ・スタック３
２を形成する。中間レベル誘電体層３６を介してアンチ
・ヒューズ・スタック３２までアンチ・ヒューズ・バイ
ア４４をエッチングする。中間レベル誘電体層３６を介
して前記半導体デバイスまで第２のバイア４０をエッチ
ングすることもできる。最後に、アンチ・ヒューズ・バ
イア４４を充填するように第２の金属層４８を堆積し、
かつエッチングして所望の相互接続を形成する。(21) A method of forming a metal-metal antifuse on a semiconductor device processed through a metal interconnect layer 12. Anti-fuse stack 3 including first metal layer 16 and anti-fuse dielectric layer 20
Form 2. Etch anti-fuse vias 44 through mid-level dielectric layer 36 to anti-fuse stack 32. A second via 40 may also be etched through the intermediate level dielectric layer 36 to the semiconductor device. Finally, deposit a second metal layer 48 to fill the anti-fuse via 44,
And etch to form the desired interconnect.
【００４２】関連出願のクロス・レファレンス ここでは、下記の米国特許同時係属出願を引用により関
連させる。 出願番号 出願日 １９９３年６月１７日 ＴＩ事件番号 ＴＩ１７４７２ CROSS REFERENCE TO RELATED APPLICATIONS The following US copending applications are hereby incorporated by reference. Application number Application date June 17, 1993 TI case number TI17472
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の第１の好ましい実施例による金属−金
属アンチ・ヒューズ構造の横断面図。FIG. 1 is a cross-sectional view of a metal-metal anti-fuse structure according to a first preferred embodiment of the present invention.
【図２】ａ〜ｅは図１の構造における種々の作成段階の
横断面図。2a-2e are cross-sectional views of various stages of fabrication of the structure of FIG.
【図３】本発明の第２の好ましい実施例による金属−金
属アンチ・ヒューズ構造の横断面図。FIG. 3 is a cross-sectional view of a metal-metal anti-fuse structure according to the second preferred embodiment of the present invention.
【符号の説明】 １０ デバイス １２ 金属相互接続層 １６ 導電層 ２０、２０ａ誘電体層 ２４ 酸化物層 ３２ アンチ・ヒューズ・スタック ３６ 中間レベル酸化物層 ４０ バイア ４４ アンチ・ヒューズ・バイア ４８ 相互接続層 ５２ アンチ・ヒューズDESCRIPTION OF SYMBOLS 10 device 12 metal interconnect layer 16 conductive layer 20, 20a dielectric layer 24 oxide layer 32 anti-fuse stack 36 intermediate level oxide layer 40 via 44 anti-fuse via 48 interconnect layer 52 Anti fuse
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/822
Claims (2)
を有する前記半導体デバイス上にアンチ・ヒューズ構造
を形成する方法において、 （ａ）前記金属相互接続層上に第１の導電材料層を堆積
するステップと、 （ｂ）前記第１の導電材料層上に誘電体層を堆積するス
テップと、 （ｃ）前記誘電体層及び第１の導電材料層をエッチング
してアンチ・ヒューズ・スタックを形成するステップ
と、 （ｄ）前記アンチ・ヒューズ・スタック及び前記半導体
デバイス上に中間レベル誘電体層を堆積するステップ
と、 （ｅ）前記中間レベル誘電体層にアンチ・ヒューズ・バ
イアをエッチングして前記アンチ・ヒューズ・スタック
の一部分を露出させるステップであって、前記アンチ・
ヒューズ・バイアが前記中間レベル誘電体層を介して前
記アンチ・ヒューズ・スタックまで伸延しているステッ
プと、 （ｆ）前記第２の導電材料層が前記アンチ・ヒューズ・
バイアを充填するように、前記中間レベル誘電体層及び
前記誘電体層の前記露出した部分上に第２の導電材料層
を堆積するステップと、 （ｇ）前記第２の導電材料層をエッチングするステップ
とを備えていることを特徴とするアンチ・ヒューズ構造
を形成する方法。1. A method of forming an anti-fuse structure on a semiconductor device having a metal interconnect layer on the surface of a semiconductor device, comprising: (a) depositing a first conductive material layer on the metal interconnect layer. And (b) depositing a dielectric layer on the first conductive material layer, and (c) etching the dielectric layer and the first conductive material layer to form an anti-fuse stack. And (d) depositing an intermediate level dielectric layer on the anti-fuse stack and the semiconductor device, and (e) etching an anti-fuse via on the intermediate level dielectric layer to form the anti-fuse via. Exposing a portion of the fuse stack, said anti-
A fuse via extending through the intermediate level dielectric layer to the anti-fuse stack; and (f) the second conductive material layer being the anti-fuse layer.
Depositing a second conductive material layer on the intermediate level dielectric layer and the exposed portions of the dielectric layer so as to fill a via; and (g) etch the second conductive material layer. And a step of forming an anti-fuse structure.
属アンチ・ヒューズ構造において、 （ａ）（ｉ）前記半導体デバイスに隣接した導電材料を
含む底プレート、及び（ｉｉ）前記底プレート上に配置
されたアンチ・ヒューズ誘電体を含み、前記半導体デバ
イス上に配置されたアンチ・ヒューズ・スタックと、 （ｂ）前記半導体デバイス及び前記アンチ・ヒューズ・
スタック上に配置された中間レベル誘電体層と、 （ｃ）前記中間レベル誘電体層を介して前記アンチ・ヒ
ューズ誘電体へ伸延している少なくとも一つのバイア
と、 （ｄ）導電材料を含み、かつ前記少なくとも一つのバイ
アで前記アンチ・ヒューズ誘電体に隣接して配置された
頂部プレートとを備え、前記金属−金属アンチ・ヒュー
ズ構造の電気的な寸法を前記頂部プレートにより決定す
ることを特徴とする金属−金属アンチ・ヒューズ構造。2. A metal-metal anti-fuse structure disposed on a semiconductor device, comprising: (a) (i) a bottom plate comprising a conductive material adjacent to the semiconductor device, and (ii) disposed on the bottom plate. An anti-fuse stack disposed over the semiconductor device, the anti-fuse stack including: (a) the semiconductor device and the anti-fuse stack;
An intermediate level dielectric layer disposed on the stack; (c) at least one via extending through the intermediate level dielectric layer to the anti-fuse dielectric; and (d) a conductive material. And a top plate disposed adjacent the anti-fuse dielectric in the at least one via, the top-plate determining an electrical dimension of the metal-metal anti-fuse structure. Metal-metal anti-fuse structure.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9545693A | 1993-07-20 | 1993-07-20 | |
| US095456 | 1993-07-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183386A true JPH07183386A (en) | 1995-07-21 |
Family
ID=22252115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19890794A Pending JPH07183386A (en) | 1993-07-20 | 1994-07-20 | Formation of anti fuse structure based on amorphous silicon and anti fuse structure by the forming method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183386A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299340B1 (en) * | 1997-05-02 | 2001-09-06 | 포만 제프리 엘 | Antifuse structure and process |
| KR100643574B1 (en) * | 2000-09-01 | 2006-11-10 | 삼성전자주식회사 | Manufacturing method of semiconductor device related to plate node formation |
| CN105917461A (en) * | 2014-02-11 | 2016-08-31 | 英特尔公司 | Antifuse with backfilled terminals |
-
1994
- 1994-07-20 JP JP19890794A patent/JPH07183386A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299340B1 (en) * | 1997-05-02 | 2001-09-06 | 포만 제프리 엘 | Antifuse structure and process |
| KR100643574B1 (en) * | 2000-09-01 | 2006-11-10 | 삼성전자주식회사 | Manufacturing method of semiconductor device related to plate node formation |
| CN105917461A (en) * | 2014-02-11 | 2016-08-31 | 英特尔公司 | Antifuse with backfilled terminals |
| CN105917461B (en) * | 2014-02-11 | 2020-01-21 | 英特尔公司 | Antifuse with backfilled terminals |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5451810A (en) | Metal-to-metal antifuse structure | |
| US5563099A (en) | Metal junction method of manufacture for semiconductor devices | |
| US6344964B1 (en) | Capacitor having sidewall spacer protecting the dielectric layer | |
| US7301216B2 (en) | Fuse structure | |
| US20060197231A1 (en) | Backend metallization method and device obtained therefrom | |
| US20030197273A1 (en) | Integrated circuit contact | |
| US6077767A (en) | Modified implementation of air-gap low-K dielectric for unlanded via | |
| JP3469976B2 (en) | Method of forming multilayer wiring | |
| US6387754B2 (en) | Method of forming an on-chip decoupling capacitor with bottom hardmask | |
| US6221759B1 (en) | Method for forming aligned vias under trenches in a dual damascene process | |
| US6399495B1 (en) | Copper interconnections for metal-insulator-metal capacitor in mixed mode signal process | |
| JPH11330231A (en) | Metal coat structure | |
| US4786962A (en) | Process for fabricating multilevel metal integrated circuits and structures produced thereby | |
| US6387750B1 (en) | Method of forming MIM capacitor | |
| US6680542B1 (en) | Damascene structure having a metal-oxide-metal capacitor associated therewith | |
| US5854503A (en) | Maximization of low dielectric constant material between interconnect traces of a semiconductor circuit | |
| JP4425707B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6017824A (en) | Passivation etching procedure, using a polysilicon stop layer, for repairing embedded DRAM cells | |
| JPH07183386A (en) | Formation of anti fuse structure based on amorphous silicon and anti fuse structure by the forming method | |
| US6577007B1 (en) | Manufacturing process for borderless vias with respect to underlying metal | |
| US6200890B1 (en) | Method of fabricating copper damascene | |
| US5372971A (en) | Method for forming via hole in multiple metal layers of semiconductor device | |
| US20020086519A1 (en) | Stacked vias and method | |
| US6242340B1 (en) | Method for forming an interconnection in a semiconductor device | |
| US7507623B2 (en) | Fabricating method of semiconductor device |