JPH07176613A - Fabrication of semiconductor device - Google Patents
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線の層間絶縁膜の形成方法に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming an interlayer insulating film for multi-layer wiring.
【０００２】[0002]
【従来の技術】従来の半導体装置の多層配線層間絶縁膜
は、絶縁膜の積層構造を有している。その製造工程では
表面荒れを防ぐために絶縁膜表面をプラズマ処理し、さ
らに平坦性を得るために絶縁膜の一部をエッチバックし
ていた。2. Description of the Related Art A conventional multi-layer wiring interlayer insulating film of a semiconductor device has a laminated structure of insulating films. In the manufacturing process, the surface of the insulating film is plasma-treated in order to prevent surface roughness, and part of the insulating film is etched back in order to obtain flatness.
【０００３】図１６〜図２１は従来の半導体装置の製造
工程を順に示した半導体装置の断面図である。まず、図
１６に示すように、シリコン基板１の上に配線下絶縁膜
であるＢＰＳＧ膜を堆積して熱処理し、絶縁膜２を形成
し、絶縁膜２の上に銅、シリコンを含有するアルミニウ
ム膜を１μｍの厚さに堆積してパターニングし、配線３
を形成する。16 to 21 are cross-sectional views of a semiconductor device showing steps of manufacturing a conventional semiconductor device in order. First, as shown in FIG. 16, a BPSG film which is an under-wiring insulating film is deposited on a silicon substrate 1 and heat-treated to form an insulating film 2, and an aluminum containing copper and silicon is formed on the insulating film 2. The film is deposited to a thickness of 1 μm and patterned to form the wiring 3
To form.
【０００４】次に、配線３を含む表面にテトラエトキシ
シラン（Ｓｉ（ＯＣ2 Ｈ5 ）4 ：以下、ＴＥＯＳと記
す）を原料とするプラズマ化学気相成長（ＣＶＤ）法を
用い酸化シリコン膜（以下、プラズマテオス膜と記す）
４を０．２μｍの厚さに堆積する。Next, on the surface including the wiring 3, a silicon oxide film (CVD) method using tetraethoxysilane (Si (OC 2 H 5 ) 4 : hereinafter referred to as TEOS) as a raw material is formed. Hereinafter referred to as plasma theos film)
4 is deposited to a thickness of 0.2 μm.
【０００５】次に、図１７に示すように、プラズマテオ
ス膜４の表面を、周波数１３．５６ＭＨｚ、パワー２０
０Ｗ、圧力１．０ｔｏｒｒの条件で発生させたＮ2 ガス
プラズマ中で１分間処理する（参考文献：Ｊ．Ｅｌｅ
ｃｔｒｏ ｃｈｅｍ．Ｓｏｃ．，Ｖｏｌ．１３９，Ｎ
ｏ．６，Ｊｕｎｅ １９９２、特開平４−９４５３９
号公報）。Next, as shown in FIG. 17, the surface of the plasma TEOS film 4 is exposed at a frequency of 13.56 MHz and a power of 20.
Treatment is carried out for 1 minute in N 2 gas plasma generated under conditions of 0 W and pressure of 1.0 torr (reference: J. Ele.
ctro chem. Soc. , Vol. 139, N
o. 6, June 1992, JP-A-4-94539.
Issue).
【０００６】次に、図１８に示すように、ＴＥＯＳとオ
ゾンをソースガスとして用いる常圧気相成長法で、酸化
シリコン膜（以下、オゾンテオス膜と記す）６を０．８
μｍの厚さに堆積する。Next, as shown in FIG. 18, a silicon oxide film (hereinafter referred to as an ozone TEOS film) 6 is 0.8 by an atmospheric pressure vapor deposition method using TEOS and ozone as source gases.
Deposit to a thickness of μm.
【０００７】さらに、図１９に示すように、オゾンテオ
ス膜６の上にスピン塗布法を用いて有機シリカ膜７を約
１μｍの厚さに形成する。Further, as shown in FIG. 19, an organic silica film 7 is formed on the ozone TEOS film 6 by a spin coating method to a thickness of about 1 μm.
【０００８】次に、図２０に示すように、反応性イオン
エッチング装置によって、ＣＦ4 ガス流量１００ＳＣＣ
Ｍ、Ｏ2 ガス流量１５ＳＣＣＭ、圧力０．１ｔｏｒｒ、
周波数１３．５６ＭＨｚ、ならびに高周波電力０．３Ｗ
／ｃｍ3 なる条件を用いて、有機シリカ膜７とオゾンテ
オス膜６をエッチバックしてオゾンテオス膜６の表面を
平坦化する。ここで、オゾンテオス膜６と有機シリカ膜
７のエッチングレート比は１：１である。Next, as shown in FIG. 20, a CF 4 gas flow rate of 100 SCC is obtained by a reactive ion etching apparatus.
M, O 2 gas flow rate 15 SCCM, pressure 0.1 torr,
Frequency 13.56MHz and high frequency power 0.3W
Under the condition of / cm 3 , the organic silica film 7 and the ozone TEOS film 6 are etched back to flatten the surface of the ozone TEOS film 6. Here, the etching rate ratio between the ozone TEOS film 6 and the organic silica film 7 is 1: 1.
【０００９】最後に、図２１に示すように、エッチバッ
クしたオゾンテオス膜８の上にプラズマテオス膜４を
０．４μｍの厚さに堆積する。Finally, as shown in FIG. 21, the plasma TEOS film 4 is deposited to a thickness of 0.4 μm on the etched-back ozone TEOS film 8.
【００１０】[0010]
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、以下のような問題点があった。従来技
術で記載した周波数１３．５６ＭＨｚ、パワー２００
Ｗ、圧力１．０ｔｏｒｒのＮ2 プラズマ処理条件はマー
ジンが小さく、プロセス安定性が悪いという問題点があ
る。この問題点のために、下地膜のプラズマテオス膜に
対する処理が不均一に施される。特に、プラズマテオス
膜がオーバーハングの形状になるために、配線側壁部へ
のプラズマ照射が十分に行われず、全ての配線間におい
て、オゾンテオス膜形成時におけるボイド発生を抑止す
ることが困難になる。また、不均一なプラズマ処理の影
響で、オゾンテオス膜の膜中ＯＨ基量が配線上と配線間
で異なり、オゾンテオス膜の膜質向上が達成されない。
同様な理由で、配線パターンに依存していないオゾンテ
オス膜の表面荒れを抑止することも困難である。The conventional method of manufacturing a semiconductor device has the following problems. Frequency 13.56 MHz, power 200 described in the prior art
The N 2 plasma processing condition of W and pressure of 1.0 torr has a problem that the margin is small and the process stability is poor. Due to this problem, the processing of the plasma theos film of the base film is unevenly performed. In particular, since the plasma TEOS film has an overhang shape, the plasma is not sufficiently irradiated to the side wall portion of the wiring, and it becomes difficult to suppress the void generation during the formation of the ozone TEOS film between all the wirings. Further, due to the influence of the non-uniform plasma treatment, the amount of OH groups in the film of the ozone TEOS film differs between the wirings and between the wirings, and the improvement of the film quality of the ozone TEOS film cannot be achieved.
For the same reason, it is difficult to suppress the surface roughness of the ozone TEOS film that does not depend on the wiring pattern.
【００１１】以上の問題点は、半導体装置の歩留まり、
または信頼性を著しく損なうものである。The above problems are caused by the yield of semiconductor devices,
Or, the reliability is significantly impaired.
【００１２】本発明の目的は、このような問題点を解決
した半導体装置の製造方法を提供することにある。An object of the present invention is to provide a method of manufacturing a semiconductor device which solves the above problems.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、配線を含む表面上に絶縁膜が形成されている
半導体装置において、前記絶縁膜が少なくともアルコキ
シシランをガスソースとして用いるプラズマＣＶＤ法に
より、第１の酸化シリコン膜を形成する工程と、前記第
１の酸化シリコン膜を少なくとも一つ以上のハロゲン原
子を含むアルコキシシランを主成分とする蒸気を用いて
表面を５０℃以下の低温で改質する工程と、アルコキシ
シラン、有機シロキサンのうち少なくとも１つとオゾン
ガスとを用いる常圧ＣＶＤ法により第２の酸化シリコン
膜を形成する工程と、その後に平坦化する工程と、前記
第２の酸化シリコン膜の上にアルコキシシラン系プラズ
マＣＶＤ法により第３の酸化シリコン膜を形成する工程
を含むことを特徴としている。According to a method of manufacturing a semiconductor device of the present invention, in a semiconductor device in which an insulating film is formed on a surface including wiring, the insulating film uses at least alkoxysilane as a gas source. Forming a first silicon oxide film by a method, and using a vapor containing alkoxysilane containing at least one halogen atom as a main component, the surface of the first silicon oxide film at a low temperature of 50 ° C. or lower. And a step of forming a second silicon oxide film by an atmospheric pressure CVD method using at least one of an alkoxysilane and an organic siloxane and ozone gas, and a step of planarizing the second silicon oxide film. Characterized by including a step of forming a third silicon oxide film on the silicon oxide film by an alkoxysilane-based plasma CVD method. It is.
【００１４】本発明によれば、前記のハロゲン原子を含
むアルコキシシランは、トリメトキシフルオロシラン
（Ｆ−Ｓｉ（ＯＣＨ3 ）3 ）、トリエトキシフルオロシ
ラン（Ｆ−Ｓｉ（ＯＣ2 Ｈ5 ）3 ）、トリノルマルプロ
ポキシフルオロシラン（Ｆ−Ｓｉ（ｎ−ＯＣ
3 Ｈ7 ）3 ）、トリイソプロポキシフルオロシラン（Ｆ
−Ｓｉ（ｉ−ＯＣ3 Ｈ7 ）3 ）、トリノルマルブトキシ
フルオロシラン（Ｆ−Ｓｉ（ｎ−ＯＣ4 Ｈ9 ）3 ）、ト
リイソブトキシフルオロシラン（Ｆ−Ｓｉ（ｉ−ＯＣ4
Ｈ9）3 ）のうちの少なくとも１つであることを特徴と
する。According to the present invention, the alkoxysilane containing a halogen atom is trimethoxyfluorosilane (F-Si (OCH 3 ) 3 ) or triethoxyfluorosilane (F-Si (OC 2 H 5 ) 3 ). , Trinormal propoxyfluorosilane (F-Si (n-OC
3 H 7 ) 3 ), triisopropoxyfluorosilane (F
-Si (i-OC 3 H 7 ) 3), tri-n-butoxy-fluoro silane (F-Si (n-OC 4 H 9) 3), tri isobutoxy fluorosilane (F-Si (i-OC 4
H 9 ) 3 )).
【００１５】また本発明によれば、前記のアルコキシシ
ランは、テトラメトキシシラン（Ｓｉ（ＯＣ
Ｈ3 ）4 ）、テトラエトキシシラン（Ｓｉ（ＯＣ
2 Ｈ5 ）4 ）、テトラプロポキシシラン（Ｓｉ（ＯＣ3
Ｈ7 ）4 ）のうちの少なくとも１つであり、有機シロキ
サンはヘキサメトキシジシロキサン（Ｓｉ2 Ｏ（ＯＣＨ
3 ）6 ）、ヘキサエトキシジシロキサン（Ｓｉ2 Ｏ（Ｏ
Ｃ2 Ｈ5 ）6 ）、ヘキサプロポキシジシロキサン（Ｓｉ
2 Ｏ（ＯＣ3 Ｈ7 ）6 ）のうちの少なくとも１つである
ことを特徴とする。According to the present invention, the above alkoxysilane is tetramethoxysilane (Si (OC
H 3 ) 4 ), tetraethoxysilane (Si (OC
2 H 5 ) 4 ), tetrapropoxysilane (Si (OC 3
H 7 ) 4 ) and the organosiloxane is hexamethoxydisiloxane (Si 2 O (OCH
3 ) 6 ), hexaethoxydisiloxane (Si 2 O (O
C 2 H 5 ) 6 ), hexapropoxydisiloxane (Si
2 O (OC 3 H 7 ) 6 ).
【００１６】[0016]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１７】実施例１ 図１〜図６は、本発明の実施例１を説明するための、層
間絶縁膜の形成方法を工程順に示した断面図である。Embodiment 1 FIGS. 1 to 6 are sectional views showing a method of forming an interlayer insulating film in order of steps for explaining Embodiment 1 of the present invention.
【００１８】図１に示すように、シリコン基板上１の上
に、常圧気相成長法によりＢＰＳＧ膜を０．５μｍの厚
さに堆積した後、９００℃の窒素ガス雰囲気中で３０分
間の熱処理を行い配線下絶縁膜２を形成する。次に、配
線下絶縁膜２の上に銅及びシリコンを含有するアルミニ
ウム膜をスパッタリング法により１μｍの厚さで堆積し
て、パターニングし、配線３を形成する。次に、配線３
を含む表面にプラズマ化学気相成長装置を用いて、プラ
ズマテオス膜４を０．２μｍ形成する。続いて、図２に
示すように、プラズマテオス膜４の表面を蒸気にさらし
て、表面を改質する。ここで処理は、常圧処理装置を用
い、基板温度５０℃、トリエトキシフルオロシラン（Ｆ
−Ｓｉ（ＯＣ2 Ｈ5 ）3 ）の流量を５０ＳＣＣＭ、処理
時間を３０分として行った。As shown in FIG. 1, a BPSG film having a thickness of 0.5 μm is deposited on a silicon substrate 1 by atmospheric pressure vapor deposition, and then heat-treated for 30 minutes in a nitrogen gas atmosphere at 900 ° C. Then, the insulating film 2 under the wiring is formed. Next, an aluminum film containing copper and silicon is deposited on the under-wiring insulating film 2 to a thickness of 1 μm by a sputtering method and patterned to form the wiring 3. Next, wiring 3
A plasma chemical vapor deposition apparatus is used to form a plasma TEOS film 4 of 0.2 μm on the surface including the. Subsequently, as shown in FIG. 2, the surface of the plasma TEOS film 4 is exposed to steam to modify the surface. Here, the treatment is carried out by using an atmospheric pressure treatment apparatus at a substrate temperature of 50 ° C. and triethoxyfluorosilane (F
The flow rate of —Si (OC 2 H 5 ) 3 ) was 50 SCCM, and the treatment time was 30 minutes.
【００１９】次に、図３に示すように、枚葉式常圧気相
成長装置を用い、基板温度４００℃、ＴＥＯＳ流量５０
ＳＣＣＭ、オゾン流量４００ＳＣＣＭの条件で、厚さ
０．８μｍのオゾンテオス膜６を堆積する。Next, as shown in FIG. 3, using a single wafer type atmospheric pressure vapor phase growth apparatus, the substrate temperature was 400 ° C. and the TEOS flow rate was 50.
The ozone TEOS film 6 having a thickness of 0.8 μm is deposited under the conditions of SCCM and ozone flow rate of 400 SCCM.
【００２０】さらに、図４に示すように、オゾンテオス
膜６の上にスピン塗布法により有機シリカ膜７を約１μ
ｍの厚さで形成する。Further, as shown in FIG. 4, an organic silica film 7 of about 1 μm is formed on the ozone TEOS film 6 by spin coating.
It is formed with a thickness of m.
【００２１】次に、図５に示すように、反応性イオンエ
ッチング装置によって、ＣＦ4 ガス流量１００ＳＣＣ
Ｍ、Ｏ2 ガス流量１５ＳＣＣＭ、圧力０．１ｔｏｒｒ、
周波数１３．５６ＭＨｚ、ならびに高周波電力０．３Ｗ
／ｃｍ2 なる条件を用いて、有機シリカ膜７とオゾンテ
オス膜６をエッチバックしてオゾンテオス膜６の表面を
平坦化する。ここで、オゾンテオス膜６と有機シリカ膜
７のエッチングレート比は１：１である。Next, as shown in FIG. 5, a CF 4 gas flow rate of 100 SCC was obtained by a reactive ion etching apparatus.
M, O 2 gas flow rate 15 SCCM, pressure 0.1 torr,
Frequency 13.56MHz and high frequency power 0.3W
Under the condition of / cm 2 , the organic silica film 7 and the ozone TEOS film 6 are etched back to flatten the surface of the ozone TEOS film 6. Here, the etching rate ratio between the ozone TEOS film 6 and the organic silica film 7 is 1: 1.
【００２２】最後に、図６に示すように、平坦化された
オゾンテオス膜８の上にプラズマテオス膜４を０．４μ
ｍの厚さで堆積する。Finally, as shown in FIG. 6, the plasma TEOS film 4 is 0.4 μm on the flattened ozone TEOS film 8.
Deposit with a thickness of m.
【００２３】このようにオゾンテオス膜６の形成前に、
トリエトキシフルオロシランの蒸気を用いた処理行程を
加えたことで、オゾンテオス膜の表面の凹凸は、ＡＦＭ
観察の結果、１０分の一以下に低減されていた。また、
このトリエトキシフルオロシランの蒸気を用いた処理に
より、０．４μｍの配線間もボイドなく埋め込むことが
できた。Thus, before forming the ozone TEOS film 6,
By adding a treatment process using the vapor of triethoxyfluorosilane, the unevenness of the surface of the ozone TEOS film is
As a result of observation, it was reduced to less than 1/10. Also,
By the treatment using the vapor of triethoxyfluorosilane, it was possible to fill even the wiring of 0.4 μm without voids.
【００２４】実施例２ 図８〜図１２は、本発明の実施例２を説明するための、
工程順に示した半導体装置の断面図である。Embodiment 2 FIGS. 8 to 12 are for explaining Embodiment 2 of the present invention.
It is sectional drawing of the semiconductor device shown in order of process.
【００２５】図８に示すように、シリコン基板上１の上
に、常圧気相成長法によりＢＰＳＧ膜を０．５μｍの厚
さに堆積した後、９００℃の窒素ガス雰囲気中で３０分
間の熱処理を行い配線下絶縁膜９を形成する。次に、配
線下絶縁膜の上に銅及びシリコンを含有するアルミニウ
ム膜をスパッタリング法により１μｍの厚さで堆積し
て、パターニングし、配線１０を形成する。続いて、基
板温度を３０℃、トリエトキシフルオロシランの流量を
５０ＳＣＣＭ、処理時間を３０分の条件で、配線及び配
線下絶縁膜の表面をトリエトキシフルオロシランの蒸気
にさらして、表面を改質する。As shown in FIG. 8, a BPSG film having a thickness of 0.5 μm is deposited on a silicon substrate 1 by atmospheric pressure vapor deposition, and then heat-treated for 30 minutes in a nitrogen gas atmosphere at 900 ° C. Then, the under-wiring insulating film 9 is formed. Next, an aluminum film containing copper and silicon is deposited to a thickness of 1 μm on the under-wiring insulating film by a sputtering method and patterned to form the wiring 10. Subsequently, the surface of the wiring and the insulating film under the wiring is exposed to the vapor of triethoxyfluorosilane under the conditions of the substrate temperature of 30 ° C., the flow rate of triethoxyfluorosilane of 50 SCCM, and the processing time of 30 minutes to modify the surface. To do.
【００２６】次に、図９に示すように、平行平板型枚葉
式常圧気相成長装置を用い、基板温度４００℃、ＴＥＯ
Ｓ流量５０ＳＣＣＭ、オゾン流量４００ＳＣＣＭの条件
で、厚さ０．８μｍのオゾンテオス膜６を堆積する。Next, as shown in FIG. 9, a parallel plate type single wafer type atmospheric pressure vapor phase growth apparatus was used, and the substrate temperature was 400 ° C. and TEO.
An ozone TEOS film 6 having a thickness of 0.8 μm is deposited under the conditions of an S flow rate of 50 SCCM and an ozone flow rate of 400 SCCM.
【００２７】さらに、図１０に示すように、オゾンテオ
ス膜６の上にスピン塗布法により有機シリカ膜７を約１
μｍの厚さで形成する。Further, as shown in FIG. 10, an organic silica film 7 is formed on the ozone TEOS film 6 by a spin coating method in an amount of about 1: 1.
It is formed with a thickness of μm.
【００２８】次に、図１１に示すように、反応性イオン
エッチング装置によって、ＣＦ4 ガス流量１００ＳＣＣ
Ｍ、Ｏ2 ガス流量１５ＳＣＣＭ、圧力０．１ｔｏｒｒ、
周波数１３．５６ＭＨｚ、ならびに高周波電力０．３Ｗ
／ｃｍ2 なる条件を用いて、有機シリカ膜７とオゾンテ
オス膜６の表面の一部をエッチバックしてオゾンテオス
膜６の表面を平坦化する。ここで、オゾンテオス膜６と
有機シリカ膜７のエッチングレート比は１：１である。Next, as shown in FIG. 11, a CF 4 gas flow rate of 100 SCC was obtained by a reactive ion etching apparatus.
M, O 2 gas flow rate 15 SCCM, pressure 0.1 torr,
Frequency 13.56MHz and high frequency power 0.3W
Using the condition of / cm 2, the surfaces of the organic silica film 7 and the ozone TEOS film 6 are etched back to flatten the surface of the ozone TEOS film 6. Here, the etching rate ratio between the ozone TEOS film 6 and the organic silica film 7 is 1: 1.
【００２９】最後に、図１２に示すように、平坦化され
たオゾンテオス膜８の上にプラズマテオス膜４を０．４
μｍの厚さで堆積する。Finally, as shown in FIG. 12, the plasma TEOS film 4 is formed on the flattened ozone TEOS film 8 by 0.4.
Deposit with a thickness of μm.
【００３０】このようにプラズマテオス膜を用いない
で、アルミパターンに直接、トリエトキシフルオロシラ
ンの蒸気を用いた処理を施すことでも、実施例１と同様
の結果が得られた。As described above, the same results as in Example 1 were obtained by directly treating the aluminum pattern with the vapor of triethoxyfluorosilane without using the plasma TEOS film.
【００３１】図７は下地膜の各種処理の違いによるオゾ
ンテオス膜中のＯＨ基の含有量を示している。図７に示
すようにオゾンテオス膜中のＯＨ基含有量は、トリエト
キシフルオロシランの蒸気を用いた処理の方が、Ｎ2 プ
ラズマ処理を用いた時よりもかなり減少させることがで
き、オゾンテオス膜の膜質を向上させることができる。
これは、トリエトキシフルオロシランの蒸気を用いた処
理を行うことで、オゾンテオス膜６の下地膜上での脱水
縮合反応が促進され、緻密化が起きるためである。この
トリエトキシフルオロシランを含むフルオロアルコキシ
シランの蒸気を用いた処理については、本発明者が特願
平３−２３４２３８号明細書、特願平３−２４２２３９
号明細書、特願平３−２５０７８１号明細書、特願平４
−１３４５５６号明細書、及び特願平５−００２２６３
号明細書で提案している。FIG. 7 shows the content of OH groups in the ozone TEOS film due to the difference in various treatments of the base film. As shown in FIG. 7, the OH group content in the ozone TEOS film can be significantly reduced in the treatment using the vapor of triethoxyfluorosilane as compared with the case using the N 2 plasma treatment. The film quality can be improved.
This is because the dehydration condensation reaction on the underlayer film of the ozone TEOS film 6 is promoted and the densification occurs by performing the treatment using the vapor of triethoxyfluorosilane. Regarding the treatment using the vapor of fluoroalkoxysilane containing triethoxyfluorosilane, the present inventor has filed Japanese Patent Application No. 3-234238 and Japanese Patent Application No. 3-242239.
Specification, Japanese Patent Application No. 3-250781, Japanese Patent Application No. 4781
-134556 specification and Japanese Patent Application No. 5-002263
No. specification.
【００３２】また、下地膜にトリエトキシフルオロシラ
ンの蒸気を用いた処理を行うことで、図１３〜図１５に
示すように、Ｎ2 プラズマ処理以上にボイドの発生とア
ルミパターン依存性を解消させることができ、オゾンテ
オス膜をパターンによらずに均一に成長させることがで
きた。これは、減圧のＮ2 プラズマ処理よりも常圧のト
リエトキシフルオロシランの蒸気を用いた処理の方が、
下地のプラズマテオス膜の配線側壁部における効果を改
善させることができるためである。Further, by performing the treatment using the vapor of triethoxyfluorosilane for the base film, as shown in FIGS. 13 to 15, the generation of voids and the aluminum pattern dependency are eliminated more than the N 2 plasma treatment. It was possible to grow the ozone TEOS film uniformly without depending on the pattern. This is because the treatment using the vapor of triethoxyfluorosilane at normal pressure is more preferable than the treatment at reduced pressure N 2 plasma.
This is because it is possible to improve the effect on the side wall portion of the wiring of the underlying plasma theos film.
【００３３】なお図１３は従来の半導体チップの断面
図、図１４は実施例２の半導体チップの断面図、図１５
は実施例１の半導体チップの断面図である。FIG. 13 is a sectional view of a conventional semiconductor chip, FIG. 14 is a sectional view of a semiconductor chip of Example 2, and FIG.
3A is a cross-sectional view of the semiconductor chip of Example 1. FIG.
【００３４】[0034]
【発明の効果】以上説明したように本発明は、配線を被
覆して設けたプラズマテオス膜をトリエトキシフルオロ
シランの蒸気を用いて処理し、その上にオゾンテオス膜
を堆積する工程を含むため、従来のＮ2 プラズマ処理プ
ロセス以上に配線側壁部のプラズマテオス膜の表面状態
を改善することができるので、オゾンテオス膜の微細配
線間におけるボイドの発生を抑止できる。また、プラズ
マテオス膜の均一な表面改質により、オゾンテオス膜の
膜中ＯＨ基量を配線パターンに依存せずに、均一に減少
させ、膜質を向上させることができる。さらに、オゾン
テオス膜の表面荒れとパターン依存性をも抑止できるの
で、より高歩留まり・高信頼性の層間絶縁膜を形成する
ことができる。As described above, the present invention includes the step of treating the plasma theos film provided by covering the wiring with the vapor of triethoxyfluorosilane and depositing the ozone theos film on the plasma theos film. Since the surface condition of the plasma TEOS film on the side wall of the wiring can be improved more than that of the conventional N 2 plasma treatment process, the generation of voids between the fine wirings of the ozone TEOS film can be suppressed. Further, by uniformly modifying the surface of the plasma TEOS film, the amount of OH groups in the ozone TEOS film can be uniformly reduced without depending on the wiring pattern, and the film quality can be improved. Furthermore, since it is possible to suppress surface roughness and pattern dependence of the ozone TEOS film, it is possible to form an interlayer insulating film with higher yield and higher reliability.
【００３５】また、従来に比べプラズマテオス膜への処
理プロセスマージンが大きいため、再現性良く層間絶縁
膜を形成できる。さらに、プラズマテオス膜を用いなく
ても、オゾンテオス膜の膜質の向上、表面荒れの抑止、
並びにパターン依存性の抑止を実現できるので、工程数
とコスト削減の点からも従来に比べ優れている。Further, since the processing process margin for the plasma TEOS film is larger than in the conventional case, the interlayer insulating film can be formed with good reproducibility. Furthermore, without using the plasma TEOS film, the quality of the ozone TEOS film is improved and the surface roughness is suppressed.
In addition, since it is possible to suppress the pattern dependence, it is superior to the conventional method in terms of the number of steps and cost reduction.
【図１】本発明の実施例１を説明するための工程順に示
した半導体チップの断面図である。1A to 1C are cross-sectional views of a semiconductor chip showing the order of steps for explaining a first embodiment of the present invention.
【図２】本発明の実施例１を説明するための工程順に示
した半導体チップの断面図である。2A to 2D are cross-sectional views of a semiconductor chip showing the order of steps for explaining the first embodiment of the present invention.
【図３】本発明の実施例１を説明するための工程順に示
した半導体チップの断面図である。3A to 3D are cross-sectional views of a semiconductor chip showing the order of steps for explaining the first embodiment of the present invention.
【図４】本発明の実施例１を説明するための工程順に示
した半導体チップの断面図である。FIG. 4 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining the first embodiment of the present invention.
【図５】本発明の実施例１を説明するための工程順に示
した半導体チップの断面図である。5A to 5D are cross-sectional views of a semiconductor chip showing the order of steps for explaining the first embodiment of the present invention.
【図６】本発明の実施例１を説明するための工程順に示
した半導体チップの断面図である。FIG. 6 is a cross-sectional view of a semiconductor chip showing the process order for explaining the first embodiment of the present invention.
【図７】本発明の実施例の効果を説明するためのオゾン
テオス膜中のＯＨ基量のグラフを示す図である。FIG. 7 is a diagram showing a graph of the amount of OH groups in the ozone TEOS film for explaining the effect of the example of the present invention.
【図８】本発明の実施例２を説明するための工程順に示
した半導体チップの断面図である。FIG. 8 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining a second embodiment of the present invention.
【図９】本発明の実施例２を説明するための工程順に示
した半導体チップの断面図である。FIG. 9 is a cross-sectional view of a semiconductor chip showing the process sequence for explaining a second embodiment of the present invention.
【図１０】本発明の実施例２を説明するための工程順に
示した半導体チップの断面図である。FIG. 10 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining a second embodiment of the present invention.
【図１１】本発明の実施例２を説明するための工程順に
示した半導体チップの断面図である。FIG. 11 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining a second embodiment of the present invention.
【図１２】本発明の実施例２を説明するための工程順に
示した半導体チップの断面図である。FIG. 12 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining a second embodiment of the present invention.
【図１３】本発明の実施例の効果を説明するための半導
体チップの断面図である。FIG. 13 is a sectional view of a semiconductor chip for explaining the effect of the embodiment of the present invention.
【図１４】本発明の実施例の効果を説明するための半導
体チップの断面図である。FIG. 14 is a cross-sectional view of a semiconductor chip for explaining the effect of the embodiment of the present invention.
【図１５】本発明の実施例の効果を説明するための半導
体チップの断面図である。FIG. 15 is a sectional view of a semiconductor chip for explaining the effect of the embodiment of the present invention.
【図１６】従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。FIG. 16 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining a conventional method for manufacturing a semiconductor device.
【図１７】従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。FIG. 17 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining a conventional method for manufacturing a semiconductor device.
【図１８】従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。FIG. 18 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining a conventional method for manufacturing a semiconductor device.
【図１９】従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。FIG. 19 is a sectional view of a semiconductor chip showing the order of steps for explaining a conventional method for manufacturing a semiconductor device.
【図２０】従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。FIG. 20 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining a conventional method for manufacturing a semiconductor device.
【図２１】従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。FIG. 21 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining a conventional method for manufacturing a semiconductor device.
１ シリコン基板 ２ 配線下絶縁膜（ＢＰＳＣ膜） ３ 配線 ４ プラズマテオス膜 ５ トリエトキシフルオロシランの蒸気を用いて処理し
たプラズマテオス膜 ６ オゾンテオス膜 ７ 有機シリカ膜 ８ エッチバックしたオゾンテオス膜 ９ トリエトキシフルオロシランの蒸気を用いて処理し
た配線下絶縁膜 １０ トリエトキシフルオロシランの蒸気を用いて処理
した配線 １１ Ｎ2 プラズマ処理したプラズマテオス膜1 Silicon Substrate 2 Insulation Film Under Wiring (BPSC Film) 3 Wiring 4 Plasma Theos Film 5 Plasma Theos Film Treated with Triethoxyfluorosilane Vapor 6 Ozone Theos Film 7 Organic Silica Film 8 Etched Back Ozone Theos Film 9 Triethoxyfluoro Insulating film under wiring treated with vapor of silane 10 Wiring treated with vapor of triethoxyfluorosilane 11 N 2 Plasma-theos film treated with plasma
【手続補正書】[Procedure amendment]
【提出日】平成６年１０月１４日[Submission date] October 14, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項１[Name of item to be corrected] Claim 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１３[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、配線を含む表面上に絶縁膜が形成されている
半導体装置において、前記絶縁膜が少なくともアルコキ
シシランをガスソースとして用いるプラズマＣＶＤ法に
より、第１の酸化シリコン膜を形成する工程と、前記第
１の酸化シリコン膜を少なくとも一つのハロゲン原子を
含むアルコキシシランを主成分とする蒸気を用いて表面
を５０℃以下の低温で改質する工程と、アルコキシシラ
ン、有機シロキサンのうち少なくとも１つとオゾンガス
とを用いる常圧ＣＶＤ法により第２の酸化シリコン膜を
形成する工程と、その後に平坦化する工程と、前記第２
の酸化シリコン膜の上にアルコキシシラン系プラズマＣ
ＶＤ法により第３の酸化シリコン膜を形成する工程を含
むことを特徴としている。According to a method of manufacturing a semiconductor device of the present invention, in a semiconductor device in which an insulating film is formed on a surface including wiring, the insulating film uses at least alkoxysilane as a gas source. Forming a first silicon oxide film by a method, and modifying the surface of the first silicon oxide film at a low temperature of 50 ° C. or lower by using a vapor containing alkoxysilane containing at least one halogen atom as a main component. And a step of forming a second silicon oxide film by an atmospheric pressure CVD method using at least one of alkoxysilane and organic siloxane and ozone gas, and a step of planarizing thereafter.
Alkoxysilane-based plasma C on the silicon oxide film of
The method is characterized by including a step of forming a third silicon oxide film by a VD method.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】符号の説明[Correction target item name] Explanation of code
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【符号の説明】 １ シリコン基板 ２ 配線下絶縁膜（ＢＰＳＧ膜） ３ 配線 ４ プラズマテオス膜 ５ トリエトキシフルオロシランの蒸気を用いて処理し
たプラズマテオス膜 ６ オゾンテオス膜 ７ 有機シリカ膜 ８ エッチバックしたオゾンテオス膜 ９ トリエトキシフルオロシランの蒸気を用いて処理し
た配線下絶縁膜 １０ トリエトキシフルオロシランの蒸気を用いて処理
した配線 １１ Ｎ2 プラズマ処理したプラズマテオス膜[Explanation of Codes] 1 Silicon Substrate 2 Insulating Film Under Wiring ( BPSG Film ) 3 Wiring 4 Plasma Theos Film 5 Plasma Theos Film Treated with Triethoxyfluorosilane Vapor 6 Ozone Teos Film 7 Organic Silica Film 8 Etched Back Ozone Theos Film 9 Insulating film under wiring treated with vapor of triethoxyfluorosilane 10 Wiring treated with vapor of triethoxyfluorosilane 11 N 2 Plasma-theos film treated with plasma
【手続補正４】[Procedure amendment 4]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図１７[Name of item to be corrected] Fig. 17
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１７】 FIG. 17
Claims (6)
表面に少なくともアルコキシシランをガスソースとして
用いるプラズマＣＶＤ法により、第１の酸化シリコン膜
を形成する工程と、 前記第１の酸化シリコン膜を少なくとも一つ以上のハロ
ゲン原子を含むアルコキシシランを主成分とする蒸気を
用いて表面を改質する工程と、 アルコキシシラン、有機シロキサンのうち少なくとも１
つとオゾンガスとを用いる常圧ＣＶＤ法により第２の酸
化シリコン膜を形成する工程と、 その後に平坦化する工程と、 前記第２の酸化シリコン膜の上にアルコキシシランを用
いるプラズマＣＶＤ法により第３の酸化シリコン膜を形
成する工程と、を含むことを特徴とする半導体装置の製
造方法。1. A step of forming a first silicon oxide film on a surface including a wiring selectively provided on a semiconductor substrate by a plasma CVD method using at least alkoxysilane as a gas source, and the first silicon oxide. A step of modifying the surface of the film by using a vapor containing alkoxysilane containing at least one halogen atom as a main component, and at least one of alkoxysilane and organosiloxane
Forming a second silicon oxide film by atmospheric pressure CVD method using ozone gas and ozone gas, and then performing a planarization step, and a third step by plasma CVD method using alkoxysilane on the second silicon oxide film. And a step of forming a silicon oxide film, the method for manufacturing a semiconductor device.
表面に少なくとも一つ以上のハロゲン原子を含むアルコ
キシシランを主成分とする蒸気を用いて表面を改質する
工程と、 アルコキシシラン、有機シロキサンのうち少なくとも１
つとオゾンガスとを用いる常圧ＣＶＤ法により第１の酸
化シリコン膜を形成する工程と、 その後に平坦化する工程と、 前記第１の酸化シリコン膜の上にアルコキシシランを用
いるプラズマＣＶＤ法により第２の酸化シリコン膜を形
成する工程と、を含むことを特徴とする半導体装置の製
造方法。2. A step of modifying the surface of a surface including a wiring selectively provided on a semiconductor substrate with a vapor containing alkoxysilane containing at least one halogen atom as a main component, and alkoxysilane, At least one of organosiloxanes
A first silicon oxide film by a normal pressure CVD method using ozone gas and a flattening step after that, and a second plasma CVD method using alkoxysilane on the first silicon oxide film. And a step of forming a silicon oxide film, the method for manufacturing a semiconductor device.
低温で行うことを特徴とする請求項１または２記載の半
導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the step of modifying the surface is performed at a low temperature of 50 ° C. or lower.
の上に有機シリカ膜を形成した後、反応性イオンエッチ
ングにより前記有機シリカ膜の少なくとも一部と前記第
２の酸化シリコン膜の表面を同時にエッチバックする方
法、研磨法のうち少なくとも１つであることを特徴とす
る請求項１または２記載の半導体装置の製造方法。4. The planarizing step comprises forming an organic silica film on a silicon oxide film, and then performing reactive ion etching on at least a part of the organic silica film and the surface of the second silicon oxide film. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the method is at least one of a method of simultaneously etching back the layers and a polishing method.
ンは、トリメトキシフルオロシラン（Ｆ−Ｓｉ（ＯＣＨ
3 ）3 ）、トリエトキシフルオロシラン（Ｆ−Ｓｉ（Ｏ
Ｃ2Ｈ5 ）3 ）、トリノルマルプロポキシフルオロシラ
ン（Ｆ−Ｓｉ（ｎ−ＯＣ3 Ｈ7 ）3 ）、トリイソプロポ
キシフルオロシラン（Ｆ−Ｓｉ（ｉ−ＯＣ
3 Ｈ7 ）3）、トリノルマルブトキシフルオロシラン
（Ｆ−Ｓｉ（ｎ−ＯＣ4 Ｈ9 ）3 ）、トリイソブトキシ
フルオロシラン（Ｆ−Ｓｉ（ｉ−ＯＣ4 Ｈ9 ）3 ）のう
ちの少なくとも１つであることを特徴とする請求項１ま
たは２記載の半導体装置の製造方法。5. The alkoxysilane containing a halogen atom is trimethoxyfluorosilane (F—Si (OCH).
3 ) 3 ), triethoxyfluorosilane (F-Si (O
C 2 H 5) 3), tri-n-propoxy-fluoro silane (F-Si (n-OC 3 H 7) 3), tri-isopropoxy fluorosilane (F-Si (i-OC
3 H 7 ) 3 ), tri-normal butoxyfluorosilane (F-Si (n-OC 4 H 9 ) 3 ) and triisobutoxyfluorosilane (F-Si (i-OC 4 H 9 ) 3 ) at least. 3. The method for manufacturing a semiconductor device according to claim 1, wherein the number is one.
シシラン（Ｓｉ（ＯＣＨ3 ）4 ）、テトラエトキシシラ
ン（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）、テトラプロポキシシラン
（Ｓｉ（ＯＣ3 Ｈ7 ）4 ）のうちの少なくとも１つであ
り、有機シロキサンはヘキサメトキシジシロキサン（Ｓ
ｉ2 Ｏ（ＯＣＨ3 ）6 ）、ヘキサエトキシジシロキサン
（Ｓｉ2 Ｏ（ＯＣ2 Ｈ5 ）6 ）、ヘキサプロポキシジシ
ロキサン（Ｓｉ2 Ｏ（ＯＣ3 Ｈ7 ）6 ）のうちの少なく
とも１つであることを特徴とする請求項１または２記載
の半導体装置の製造方法。6. The alkoxysilane is tetramethoxysilane (Si (OCH 3 ) 4 ), tetraethoxysilane (Si (OC 2 H 5 ) 4 ), tetrapropoxysilane (Si (OC 3 H 7 ) 4 ). And the organosiloxane is hexamethoxydisiloxane (S
at least one of i 2 O (OCH 3 ) 6 , hexaethoxydisiloxane (Si 2 O (OC 2 H 5 ) 6 ) and hexapropoxydisiloxane (Si 2 O (OC 3 H 7 ) 6 ). 3. The method for manufacturing a semiconductor device according to claim 1, wherein there is.
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