JPH07176195A

JPH07176195A - 不揮発性半導体記憶装置

Info

Publication number: JPH07176195A
Application number: JP31854193A
Authority: JP
Inventors: Tatsunori Koshiyou; 辰記古庄; Takeshi Honma; 剛本間
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-12-17
Filing date: 1993-12-17
Publication date: 1995-07-14

Abstract

(57)【要約】【目的】電気的に書き込み、一括消去可能なフラッシ
ュＥＥＰＲＯＭの書き込み消去後の動作マージン不良を
救済する。【構成】消去後の動作領域を決定する消去ベリファイ
基準電圧発生回路１１ＡのＮｃｈトランジスタＮ１〜Ｎ
３に、信号Ｃ１〜Ｃ３をゲート入力とするＰｃｈトラン
ジスタＰ２〜Ｐ４を付加し、信号Ｃ１〜Ｃ３は電気的に
書き込み消去可能な予備メモリのメモリセルに情報を書
き込むことによって生成する。【効果】消去や書込み後に動作マージン不良となる製
品を救済できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に書込み、か
つ、電気的に一括消去可能な不揮発性半導体記憶装置
（フラッシュＥＥＰＲＯＭ）に関するものである。

【０００２】

【従来の技術】図７は、従来の不揮発性半導体記憶装置
（フラッシュＥＥＰＲＯＭ）のメモリセルの概略構造の
断面を示す図である。同図において、１はゲート電極、
２はドレイン電極、３はソース電極、４はフローティン
グゲート、５はＮ形拡散層、６はＰ形基板である。

【０００３】フラッシュメモリ（フラッシュＥＥＰＲＯ
Ｍのメモリセル）の書込みは、ゲート電極１とドレイン
電極２に高電圧を印加し、ソース電極３をＧＮＤレベル
にすることで、フローティングゲート４に電子を注入す
ることによって行う。そうすると、図８に示すゲート電
圧ＶＧ（横軸）とドレイン電極ＩＤ（縦軸）のグラフに
表されるようにメモリセルのしきい値が変わり、読み出
し時のゲート電圧ＶＲをゲート電極１に印加しても、ド
レイン電流ＩＤが流れずメモリセルはＯＮしない（デー
タ“０”）。

【０００４】また、フラッシュメモリの消去は、ゲート
電極１をＧＮＤレベルにし、ドレイン電極２はオープン
とし、ソース電極３に高電圧を印加することで、フロー
ティングゲート４中の電子を引き抜くことによって行
う。そうすると、図８に示すグラフのようにメモリセル
のしきい値が変わり、読み出し時のゲート電圧ＶＲをゲ
ート電極１に印加するとドレイン電流ＩＤが流れ、メモ
リセルはＯＮする（データ“１”）。

【０００５】上記のようにフラッシュＥＥＰＲＯＭの書
込み、消去は行われるが、メモリセルのしきい値を書込
み、消去時のしきい値に制御するための回路が必要であ
る。

【０００６】ここで、従来のフラッシュＥＥＰＲＯＭの
全体構成について図９を参照しながら説明する。図９
は、従来のフラッシュＥＥＰＲＯＭの全体構成を示すブ
ロック図である。同図において、７は制御回路及びコマ
ンドレジスタに接続されたコマンドデコーダ、８はコマ
ンドデコーダ７に接続されたベリファイ電圧発生回路、
９はアドレス・レジスタ、ベリファイ電圧発生回路８及
びプログラム電圧発生回路に接続されたＸデコーダであ
る。さらに、Ｙデコーダ、Ｙゲート、メモリセルアレ
イ、ソース線スイッチ、書込回路、センスアンプ、タイ
マ等を備える。

【０００７】図１０は、前述したベリファイ電圧発生回
路８の構成を示すブロック図である。同図において、ベ
リファイ電圧発生回路８は、消去ベリファイ電圧発生回
路１０とプログラムベリファイ電圧発生回路２０とを備
える。

【０００８】図１１は、前述した消去ベリファイ電圧発
生回路１０の構成を示すブロック図である。同図におい
て、消去ベリファイ電圧発生回路１０は、消去ベリファ
イ基準電圧発生回路１１と、コンパレータ１２と、Ｖｃ
ｃ電源１３と、消去ベリファイ電圧供給部１４とを備え
る。消去ベリファイ電圧発生回路１０は、電気的に書込
み、一括消去可能なフラッシュＥＥＰＲＯＭの消去時の
ベリファイ電圧を発生させる。

【０００９】図１２は、前述した従来の消去ベリファイ
基準電圧発生回路１１の構成を示す回路図である。同図
において、１５はＶ_CC電源、１６はＧＮＤである。ま
た、Ｐ１はＰチャネルトランジスタ（以下、「Ｐｃｈト
ランジスタ」という。）、Ｎ１〜Ｎ３はＮチャネルトラ
ンジスタ（以下、「Ｎｃｈトランジスタ」という。）、
Ｖ１は消去ベリファイ基準電圧発生回路１１の出力であ
る。

【００１０】次に、動作について説明する。図１１に示
すように、消去ベリファイ電圧発生回路１０は、消去ベ
リファイ基準電圧発生回路１１で作り出した電圧Ｖ１を
もとにコンパレータ１２を経由してＶｃｃ電源１３から
消去ベリファイ電圧供給部１４より安定した消去ベリフ
ァイ電圧を内部回路（Ｘデコーダ９）に供給している。
この消去ベリファイ電圧は、図８における読み出し時の
ゲート電圧Ｖ_EVにあたり、すでに書込まれてゲート電圧
Ｖ_EVを与えてもＯＮしないメモリトランジスタ（データ
“０”）をゲート電圧Ｖ_EVを与えてＯＮするしきい値以
下まで消去を行うための基準電圧となる。

【００１１】この消去ベリファイ基準電圧を発生させて
いるのが図１２に示す消去ベリファイ基準電圧発生回路
１１である。同図に示すように、Ｖ_cc電源１５とＧＮＤ
１６間に常時ＯＮしているＰｃｈトランジスタＰ１と、
ドレインをゲート入力とするＮｃｈトランジスタＮ１〜
Ｎ３が直列接続されており、ＰｃｈトランジスタＰ１の
ドレインとＮｃｈトランジスタＮ１のドレインの接続部
が消去ベリファイ基準電圧Ｖ１となる。

【００１２】この消去ベリファイ基準電圧Ｖ１は、Ｖ_CC
電源１５からＮｃｈトランジスタＮ１〜Ｎ３のしきい値
分だけ電圧降下した値となり、ＮｃｈトランジスタＮ１
〜Ｎ３のしきい値をＶｔｈとすると、消去ベリファイ基
準電圧Ｖ１の値は（Ｖ１＝Ｖ_CC−３Ｖｔｈ）となる。フ
ラッシュＥＥＰＲＯＭのＶ_CC電源１５の動作範囲が５Ｖ
±０.５Ｖであれば少なくとも消去ベリファイ基準電圧
Ｖ１の値は４.５Ｖ以下にする必要がある。なお、本例
ではＮｃｈトランジスタは３個で構成しているが、設定
値等によりこの限りではない。

【００１３】一方、図１３は、前述したプログラムベリ
ファイ電圧発生回路２０の構成を示すブロック図であ
る。同図において、プログラムベリファイ電圧発生回路
２０は、プログラムベリファイ基準電圧発生回路２１
と、コンパレータ２２と、Ｖｐｐ電源２３と、プログラ
ムベリファイ電圧供給部２４とを備える。プログラムベ
リファイ電圧発生回路２０は、書込み時のプログラムベ
リファイ電圧を発生させる。

【００１４】図１４は、前述した従来のプログラムベリ
ファイ基準電圧発生回路２１の構成を示す回路図であ
る。同図において、２５はＶ_pp電源、１６はＧＮＤであ
る。また、Ｐ１はＰｃｈトランジスタ、Ｎ１〜Ｎ３はＮ
ｃｈトランジスタ、Ｖ１はプログラムベリファイ基準電
圧発生回路２１の出力である。

【００１５】図１３に示すように、プログラムベリファ
イ電圧発生回路２０は、プログラムベリファイ基準電圧
発生回路２１で作り出したＶ２をもとにコンパレータ２
２を経由してＶｐｐ電源２３からプログラムベリファイ
電圧供給部２４より、安定したプログラムベリファイ電
圧を内部回路（Ｘデコーダ９）に供給している。このプ
ログラムベリファイ電圧は、図８における読み出し時の
ゲート電圧Ｖ_PVにあたり、すでに消去されてゲート電圧
Ｖ_PVを与えてもＯＦＦしないメモリトランジスタ（デー
タ“１”）をゲート電圧Ｖ_PVを与えてＯＦＦするしきい
値以上まで書込みを行うための基準電圧となる。

【００１６】このプログラムベリファイ基準電圧を発生
させているのが図１４に示すプログラムベリファイ基準
電圧発生回路２１である。同図において、２５は書込み
・消去時に高電圧（１２Ｖ）となるＶ_PP電源であり、Ｖ
２はプログラムベリファイ基準電圧である。その他は図
１２に示す消去ベリファイ基準電圧発生回路１１と同様
である。

【００１７】また、動作も消去ベリファイ基準電圧発生
回路１１と同様であり、プログラムベリファイ基準電圧
Ｖ２の値は（Ｖ２＝Ｖ_PP−３Ｖｔｈ）となる。プログラ
ムベリファイ基準電圧Ｖ２の値は５.５Ｖ以上にする必
要がある。なお、本例ではＮｃｈトランジスタは３個で
構成しているが、設定値等によりこの限りではない。

【００１８】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置（フラッシュＥＥＰＲＯＭ）は以上のように構
成されているので、消去後のメモリセルのしきい値が消
去ベリファイ基準電圧発生回路１１の特性に左右され、
特にプロセスの変動によるバラツキの影響を大きくうけ
るため、消去ベリファイ基準電圧Ｖ１が高く設定される
と製品が不良となってしまうという問題点があった。ま
た、書込み後も同様に、プログラムベリファイ基準電圧
Ｖ２が低く設定されると製品が不良になってしまうとい
う問題点があった。

【００１９】この発明は、上記のような問題点を解決す
るためになされたもので、消去ベリファイ基準電圧、プ
ログラムベリファイ基準電圧を調整でき、プロセスの変
動に強い不揮発性半導体記憶装置を得ることを目的とす
る。

【００２０】

【課題を解決するための手段】この発明の請求項１に係
る不揮発性半導体記憶装置は、次に掲げる手段を備えた
ものである。〔１〕電気的に書き込み消去可能な不揮発性の予備メ
モリ。〔２〕前記電気的に書き込み消去可能な不揮発性の予
備メモリの情報に基づいて、消去後の動作領域を決定す
る消去ベリファイ基準電圧を変える消去ベリファイ基準
電圧発生回路。

【００２１】この発明の請求項２に係る不揮発性半導体
記憶装置は、次に掲げる手段を備えたものである。〔１〕電気的に書き込み消去可能な不揮発性の予備メ
モリ。〔２〕前記電気的に書き込み消去可能な不揮発性の予
備メモリの情報に基づいて、書込み後の動作領域を決定
するプログラムベリファイ基準電圧を変えるプログラム
ベリファイ基準電圧発生回路。

【００２２】

【作用】この発明の請求項１に係る不揮発性半導体記憶
装置においては、消去ベリファイ基準電圧発生回路によ
って、電気的に書き込み消去可能な不揮発性の予備メモ
リの情報に基づいて、消去後の動作領域を決定する消去
ベリファイ基準電圧が変えられる。その結果、消去後の
動作マージンを拡大することができる。

【００２３】この発明の請求項２に係る不揮発性半導体
記憶装置においては、プログラムベリファイ基準電圧発
生回路によって、電気的に書き込み消去可能な不揮発性
の予備メモリの情報に基づいて、書込み後の動作領域を
決定するプログラムベリファイ基準電圧が変えられる。
その結果、書込み後の動作マージンを拡大することがで
きる。

【００２４】

【実施例】

実施例１．以下、この発明の実施例１の消去ベリファイ
基準電圧発生回路１１Ａについて図１を参照しながら説
明する。図１は、この発明の実施例１の消去ベリファイ
基準電圧発生回路１１Ａを示す回路図である。なお、消
去ベリファイ基準電圧発生回路１１Ａと信号生成回路３
０以外は上述した従来装置と同様である。すなわち、こ
の実施例１に係る不揮発性半導体記憶装置のベリファイ
電圧発生回路８は、消去ベリファイ電圧発生回路１０
と、プログラムベリファイ電圧発生回路２０と、信号生
成回路３０とを備える。さらに、消去ベリファイ電圧発
生回路１０は、消去ベリファイ基準電圧発生回路１１Ａ
と、コンパレータ１２と、Ｖｃｃ電源１３と、消去ベリ
ファイ電圧供給部１４とを含む。

【００２５】同図において、１５はＶ_CC電源、１６はＧ
ＮＤである。また、Ｎ１〜Ｎ３はＮｃｈトランジスタ、
Ｐ１〜Ｐ４はＰｃｈトランジスタ、Ｃ１〜Ｃ３はＰｃｈ
トランジスタＰ２〜Ｐ４のゲートに入力される信号、Ｖ
１は消去ベリファイ基準電圧である。なお、Ｎｃｈトラ
ンジスタＮ１〜Ｎ３にはそれぞれＰｃｈトランジスタＰ
２〜Ｐ４が接続されている。

【００２６】信号Ｃ１〜Ｃ３が“Ｈ”の場合、Ｐｃｈト
ランジスタＰ２〜Ｐ４はＯＦＦとなり、消去ベリファイ
基準電圧Ｖ１は従来例と同様である。今、信号Ｃ１のみ
が“Ｌ”の場合を考える。この時、Ｐｃｈトランジスタ
Ｐ２がＯＮし、図１に示すように、Ａ点からＢ点へ流れ
る電流は、ＯＮ抵抗の大きいＮｃｈトランジスタＮ１よ
りもＯＮ抵抗のないＰｃｈトランジスタＰ２を流れる。
そうなると消去ベリファイ基準電圧Ｖ１は従来の（Ｖ_CC
−３Ｖｔｈ）から（Ｖ_CC−２Ｖｔｈ）となり消去ベリフ
ァイ電圧が下がり、メモリセルのしきい値は従来例より
も低くなりＶ_CCの動作下限も低くなり、製品規格に対し
ても動作マージンが拡大する。さらに、信号Ｃ１〜Ｃ３
の組み合わせにより、Ｎｃｈトランジスタのしきい値の
倍数分について消去ベリファイ基準電圧Ｖ１の調整が可
能となる。

【００２７】この信号Ｃ１〜Ｃ３を作り出す信号生成回
路３０について図２及び図３を参照しながら説明する。
図２は、ベリファイ電圧発生回路８に含まれ、信号Ｃ１
〜Ｃ３を生成する信号生成回路３０である。同図におい
て、３１〜３３はＮＡＮＤ回路である。また、信号Ｃ１
〜Ｃ３が図１に示す調整用のＰｃｈトランジスタＰ２〜
Ｐ４のゲート信号にあたり、その情報はＮＡＮＤ回路３
１〜３３に接続された予備メモリ３４〜３６の状態によ
って決定される。特定の入力信号ピンに高電圧を印加し
たテストモード時にＴＥＳＴ信号が“Ｈ”となり、予備
メモリ３４〜３６に対応させたアドレス信号ＩＮ１〜Ｉ
Ｎ３を“Ｈ”にした予備メモリ３４〜３６が選択され情
報の書込みを行う。なお、上記のアドレス信号ＩＮ１〜
ＩＮ３のかわりにデータピンを予備メモリ３４〜３６に
対応させてもよい。

【００２８】一例として、予備メモリ３４へのデータの
書込みについて図３を参照しながら説明する。図３は、
図２に示す予備メモリ３４の構成を示す回路図である。
なお、予備メモリ３４〜３６は同一の構成である。

【００２９】同図において、４０はインバータ回路、４
１はＶｐｐ電源、４２は機能がフラッシュＥＥＰＲＯＭ
であるメモリセル（図９の全体構成のメモリセルアレイ
とは別のものである。）、４３はメモリセル４２のゲー
ト電圧を切り換えるゲート切り換えスイッチ、４４はＴ
ＥＳＴ信号によりメモリセル４２のソース電圧を切り換
えるソース線スイッチ（図９の全体構成のソース線スイ
ッチとは別のものである。）、４５はＴＥＳＴ信号と／
ＷＥ信号が入力されるＮＡＮＤ回路、４６はインバータ
回路、４７はＶｃｃ電源、４８は容量Ｃ、４９はＧＮＤ
である。また、Ｎ４〜Ｎ７はＮｃｈトランジスタ、Ｐ５
及びＰ６はＰｃｈトランジスタである。

【００３０】通常動作時は、ソース線スイッチ４４がＧ
ＮＤであり、ゲート切り換えスイッチ４３にＶ_CC電源４
７の電圧が印加されるのでメモリセル４２は消去されて
いればＯＮし、ＮｃｈトランジスタＮ６を通してＰｃｈ
トランジスタＰ６とＮｃｈトランジスタＮ７からなるイ
ンバータ回路に“Ｌ”が入力され、出力信号Ｃ１は
“Ｈ”信号となる。ＰｃｈトランジスタＰ５はラッチ回
路として付いている。また、メモリセル４２が書込まれ
ていればＯＦＦし、容量４８によって“Ｈ”レベルに充
電されるＰｃｈトランジスタＰ６とＮｃｈトランジスタ
Ｎ７のゲート信号により出力信号Ｃ１は“Ｌ”信号とな
る。

【００３１】一方、メモリセル４２への書込み・消去は
特定の入力信号ピンに高電圧を印加したテストモードで
行う。書込み・消去のどちらを実行するかの選択は、通
常動作時と同様に、コマンドによる命令設定で行う。書
込みのときは、Ｖ_PP電源４１は高電圧（１２Ｖ）とし、
アドレス信号ＩＮ１〜ＩＮ３又はデータ信号によって選
ばれるＮｃｈトランジスタＮ５がＯＮし、ゲート切り換
えスイッチ４３はＶ_PP電源４１と同じ電圧となり、ソー
ス線スイッチ４４がＧＮＤになり、Ｎｃｈトランジスタ
Ｎ６がＯＦＦすることで行われる。

【００３２】消去は、ゲート切り換えスイッチ４３がＧ
ＮＤ、ソース線スイッチ４４がＶ_PP電源４１の高電圧
（１２Ｖ）に、ＮｃｈトランジスタＮ５及びＮ６がＯＦ
Ｆすることで行われる。ただし、ソース線スイッチ４４
は本来のメモリセル４２とは分離されており、ＴＥＳＴ
信号が“Ｈ”にならないとメモリセル４２に接続されて
いるソース線スイッチ４４は切り換らないものとする。

【００３３】実施例２．図４は、この発明の実施例２の
消去ベリファイ基準電圧発生回路１１Ｂの構成を示す回
路図である。同図において、Ｐ２〜Ｐ４はＰｃｈトラン
ジスタ、Ｎ８〜Ｎ１３はＮｃｈトランジスタである。他
の構成は前述した実施例１と同様である。すなわち、実
施例１において、消去ベリファイ基準電圧発生回路１１
Ａの代わりに、消去ベリファイ基準電圧発生回路１１Ｂ
を用いるものである。

【００３４】信号Ｃ１〜Ｃ３を制御することで図１で説
明した時と同様に消去ベリファイ基準電圧Ｖ１を変化さ
せることができる。一例として、信号Ｃ１が“Ｌ”、信
号Ｃ２及びＣ３が“Ｈ”の場合を説明すると、Ｎｃｈト
ランジスタＮ１〜Ｎ３、Ｎ８〜Ｎ１０はそれぞれＯＮし
た時にＶｔｈ（しきい値）の抵抗を持っているため、Ｖ
１の電圧はＶ_CC電源１５から、上記合成抵抗（３／２）
・Ｖｔｈ引いた値となる。

【００３５】このように、信号Ｃ１〜Ｃ３を切り換える
ことによって消去ベリファイ基準電圧発生回路１１Ｂの
組み合わせを変えることができ、幾つかの消去ベリファ
イ基準電圧Ｖ１を発生させることができる。このため、
消去後に動作領域マージン不良が発生した場合には、実
施例１で説明したメモリセル４２に情報を書き込んで動
作マージン不良を良品にすることが可能である。

【００３６】実施例３．図５は、この発明の実施例３の
プログラムベリファイ基準電圧発生回路２１Ａの構成を
示す回路図である。図１で説明した消去ベリファイ基準
電圧発生回路１１Ａと同様の動作をし、プログラムベリ
ファイ基準電圧Ｖ２を信号Ｃ１〜Ｃ３によって変化させ
ることができる。なお、信号Ｃ１〜Ｃ３は実施例１と同
様の方法で発生させる。他の構成は実施例１と同様であ
る。すなわち、実施例１において、プログラムベリファ
イ基準電圧発生回路２１の代わりに、プログラムベリフ
ァイ基準電圧発生回路２１Ａを用いるものである。な
お、消去ベリファイ基準電圧発生回路１１Ａは、消去ベ
リファイ基準電圧発生回路１１Ｂや従来の消去ベリファ
イ基準電圧発生回路１１を用いてもよい。

【００３７】実施例４．図６は、この発明の実施例４の
プログラムベリファイ基準電圧発生回路２１Ｂの構成を
示す回路図である。図４で説明した消去ベリファイ基準
電圧発生回路１１Ｂと同様の動作をし、プログラムベリ
ファイ基準電圧Ｖ２を信号Ｃ１〜Ｃ３によって変化させ
ることができる。なお、信号Ｃ１〜Ｃ３は実施例１と同
様の方法で発生させる。他の構成は実施例１と同様であ
る。すなわち、実施例１において、プログラムベリファ
イ基準電圧発生回路２１の代わりに、プログラムベリフ
ァイ基準電圧発生回路２１Ｂを用いるものである。な
お、消去ベリファイ基準電圧発生回路１１Ａは、消去ベ
リファイ基準電圧発生回路１１Ｂや従来の消去ベリファ
イ基準電圧発生回路１１を用いてもよい。

【００３８】

【発明の効果】この発明の請求項１に係る不揮発性半導
体記憶装置は、以上説明したとおり、電気的に書き込み
消去可能な不揮発性の予備メモリと、前記電気的に書き
込み消去可能な不揮発性の予備メモリの情報に基づい
て、消去後の動作領域を決定する消去ベリファイ基準電
圧を変える消去ベリファイ基準電圧発生回路とを備えた
ので、消去ベリファイ時の基準電圧を調整できる、ひい
ては消去後の動作マージン不良を救済することができる
という効果を奏する。

【００３９】この発明の請求項２に係る不揮発性半導体
記憶装置は、以上説明したとおり、電気的に書き込み消
去可能な不揮発性の予備メモリと、前記電気的に書き込
み消去可能な不揮発性の予備メモリの情報に基づいて、
書込み後の動作領域を決定するプログラムベリファイ基
準電圧を変えるプログラムベリファイ基準電圧発生回路
とを備えたので、プログラムベリファイ時の基準電圧を
調整でき、ひいては書込み後の動作マージン不良を救済
することができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１の消去ベリファイ基準電圧
発生回路を示す図である。

【図２】この発明の実施例１の消去ベリファイ基準電圧
発生回路を駆動する信号を生成する回路を示す図であ
る。

【図３】この発明の実施例１の予備メモリの構成を示す
図である。

【図４】この発明の実施例２の消去ベリファイ基準電圧
発生回路を示す図である。

【図５】この発明の実施例３のプログラムベリファイ基
準電圧発生回路を示す図である。

【図６】この発明の実施例４のプログラムベリファイ基
準電圧発生回路を示す図である。

【図７】従来の不揮発性半導体記憶装置（フラッシュＥ
ＥＰＲＯＭ）のメモリセルの断面構造を示す図である。

【図８】従来の不揮発性半導体記憶装置のメモリセルの
特性を示す図である。

【図９】従来の不揮発性半導体記憶装置の全体構成を示
す図である。

【図１０】従来のベリファイ電圧発生回路を示すブロッ
ク図である。

【図１１】従来の消去ベリファイ電圧発生回路を示すブ
ロック図である。

【図１２】従来の消去ベリファイ基準電圧発生回路を示
す回路図である。

【図１３】従来のプログラムベリファイ電圧発生回路を
示すブロック図である。

【図１４】従来のプログラムベリファイ基準電圧発生回
路を示す回路図である。

【符号の説明】

８ベリファイ電圧発生回路１０消去ベリファイ電圧発生回路２０プログラムベリファイ電圧発生回路３０信号生成回路１１Ａ消去ベリファイ基準電圧発生回路１１Ｂ消去ベリファイ基準電圧発生回路１２コンパレータ１４消去ベリファイ電圧供給部２１Ａプログラムベリファイ基準電圧発生回路２１Ｂプログラムベリファイ基準電圧発生回路２２コンパレータ２４プログラムベリファイ電圧供給部３１、３２、３３ＮＡＮＤ回路３４、３５、３６予備メモリ

【手続補正書】

【提出日】平成６年９月２９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】図１４は、前述した従来のプログラムベリ
ファイ基準電圧発生回路２１の構成を示す回路図であ
る。同図において、２５はＶ_pp電源、１６はＧＮＤであ
る。また、Ｐ１はＰｃｈトランジスタ、Ｎ１〜Ｎ３はＮ
ｃｈトランジスタ、Ｖ２はプログラムベリファイ基準電
圧発生回路２１の出力である。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】同図において、４０はインバータ回路、４
１はＶｐｐ電源、４２は機能がフラッシュＥＥＰＲＯＭ
であるメモリセル（図９の全体構成のメモリセルアレイ
とは別のものである。）、４３はメモリセル４２のゲー
ト電圧を切り換えるゲート切り換えスイッチ、４４はＴ
ＥＳＴ信号によりメモリセル４２のソース電圧を切り換
えるソース線スイッチ（図９の全体構成のソース線スイ
ッチとは別のものである。）、４６はＴＥＳＴ信号を入
力とするインバータ回路、４７はＶｃｃ電源、４８は容
量Ｃ、４９はＧＮＤである。また、Ｎ４〜Ｎ７はＮｃｈ
トランジスタ、Ｐ５及びＰ６はＰｃｈトランジスタであ
る。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims

【特許請求の範囲】

【請求項１】電気的に書き込み消去可能な不揮発性の
予備メモリ、及び前記電気的に書き込み消去可能な不揮
発性の予備メモリの情報に基づいて、消去後の動作領域
を決定する消去ベリファイ基準電圧を変える消去ベリフ
ァイ基準電圧発生回路を備えたことを特徴とする不揮発
性半導体記憶装置。
【請求項２】電気的に書き込み消去可能な不揮発性の
予備メモリ、及び前記電気的に書き込み消去可能な不揮
発性の予備メモリの情報に基づいて、書込み後の動作領
域を決定するプログラムベリファイ基準電圧を変えるプ
ログラムベリファイ基準電圧発生回路を備えたことを特
徴とする不揮発性半導体記憶装置。