JPH07169859A

JPH07169859A - 半導体装置及びその製造方法

Info

Publication number: JPH07169859A
Application number: JP5341901A
Authority: JP
Inventors: Tsutomu Tamaki; 勉田巻; Kazunori Kanebako; 和範金箱
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-13
Filing date: 1993-12-13
Publication date: 1995-07-04

Abstract

(57)【要約】【目的】フォトレジストの合わせずれがあってもしき
い値電圧が影響されること無く、チャネル幅などを変え
てチャネルコンダクタンスを変化させることによって大
容量で高集積化された多値ＲＯＭを有する半導体装置及
びその製造方法を提供する。【構成】セルアレイを構成するセルトランジスタは、
半導体基板１に形成された１対のトレンチ１５間に形成
されている。半導体基板１上は、ゲート絶縁膜６で被覆
されており、ソース／ドレイン領域４０の間に形成され
るチャネル領域１４は、トレンチ側面部１６、１８及び
トレンチ１５間の平面部１７から構成されている。チャ
ネル領域１４は、ポリシリコンゲート電極７によって被
覆されている。チャネル領域１４は３つの部分に分かれ
ているので、ＲＯＭインプラで行なわれるチャネルコン
ダクタンスの調整は正確に行なわれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多値レベルデータを記
憶する多値ＲＯＭ(Read Only Memory)を備えた半導体装
置に関するものである。

【０００２】

【従来の技術】従来、読み出し専用の半導体記憶装置で
あるマスクＲＯＭのメモリセルアレイは、ＭＯＳトラン
ジスタからなるメモリセルをマトリクス状に配置し、各
メモリセルのゲートを行方向に延びる複数のワード線に
接続すると共にソース／ドレインを列方向に延びる複数
のビット線に接続して構成されている。図１２は、その
回路構成図である。メモリセルは、マトリクス状に配置
されていてその各ゲートは複数のワード線Ｗ１、Ｗ２、
・・・に接続されている。また、各ソース／ドレイン
は、複数のビット線Ｂ１、Ｂ２、・・・に接続されてい
る。そして、メモリメモリセルには、デプレッション型
トランジスタ（Ａ、Ｂ、Ｃ、Ｄ）及びエンハンスメント
型トランジスタを用いている。いま、メモリセルＡのデ
ータを読み出すとする。メモリセルＡの繋がっているワ
ード線Ｗ２を除いたすべてのワード線Ｗ１、Ｗ３、Ｗ４
を、例えば、５Ｖの高電圧にし、ワード線Ｗ２は０Ｖに
して、メモリセルＡの繋がっているビット線Ｂ１を、例
えば、２Ｖに昇圧する。この時電流が流れればメモリセ
ルＡはデプレッション型トランジスタであると分かり、
電流が流れなければエンハンスメント型トランジスタで
あると分かる。この従来のマスクＲＯＭでは、メモリセ
ルトランジスタがデプレッション型かエンハンスメント
型かによってデータの“０”と“１”とを区別してい
る。

【０００３】トランジスタをデプレッション型にするた
めにソース／ドレイン領域間のゲート電極下のチャネル
領域には適宜イオン注入をする。このイオン注入を以
下、ＲＯＭインプラという。この構造のマスクＲＯＭで
は、その大容量化が進んで、ビット線に接続されるメモ
リセル数が増加するに伴ってビット線の寄生容量が増し
て読み出し速度が遅くなってくる。そこでビット線の寄
生容量を減少させて読み出し速度速度を改善させたバン
ク式ＲＯＭが提案されている。これはビット線を配線長
の長い主ビット線と配線長の短い副ビット線とを分けて
メモリセルを複数のバンクに収納し、前記副ビット線に
はバンクのメモリセルを接続している。いずれにしても
この様なＲＯＭでは、１メモリセルは“０”や“１”の
１ビット分のデータしか記憶することができないので大
容量のメモリを実現しようとするとチップサイズが大き
くなるという欠点があった。このような欠点を解決する
ために１つのメモリセルに２ビット分以上のデータを記
憶させることによってチップサイズの縮小を図る方式が
ある。この方式を多値ＲＯＭという。多値ＲＯＭではメ
モリセルトランジスタのゲート長やゲート幅を変えるこ
とによってチャネルコンダクタンスを複数の所定の値に
設定したり、あるいはＲＯＭインプラ量を変えることに
よってしきい値電圧を複数の値に設定する方法がある。
ＲＯＭインプラ量を変えるには複数回のイオン注入を行
う必要がある。

【０００４】図１３乃至図１５を参照してトランジスタ
のしきい値電圧を変える公知（特開平３−１８５７５８
号公報参照）の方法を説明する。図１３は、半導体基板
に形成されたトランジスタの平面図、図１４は、図１３
のＡ−Ａ′線に沿う部分の断面図、図１５は、トランジ
スタのゲート部分とフォトレジストのイオン注入用開口
部との重なり度合いのしきい値電圧依存性を示す特性図
である。例えば、ｐ型シリコン半導体基板１主面にソー
ス領域４１及びドレイン領域４２を間隔を開けて配置す
る。このソース／ドレイン領域間の上にゲート酸化膜２
０を介してゲート電極３０が形成されている。素子分離
領域にはフィールド酸化膜９０が形成されている。この
様なトランジスタに所定のしきい値電圧を持たせるため
に、トランジスタのゲート電極３０上に開口するマスク
パターン５０を持ったフォトマスク８０を半導体基板１
上に配置する。ただし、ゲート電極３０の長手方向（図
１３の左右の方向）におけるマスクパターン５の端部
は、ソース／ドレイン領域４１、４２の端部から距離Ｘ
だけ離れている。半導体基板１上にはフォトレジスト７
０を形成し、このフォトレジスト７０にマスクパターン
５０に対応した形状のＲＯＭインプラ用開口６０を形成
する。そして、この開口６０に所定のＲＯＭインプラを
行うことによって、トランジスタのソース／ドレイン領
域４１、４２間のチャネル領域のイオン濃度を制御し、
しきい値電圧を所定の値に設定する。その大きさは、前
記距離Ｘによって選定される。この方法では、開口６０
はすべてのトランジスタに対して１回のフォトリソグラ
フィによって形成され、そして、これらのトランジスタ
に対して同時にイオン注入を行うことができる。

【０００５】

【発明が解決しようとする課題】図１５に示すように、
例えば、しきい値電圧を０．５Ｖ、２．３Ｖ、４．１
Ｖ、５．９Ｖとして４状態を設定すると電圧マージンは
１．８Ｖになる。しかし、現状では、フォトレジストの
合わせずれが約０．２μｍあるので、これに応じて距離
Ｘが０．２μｍずれると、しきい値電圧は最悪で約２．
５Ｖもずれてしまう。したがって、この４状態を実現す
るのは非常に難しい。また、この方式で実効的チャネル
幅を変えて４状態を作る場合、やはり、マスクの合わせ
ずれでチャネル幅が変わるために安定した読み出しが可
能な４状態を作り出すことは難しい。このように従来の
多値ＲＯＭは、フォトレジストの合わせずれによりチャ
ネル幅がばらつき、しきい値電圧やチャネルコンダクタ
ンスが変化してしまうとゆう問題があった。したがっ
て、多値ＲＯＭによって高集積化、大容量化を目指すこ
とは困難であった。本発明は、この様な事情により成さ
れたものであり、フォトレジストの合わせずれがあって
もしきい値電圧が影響されることなく、チャネル幅を変
えてチャネルコンダクタンスを変化させる事によって大
容量で高集積化された多値ＲＯＭを備えた半導体装置及
びその製造方法を提供することを目的にしている。

【０００６】

【課題を解決するための手段】本発明は、シリコン半導
体基板に形成したトレンチ間の平面部及びその両端のト
レンチの側面部を１メモリセルのチャネル領域とし、チ
ャネル領域の各部のしきい値電圧を独立して制御するこ
とにより１メモリセルに４状態以上の状態を記憶させる
ことを特徴としている。本発明の半導体装置は、主面に
第１及び第２のトレンチが形成された半導体基板と、前
記半導体基板主面に形成され、前記第１及び第２のトレ
ンチを横切るようにその内部及び前記トレンチ間に形成
されたソース／ドレイン領域と、前記半導体基板主面に
形成されたゲート絶縁膜と、前記トレンチ間の平面部及
びこの平面部の両端に連続する前記第１及び第２のトレ
ンチの側面部の上であり、かつ、前記ソース／ドレイン
領域上及びこのソース／ドレイン領域の間に前記ゲート
絶縁膜を介して形成されたゲート電極とを備え、前記ソ
ース／ドレイン領域間の前記ゲート電極下には、チャネ
ル領域が形成されることを第１の特徴としている。さら
に、半導体基板と、前記半導体基板主面に同一方向に形
成された複数の直線状のトレンチと、前記半導体基板主
面に、前記トレンチと直交するように形成された複数の
直線状の不純物拡散領域と、前記半導体基板主面に形成
されたゲート絶縁膜と、隣接する前記トレンチ間の平面
部とこの平面部の両端に連続する前記トレンチの側面部
の上に形成されたゲート電極とを備え、前記複数のトレ
ンチの中の隣接する任意のトレンチ間の上に形成された
前記ゲート電極下の隣接する１対の前記不純物拡散領域
をソース／ドレイン領域とし、そのソース／ドレイン領
域間をチャネル領域として１メモリセルを構成すること
によって複数のメモリセルをマトリクス状に配置したこ
とを第２の特徴としている。

【０００７】又、本発明の半導体装置の製造方法は、半
導体基板主面に複数の直線状のトレンチを同一方向に形
成する工程と、前記半導体基板主面に複数の直線状の不
純物拡散領域を前記トレンチと直交するように形成する
工程と、前記半導体基板主面にゲート絶縁膜を形成する
工程と、隣接する前記トレンチ間の平面部とこの平面部
の両端に連続する前記トレンチの側面部の上にゲート電
極を形成する工程と、前記複数のトレンチの中の隣接す
る任意のトレンチ間の上に形成された前記ゲート電極下
の隣接する１対の前記不純物拡散領域をソース／ドレイ
ン領域とし、そのソース／ドレイン領域間に形成される
チャネル領域に所定の量のイオンを注入してそのしきい
値電圧を所定の値にする工程とを備えていることを特徴
としている。前記チャネル領域は、前記トレンチ間の平
面部にある第１の部分及びこの平面部両端の前記トレン
チ側面部にある第２及び第３の部分に分かれており、そ
のチャネル領域のしきい値電圧は、この第１乃至第３の
部分にそれぞれ前記イオンを注入するか或いは注入しな
いかによって決められるようにしても良い。

【０００８】

【作用】本発明は、シリコン半導体基板に形成されたト
レンチの側面部をメモリセルのチャネル領域としている
ので高集積化が可能になる。また、チャネル領域は、半
導体基板の表面領域に形成されるので、トレンチの側面
部をチャネル領域とし、この部分にイオン注入を垂直方
向から実施した場合、これに多少のずれが生じて表面領
域から奥にイオン注入がなされてもしきい値電圧にはさ
ほどの影響を与えないため、セルの多値の各状態が安定
に形成でき、読み出しマージンを大きくとることができ
る。

【０００９】

【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図３を参照してＮＯＲ型ＲＯＭを
有する半導体装置のトランジスタを説明する。図１は、
半導体基板に形成されたトランジスタの平面図、図２
は、図１のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面
図、図３は、Ｃ−Ｃ′線及びＤ−Ｄ′線に沿う部分の断
面図である。この発明のトランジスタは、半導体基板に
１対のトレンチを形成し、このトレンチ間にトランジス
タのチャネル領域を形成したことに特徴がある。前述し
た公知の技術と同様にｐ型シリコン半導体基板１を用
い、その主面には第１及び第２のトレンチ１５が互いに
対向して形成されている。また、半導体基板１主面には
これらトレンチ１５を横切るようにその内部及び前記ト
レンチ間に１対のｎ^＋型不純物拡散領域が形成されてい
る。この拡散領域は、トレンチ１５の内部及びトレンチ
１５間の平面部に連続して形成されており、トランジス
タのソース／ドレイン領域４０として用いられる（図２
（ｂ））。前記半導体基板１主面には、シリコン酸化膜
からなるゲート絶縁膜６が形成されている。そして、ト
レンチ１５間の平面部及びこの平面部の両端に連続する
トレンチ１５の側面部上にはゲート絶縁膜６を介して、
例えば、ポリシリコンからなるゲート電極７が形成され
ている。

【００１０】ソース／ドレイン領域４０間の前記ゲート
電極７下には、チャネル領域１４が形成されている。チ
ャネル領域１４には、トランジスタのしきい値電圧を所
定の値に設定するために不純物をイオン注入（ＲＯＭイ
ンプラ）を行う。図２（ａ）に示すようにチャネル領域
１４は、２つのトレンチ１５の向い合う２つの側面部１
６、１８及びこのトレンチ１５間の平面部１７から構成
されており、ＲＯＭインプラは、これらの部分にそれぞ
れ独立に行う。チャネル領域は、半導体基板１の表面領
域に形成されるので、特に側面部１６、１８へ注入され
るイオンが予定より深くトレンチ側面から奥に入り込ん
でもトランジスタのしきい値電圧に格別大きな影響を与
えることはない。次に、図４及び図５を参照して前記半
導体基板に形成されたＮＯＲ型ＲＯＭのメモリセルアレ
イを説明する。前記トランジスタは、このメモリセルア
レイのメモリセルを構成している。図４は、メモリセル
アレイが形成された半導体基板の平面図、図５は、Ａ−
Ａ′線及びＢ−Ｂ′線に沿う部分の断面図である。ｐ型
シリコン半導体基板１は、その主面に図の上下方向に複
数の直線状のトレンチ１５が形成されている。この主面
には、複数のトレンチ１５と直交するように複数の直線
状のｎ^＋不純物拡散領域４０が形成されている。

【００１１】トレンチ１５部分も含めて主面上には、例
えば、シリコン酸化膜などからなるゲート絶縁膜６が形
成されている。隣接するトレンチ１５間の平面部とこの
平面部の両端に連続するこのトレンチ１５の側面部の上
には前記ゲート絶縁膜６を介してポリシリコンなどのゲ
ート電極７が形成されている。隣接する任意のトレンチ
１５間の上に形成された前記ゲート電極７下の隣接する
１対の不純物拡散領域をソース／ドレイン領域４０と
し、そのソース／ドレイン領域４０間をチャネル領域と
して１メモリセルを構成する。半導体基板１にはこのよ
うなメモリセルが複数マトリクス状に形成されている。
このメモリセルアレイの配線構造は図１２に示す従来の
ＲＯＭの配線と同じ構造を有している。この実施例の多
値ＲＯＭはメモリセルのチャネル幅を変えてチャネルコ
ンダクタンスを４状態に変化させて１つのセルに２ビッ
トの情報を記録できるようになっている。この４状態を
維持するためにメモリセルにＲＯＭインプラを行ってし
きい値電圧を変えている。図４及び図５には、ＲＯＭイ
ンプラを行うためのフォトレジスト１９を配置してお
り、フォトレジスト１９は、イオンが注入されるＲＯＭ
インプラ用開口１３が形成されている。この開口１３
は、トレンチ１５間の平面部をイオン注入する開口及び
トレンチ１５の側面部にイオン注入する開口が使われ
る。

【００１２】トレンチ側面部にイオン注入をする際には
前述の様に多少合わせずれがあっても正確な４状態を維
持することができる。また、トレンチの側面部もチャネ
ル領域に用いるので高集積化されたマスクＲＯＭを半導
体基板（チップ）に形成することができる。次に、図６
乃至図１１を参照してメモリセルアレイにＲＯＭインプ
ラを行う工程を説明する。図６乃至図１０は、半導体基
板にイオンを注入する工程を示す製造工程断面図、図１
１は、ＲＯＭインプラによって得られた各メモリセルの
特性を示す電流−電圧特性図である。半導体基板１上に
厚さ約２０ｎｍのシリコン酸化膜２を形成し、その上
に、例えば、ＣＶＤ(Chemical Vapour Deposition)によ
り厚さ４００ｎｍのシリコン酸化膜３を形成する。そし
て、その上に所定のパターンを有するフォトレジスト４
を形成する（図６（ａ））。ついで、フォトレジスト４
をマスクとしてシリコン酸化膜２、３とともに半導体基
板１を、例えば、ＲＩＥ(Reactive Ion Etching)により
エッチングして深さ約０．５μｍのトレンチ１５を形成
する。トレンチ１５間の距離は約０．５μｍである。ト
レンチ１５を形成してからフォトレジスト４を除去し、
さらに、トレンチ１５の底部にボロンを３０ｋｅＶ、
１．０×１０¹⁴／ｃｍ²の条件でイオン注入して反転防
止層５を形成する（図６（ｂ））。

【００１３】ついで、シリコン酸化膜２、３を弗化アン
モンにより剥離してから、半導体基板１上にゲート絶縁
膜となる厚さ約２０ｎｍのシリコン酸化膜６を形成す
る。そして、その上にゲート電極となるリンなどの不純
物をドーピングした厚さ約３００ｎｍのポリシリコン膜
７を形成する。その後トレンチ１５間を被覆し、トレン
チ１５の底部を露出した所定のパターンを有するフォト
レジスト８を半導体基板１に形成する（図７（ａ））。
ついで、このフォトレジスト８をマスクとしてポリシリ
コン膜７をＲＩＥで選択的にエッチングしてポリシリコ
ン膜からトレンチ１５間を被覆するゲート電極７を形成
する。ゲート電極７の形成によって左からメモリセル
ａ、メモリセルｂ、メモリセルｃ及びメモリセルｄを形
成する（図７（ｂ））。これらのメモリセルａ〜ｄにＲ
ＯＭインプラを行ってそれぞれチャネルコンダクタンス
の異なる４状態のトランジスタを形成する。図８は第１
回目のＲＯＭインプラの説明である。イオン注入用のマ
スクであるフォトレジスト８はメモリセルａのみ被覆
し、他のメモリセルｂ〜ｄは露出させる。そして、この
半導体基板１にＲＯＭインプラを施す。即ち、ボロン１
０を１２０ｋｅＶ、１．５×１０¹⁴／ｃｍ²の条件でイ
オン注入する。イオン注入後は、注入されたイオンを熱
処理して不純物を拡散する。イオンは、フォトレジスト
９で被覆されているので、このメモリセルａには、イオ
ンが注入されない。

【００１４】他のメモリセルにはそれらの平面部にのみ
イオン注入が行われている。トレンチ１５の底部にも多
少イオン注入がなされることがある（図８）。ついで、
第１回目のＲＯＭインプラが終わってからフォトレジス
ト９を取り除く。そして、第２回目のＲＯＭインプラを
行うためのフォトレジスト１１をパターニングする。フ
ォトレジスト１１は、メモリセルａ及びメモリセルｂ
は、完全に被覆し、メモリセルｃは、１側面のみを露出
させて他を被覆する。メモリセルｄは、露出しておく。
このフォトレジスト１１を用いて半導体基板１に第２回
目のＲＯＭインプラを行う。その条件は、ボロン１２を
２１０ｋｅＶ、１．５×１０¹⁴／ｃｍ²でイオン注入す
る。この様にイオン注入すると、イオンは、飛程のピー
ク（Ｒｐ）が平面部のチャネル領域より中へ０．２５μ
ｍの所に注入される。そして、注入されたイオンの熱拡
散を行うと、メモリセルｃのボロンは、側面部全体にほ
ぼ均一に注入される。メモリセルｄでは、第２回目のイ
オン注入の結果、ボロンは、チャネル領域の両側面部に
ほぼ均一に注入されるだけでなく、側面部の内部にも拡
散している（図９）。ついで、フォトレジスト１１を除
去して、所定のチャネルコンダクタンスを有するメモリ
セルａ〜ｄが形成される（図１０）。以上のＲＯＭイン
プラによって、メモリセルａは、チャネル領域の平面部
及び側面部のいずれにもイオン注入が行われない。

【００１５】メモリセルｂは、平面部のみにイオンが注
入される。メモリセルｃは、平面部及び片方の側面部に
イオンが注入される。メモリセルｄは、平面部及び両側
面部にイオンが注入される。メモリセルそれぞれのチャ
ネルコンダクタンスが設定され、その電圧−電流特性
は、図１１に示すように等間隔の勾配で変化するので、
それぞれのしきい値電圧を等間隔に変化させることがで
きる。実施例では、ＮＯＲ型トランジスタを例に取り上
げたが、ＮＡＮＤ型トランジスタにも適用することがで
きる。また、チャネル幅を変えて４状態を作ることがで
き、イオン注入量を変えて４状態を作ることができる。
そこで、２つの方法を組合わせれば、８状態を作ること
ができ、１メモリセルが３ビットの情報を記憶すること
ができる。さらに、ｎ型半導体基板を用いても良い。

【００１６】

【発明の効果】以上の様に、本発明では、半導体基板に
形成されたメモリセルトランジスタのチャネル形成領域
の平面部と側面部に加速電圧を変えたＲＯＭインプラに
よってチャネルを形成し、平面部と側面部のしきい値電
圧を独立して制御することによりフォトレジストの合せ
ずれの影響無くメモリセルに情報を記憶させる多値ＲＯ
Ｍを備えた半導体装置が得られる。又半導体装置の高集
積化が可能になる。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体基板の平面図。

【図２】図１のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の
断面図。

【図３】図１のＣ−Ｃ′線及びＤ−Ｄ′線に沿う部分の
断面図。

【図４】本発明の実施例に係る半導体基板の平面図。

【図５】図４のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の
断面図。

【図６】本発明の実施例の半導体装置の製造工程断面
図。

【図７】本発明の実施例の半導体装置の製造工程断面
図。

【図８】本発明の実施例の半導体装置の製造工程断面
図。

【図９】本発明の実施例の半導体装置の製造工程断面
図。

【図１０】本発明の実施例の半導体装置の製造工程断面
図。

【図１１】本発明の電流−電圧特性図。

【図１２】従来のマスクＲＯＭの回路図。

【図１３】従来の半導体装置の平面図。

【図１４】図１３のＡ−Ａ′線に沿う部分の断面図。

【図１５】図１３の半導体装置のゲートとフォトレジス
トのイオン注入用開口との重なり度合いと、しきい値電
圧との関係を示す特性図。

【符号の説明】

１半導体基板２、３シリコン酸化膜４、８、９、１１、１９フォトレジスト５反転防止層６ゲート絶縁膜（シリコン酸化膜）７ゲート電極（ポリシリコン膜）１０、１２ボロン１３ＲＯＭインプラ用開口１４、１６、１７、１８チャネル領域１５トレンチ４０ソース／ドレイン領域（不純物拡散領
域）

Claims

【特許請求の範囲】

【請求項１】主面に第１及び第２のトレンチが形成さ
れた半導体基板と、前記半導体基板主面に形成され、前記第１及び第２のト
レンチを横切るようにその内部及び前記トレンチ間に形
成されたソース／ドレイン領域と、前記半導体基板主面に形成されたゲート絶縁膜と、前記トレンチ間の平面部及びこの平面部の両端に連続す
る前記第１及び第２のトレンチの側面部の上であり、か
つ、前記ソース／ドレイン領域上及びこのソース／ドレ
イン領域の間に前記ゲート絶縁膜を介して形成されたゲ
ート電極とを備え、前記ソース／ドレイン領域間の前記ゲート電極下には、
チャネル領域が形成されることを特徴とする半導体装
置。
【請求項２】半導体基板と、前記半導体基板主面に同一方向に形成された複数の直線
状のトレンチと、前記半導体基板主面に、前記トレンチと直交するように
形成された複数の直線状の不純物拡散領域と、前記半導体基板主面に形成されたゲート絶縁膜と、隣接する前記トレンチ間の平面部とこの平面部の両端に
連続する前記トレンチの側面部の上に形成されたゲート
電極とを備え、前記複数のトレンチの中の隣接する任意のトレンチ間の
上に形成された前記ゲート電極下の隣接する１対の前記
不純物拡散領域をソース／ドレイン領域とし、そのソー
ス／ドレイン領域間をチャネル領域として１メモリセル
を構成することによって複数のメモリセルをマトリクス
状に配置したことを特徴とする半導体装置。
【請求項３】半導体基板主面に複数の直線状のトレン
チを同一方向に形成する工程と、前記半導体基板主面に複数の直線状の不純物拡散領域を
前記トレンチと直交するように形成する工程と、前記半導体基板主面にゲート絶縁膜を形成する工程と、隣接する前記トレンチ間の平面部とこの平面部の両端に
連続する前記トレンチの側面部の上にゲート電極を形成
する工程と、前記複数のトレンチの中の隣接する任意のトレンチ間の
上に形成された前記ゲート電極下の隣接する１対の前記
不純物拡散領域をソース／ドレイン領域とし、そのソー
ス／ドレイン領域間に形成されるチャネル領域に所定の
量のイオンを注入してそのしきい値電圧を所定の値にす
る工程とを備えていることを特徴とする半導体装置の製
造方法。
【請求項４】前記チャネル領域は、前記トレンチ間の
平面部にある第１の部分及びこの平面部両端の前記トレ
ンチ側面部にある第２及び第３の部分に分かれており、
そのチャネル領域のしきい値電圧は、この第１乃至第３
の部分にそれぞれ前記イオンを注入するか或いは注入し
ないかによって決められることを特徴とする請求項３に
記載の半導体装置の製造方法。