JPH07169852A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、特にメモリのように、多数のトランジス
タが格子状に整列配置されているときの、バーチカル
（Vertical）トランジスタにおけるゲート電極の配線に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to wiring of a gate electrode in a vertical transistor when a large number of transistors are arranged in a grid like a memory. Regarding
【０００２】[0002]
【従来の技術】プレーナ（planar）トランジスタを用い
るＶＬＳＩデバイスの集積度を増加させるためにはチャ
ネルの長さと幅を全部縮小しなければならない。しか
し、この場合、ショート−チャネル効果（short-channe
l effect）のような問題を起こしてトランジスタの駆動
力および信頼性を低下させる。2. Description of the Related Art In order to increase the degree of integration of VLSI devices using planar transistors, the channel length and width must be reduced. However, in this case, the short-channel effect (short-channe
and the driving force and reliability of the transistor are deteriorated.
【０００３】従って、プレーナトランジスタの限界を克
服しうるバーチカルトランジスタが開発されたが、タカ
ト（H.Takato）などはシリコンピラー（pillar：柱) を
ゲート電極が取り囲む構造のバーチカルトランジスタ
（以下、“ＳＧＴ”という）を提案した（ IDEM ′88
"High Performance CMOS Surrounding Gate Transistor
(ＳＧＴ）for Ultra High Density LSIs ″) 。Therefore, although a vertical transistor capable of overcoming the limitation of the planar transistor has been developed, H.Takato et al. "Proposed" (IDEM '88
"High Performance CMOS Surrounding Gate Transistor
(SGT) for Ultra High Density LSIs ").
【０００４】ゲート、ソースおよびドレインがバーチカ
ルに配列される前記ＳＧＴは、シリコンピラーをチャネ
ル領域として利用しゲートの長さを前記ピラーの高さで
調節するので、トランジスタの電気的特性を悪化させず
にデバイスの集積度を増加させうる。また、前記ピラー
の側壁を全部チャネル領域として用いるので、有効チャ
ネル幅（Effective Channel Width ）が増加してプレー
ナトランジスタより優秀な駆動力を得ることができる。The SGT, in which the gate, the source and the drain are arranged vertically, uses the silicon pillar as a channel region and adjusts the gate length by the height of the pillar, so that the electrical characteristics of the transistor are not deteriorated. Moreover, the degree of integration of the device can be increased. In addition, since the sidewalls of the pillars are entirely used as the channel region, the effective channel width is increased, and a driving force superior to that of the planar transistor can be obtained.
【０００５】このようにＳＧＴはデバイスの集積度を著
しく増加させることができるが、ゲート電極の配線方法
が容易でないため現在としては製品に適用しにくい実情
である。図１、図２Ａ、Ｂおよび図３Ａ、Ｂは前記ＳＧ
Ｔにおけるゲート電極の配線方法を説明するための断面
図および平面図であり、図２Ａ、図３Ａは工程別に前記
ＳＧＴを垂直に切った断面図であり、図２Ｂ、図３Ｂは
それによる平面図である。As described above, the SGT can remarkably increase the degree of integration of the device, but at present, it is difficult to apply it to a product because the wiring method of the gate electrode is not easy. 1, 2A, B and 3A, B are the SG
FIGS. 2A and 3A are cross-sectional views and a plan view for explaining a method of wiring a gate electrode in T, FIG. 2A and FIG. 3A are cross-sectional views in which the SGT is vertically cut according to steps, and FIGS. 2B and 3B are plan views. Is.
【０００６】図１を参照すれば、リソグラフィ工程によ
りシリコン基板１００を選択的に食刻することによっ
て、所定間隔に分離される多数のシリコンピラー１２０
を形成する。次いで、前記シリコンピラー１２０が形成
された基板１００上に、２００Å程度の厚さを有するゲ
ート酸化膜１２２を形成した後、前記ゲート酸化膜１２
２上にＮ+ 不純物イオンでドープされたポリシリコンを
沈積してゲート電極として利用される導電層１２４を形
成する。Referring to FIG. 1, a plurality of silicon pillars 120 are separated at a predetermined interval by selectively etching a silicon substrate 100 by a lithography process.
To form. Next, a gate oxide film 122 having a thickness of about 200Å is formed on the substrate 100 having the silicon pillar 120 formed thereon, and then the gate oxide film 12 is formed.
Polysilicon doped with N + impurity ions is deposited on the second layer 2 to form a conductive layer 124 used as a gate electrode.
【０００７】図２Ａおよび図２Ｂを参照すれば、前記ピ
ラー１２０の間にゲート電極を連結するために、リソグ
ラフィ工程によってゲート電極の連結部位にのみフォト
レジストパターン１３０を形成する。ここで、前記導電
層１２４は前記ピラー１２０の側壁に形成された第１部
分１２４ａと、その上部表面に形成された第２部分１２
４ｂおよびピラー１２０の間に形成された第３部分（図
示せず）に区分される。Referring to FIGS. 2A and 2B, in order to connect the gate electrodes between the pillars 120, a photoresist pattern 130 is formed only at the connecting portions of the gate electrodes by a lithography process. Here, the conductive layer 124 includes a first portion 124a formed on a sidewall of the pillar 120 and a second portion 12 formed on an upper surface thereof.
4b and the pillar 120 are divided into a third portion (not shown).
【０００８】図３Ａおよび図３Ｂを参照すれば、前記フ
ォトレジストパターン１３０を食刻マスクとして使用し
て前記導電層の露出された部分、すなわち前記ピラー１
２０の上部表面に形成された第２部分１２４ｂを異方性
食刻工程で除去する。従って、前記ピラー１２０の側壁
にはスペーサ（spacer）形態のゲート電極１２４ａを形
成し、前記ピラー１２０の間に形成された導電層１２４
ｃによって前記ゲート電極１２４ａを連結する。Referring to FIGS. 3A and 3B, the exposed portion of the conductive layer, that is, the pillar 1 is formed using the photoresist pattern 130 as an etching mask.
The second portion 124b formed on the upper surface of 20 is removed by an anisotropic etching process. Therefore, a gate electrode 124a having a spacer shape is formed on the sidewall of the pillar 120, and the conductive layer 124 formed between the pillars 120 is formed.
The gate electrode 124a is connected by c.
【０００９】図４は前述したＳＧＴ製造方法によって相
互連結されたゲート電極を示す斜視図である。図４に示
したように、従来ＳＧＴはシリコンピラー１２０の側壁
を取り囲むスペーサ形態の導電層によってゲート電極１
２４ａが形成され、前記ピラー１２０の間に局部的に形
成された導電層１２４ｃによりゲート電極が連結されて
ワードライン（Ｗ）として提供される。FIG. 4 is a perspective view showing the gate electrodes interconnected by the SGT manufacturing method described above. As shown in FIG. 4, in the conventional SGT, a gate electrode 1 is formed by a spacer-shaped conductive layer surrounding a sidewall of the silicon pillar 120.
24a is formed, and the gate electrode is connected by the conductive layer 124c formed locally between the pillars 120 to provide a word line (W).
【００１０】前述した従来の方法によると、分離された
シリコンピラーの側壁にスペーサ形態のゲート電極を形
成するとき、メモリセル領域で前記スペーサ形態のゲー
ト電極を連結するためにリソグラフィ工程が１回追加さ
れる。また、メモリセルのサイズが縮小されるにつれ、
前記ピラー側壁側の導電層を食刻することが難しく、安
定された食刻工程を得るためにはピラーの高さを増加さ
せることができない短所がある。According to the conventional method described above, when the spacer-shaped gate electrode is formed on the sidewall of the separated silicon pillar, one additional lithography process is performed to connect the spacer-shaped gate electrode in the memory cell region. To be done. Also, as the size of memory cells is reduced,
It is difficult to etch the conductive layer on the side wall of the pillar, and the height of the pillar cannot be increased to obtain a stable etching process.
【００１１】[0011]
【発明が解決しようとする課題】本発明の目的はバーチ
カルに配置された電極を容易に連結し得る半導体装置を
提供することである。本発明の他の目的は前記半導体装
置を達成するに特に適した半導体装置の製造方法を提供
することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device which can easily connect electrodes arranged vertically. Another object of the present invention is to provide a method of manufacturing a semiconductor device which is particularly suitable for achieving the semiconductor device.
【００１２】[0012]
【課題を解決するための手段】前記目的を達成するため
に本発明は、Ｘ軸方向には第１間隔を置いて形成され、
前記Ｘ軸方向とは垂直であるＹ軸方向には前記第１間隔
より狭い第２間隔で形成され多数の列をなしているパタ
ーンと、前記パターンを取り囲み、前記Ｙ軸方向の前記
パターンの間の空間を埋立てる導電性構造物を具備する
半導体装置を提供する。In order to achieve the above object, the present invention is formed at a first interval in the X-axis direction,
Between the pattern in the Y-axis direction, which is perpendicular to the X-axis direction, and is formed at a second interval narrower than the first interval and forms a number of rows, and between the patterns surrounding the pattern and in the Y-axis direction. There is provided a semiconductor device having a conductive structure filling the space.
【００１３】前記他の目的を達成するために本発明は、
Ｘ軸方向には第１間隔を有し、前記Ｘ軸方向に垂直であ
るＹ軸方向には前記第１間隔より狭い第２間隔を有する
ようにパターンを形成する段階と、前記パターンが形成
された結果物上に導電物質を沈積して前記パターンの間
のＹ軸方向の空間は埋立て、Ｘ軸方向の空間にはグルー
ブを有する導電層を形成する段階と、前記導電層を異方
性食刻して、前記パターンをそれぞれ取り囲み、前記Ｘ
軸方向には相互分離され、前記Ｙ軸方向の前記パターン
の間の空間を埋立てることにより前記Ｙ軸方向には相互
連結される導電性構造物を形成する段階を具備すること
を特徴とする半導体装置の製造方法を提供する。In order to achieve the above other objects, the present invention provides:
Forming a pattern having a first interval in the X-axis direction and a second interval narrower than the first interval in the Y-axis direction perpendicular to the X-axis direction; and forming the pattern. A conductive material is deposited on the resultant structure to fill a space in the Y-axis direction between the patterns, and a conductive layer having a groove is formed in the space in the X-axis direction; and the conductive layer is anisotropic. Etch to enclose each of the patterns and add the X
Forming conductive structures that are axially separated from each other and that are filled with spaces between the patterns in the Y-axis direction to be interconnected in the Y-axis direction. A method for manufacturing a semiconductor device is provided.
【００１４】本発明の望ましい実施例によると、前記パ
ターンはシリコン基板を食刻して形成されたシリコンピ
ラーになり、前記シリコンピラーの側壁にバーチカルト
ランジスタが形成され、前記導電性構造物はバーチカル
に形成されるワードラインとなる。According to a preferred embodiment of the present invention, the pattern is a silicon pillar formed by etching a silicon substrate, a vertical transistor is formed on a sidewall of the silicon pillar, and the conductive structure is a vertical transistor. It becomes a word line to be formed.
【００１５】[0015]
【作用】本発明は、Ｘ軸およびＹ軸方向に前記パターン
の間隔をそれぞれ異に形成するにつれ、別途のリソグラ
フィ工程および連結用導電層なくバーチカルの導電性構
造物を自体的に連結することができる。According to the present invention, as the patterns are formed at different intervals in the X-axis direction and the Y-axis direction, the vertical conductive structure can be connected without a separate lithography process and a conductive layer for connection. it can.
【００１６】[0016]
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図５は本発明によって相互連結されたバーチ
カルゲート電極を示す斜視図である。図５を参照する
と、互いに直交する３本の基準軸Ｘ、Ｙ、Ｚを想定し
て、ＸＹ面が主表面となるシリコン基板を食刻してＺ軸
と平行に形成されたシリコンピラーＰが、平面上のＸ軸
方向には第１間隔を置いて形成され、前記Ｘ軸方向とは
垂直であるＹ軸方向には前記第１間隔より狭い第２間隔
で形成され列をなしている。前記シリコンピラーＰの側
壁はワードラインＷＬとして提供されるゲート電極が取
り囲んでおり、その上部と下部にバーチカルトランジス
タのソースとドレインが形成される。The present invention will be described in detail below with reference to the accompanying drawings. FIG. 5 is a perspective view showing vertical gate electrodes interconnected according to the present invention. Referring to FIG. 5, assuming three reference axes X, Y, and Z that are orthogonal to each other, a silicon pillar P formed parallel to the Z axis by etching a silicon substrate whose XY plane is the main surface is formed. Are formed at a first interval in the X-axis direction on the plane, and are formed at a second interval that is narrower than the first interval in the Y-axis direction that is perpendicular to the X-axis direction to form a row. A sidewall of the silicon pillar P is surrounded by a gate electrode serving as a word line WL, and a source and a drain of a vertical transistor are formed on an upper portion and a lower portion of the gate electrode.
【００１７】ビットライン方向となる前記Ｘ軸方向に
は、第１間隔で配列される前記シリコンピラーＰの側壁
にゲート電極用導電層がスペーサ形態で形成されること
により、シリコンピラー単位でゲート電極が相互分離さ
れる。ワードライン方向となる前記Ｙ軸方向には、前記
第１間隔より狭い第２間隔で配列される前記シリコンピ
ラーＰの間にゲート電極用導電層が埋立てられることに
より、ゲート電極が相互連結されワードラインＷＬとし
て提供される。In the X-axis direction, which is the bit line direction, the gate electrode conductive layer is formed in a spacer shape on the sidewalls of the silicon pillars P arranged at the first intervals, so that the gate electrodes are formed in units of silicon pillars. Are separated from each other. In the Y-axis direction, which is the word line direction, the gate electrode conductive layers are buried between the silicon pillars P arranged at the second intervals narrower than the first intervals, thereby interconnecting the gate electrodes. It is provided as a word line WL.
【００１８】図６は本発明によるシリコンピラーの平面
図である。図６に示したように、本発明によるシリコン
ピラーＰは、平面上のＸ軸方向（切断線Ｘ）には第１間
隔ｂを有して形成され、前記Ｘ軸方向に垂直であるＹ軸
方向（切断線Ｙ）には前記第１間隔ｂより狭い第２間隔
ａを有して形成され多数の列をなしている。FIG. 6 is a plan view of a silicon pillar according to the present invention. As shown in FIG. 6, the silicon pillar P according to the present invention is formed with a first interval b in the X-axis direction (cutting line X) on the plane and is perpendicular to the X-axis direction. A plurality of rows are formed in the direction (cutting line Y) with a second spacing a narrower than the first spacing b.
【００１９】図７Ａ、８Ａおよび図９Ａは図６の切断線
Ｙ（または図５の切断線Ｙ）によって、本発明によるバ
ーチカルゲート電極の配線方法を説明するための断面図
であり、図７Ｂ、８Ｂおよび図１０Ｂは図６の切断線Ｘ
（または図５の切断線Ｘ）による断面図である。図７Ａ
および図７Ｂはシリコンピラー１４を形成する段階を示
す。シリコン基板１０上に絶縁物質、例えば高温酸化物
（High Temperature Oxide）またはシリコンナイトライ
ド（Si3N4 ）を２０００Å程度の厚さで沈積し食刻阻止
層１２（etch-blocking layer ）を形成した後、リソグ
ラフィ工程でシリコンピラーが形成される領域にフォト
レジストパターン（図示せず）を形成する。次いで、前
記フォトレジストパターンを食刻マスクとして使用し
て、反応性イオン食刻（Reactive Ion Etching）方法に
よって前記食刻阻止層１２およびシリコン基板１０を順
次に食刻することにより、例えば０．３μm の幅ｃと
１．０μm の高さｄを有する多数のシリコンピラー１４
を形成する。前記シリコンピラー１４はビットラインが
連結される方向には第１間隔ｂ、例えば０．４μm の間
隔で分離され、ワードラインが連結される方向には第２
間隔ａ、例えば０．２μm の間隔で分離されるように形
成される。次に、前記シリコンピラー１４が形成された
シリコン基板１０上に熱酸化工程を施して１００〜２０
０Å程度の厚さのゲート酸化膜１６を形成する。FIGS. 7A, 8A and 9A are sectional views for explaining the wiring method of the vertical gate electrode according to the present invention by the cutting line Y of FIG. 6 (or the cutting line Y of FIG. 5). 8B and FIG. 10B are cutting lines X of FIG.
FIG. 6 is a cross-sectional view taken along (or a cutting line X in FIG. 5). Figure 7A
And FIG. 7B shows the steps of forming the silicon pillar 14. An insulating material, for example, a high temperature oxide (High Temperature Oxide) or a silicon nitride (Si 3 N 4 ) is deposited on the silicon substrate 10 to a thickness of about 2000Å to form an etching blocking layer 12 (etch-blocking layer). After that, a photoresist pattern (not shown) is formed in a region where a silicon pillar is formed by a lithography process. Then, using the photoresist pattern as an etching mask, the etching blocking layer 12 and the silicon substrate 10 are sequentially etched by a reactive ion etching method, for example, 0.3 μm. Silicon pillars 14 having a width c of 1.0 and a height d of 1.0 μm
To form. The silicon pillars 14 are separated by a first distance b in the direction of connecting the bit lines, for example, 0.4 μm, and a second distance in the direction of connecting the word lines.
It is formed so as to be separated at an interval a, for example, an interval of 0.2 μm. Next, a thermal oxidation process is performed on the silicon substrate 10 on which the silicon pillars 14 are formed to obtain 100 to 20.
A gate oxide film 16 having a thickness of about 0Å is formed.
【００２０】図８Ａおよび図８Ｂは導電層１８を形成す
る段階を示す。前記ゲート酸化膜１６が形成された結果
物の全面に導電物質、例えば不純物がドープされたポリ
シリコンを１５００Å程度の厚さで沈積し、前記シリコ
ンピラー１４の間のＹ軸方向の空間は埋立て（図８Ａ参
照）、Ｘ軸方向の空間にはグルーブ（groove）を有する
ように（図８Ｂ参照）導電層１８を形成する。前記導電
層１８は、前記狭い第２間隔（図７Ａのａ）に分離され
たシリコンピラー１４の間を十分に埋めることができる
程度の厚さで形成する。8A and 8B show the steps of forming the conductive layer 18. A conductive material, for example, polysilicon doped with impurities is deposited to a thickness of about 1500Å on the entire surface of the resultant structure where the gate oxide film 16 is formed, and the space between the silicon pillars 14 in the Y-axis direction is filled. The conductive layer 18 is formed so as to have a groove in the space in the X-axis direction (see FIG. 8A) (see FIG. 8B). The conductive layer 18 is formed with a thickness sufficient to fill the spaces between the silicon pillars 14 separated into the narrow second gap (a in FIG. 7A).
【００２１】図９Ａおよび図１０Ｂはゲート電極１８
ａ、１８ｂを形成する段階を示す。前記導電層１８を反
応性イオン食刻方法で異方性食刻して、前記シリコンピ
ラー１４をそれぞれ取り囲むゲート電極１８ａ、１８ｂ
を形成する。前記狭い第２間隔で分離されたシリコンピ
ラー１４の間は前記導電層１８で埋立てられてゲート電
極１８ａが相互連結される（図９Ａ参照）。前記広い第
１間隔で分離されたシリコンピラー１４の側壁には前記
導電層１８よりなったスペーサ形態のゲート電極１８ｂ
が形成され相互分離される（図１０Ｂ参照）。ここで、
前記異方性食刻は、前記シリコンピラー１４上の食刻阻
止層１２が露出されるときまで遂行され、前記食刻阻止
層１２は前記異方性食刻工程時その下部のシリコンピラ
ー１４が損傷されることを防止する役割を果たす。9A and 10B show the gate electrode 18
The step of forming a and 18b is shown. The conductive layer 18 is anisotropically etched by a reactive ion etching method to form gate electrodes 18a and 18b surrounding the silicon pillar 14, respectively.
To form. A space between the silicon pillars 14 separated by the narrow second interval is filled with the conductive layer 18 and interconnects the gate electrodes 18a (see FIG. 9A). A spacer-shaped gate electrode 18b formed of the conductive layer 18 is formed on a sidewall of the silicon pillar 14 separated by the wide first spacing.
Are formed and separated from each other (see FIG. 10B). here,
The anisotropic etching is performed until the etching blocking layer 12 on the silicon pillar 14 is exposed, and the etching blocking layer 12 is formed by the silicon pillar 14 below the etching blocking layer 12 during the anisotropic etching process. It serves to prevent damage.
【００２２】図１１は本発明によって相互連結されたバ
ーチカルゲート電極を示す平面図である。図１１に示し
たように、シリコンピラー１４を取り囲むバーチカルゲ
ート電極１８ａ、１８ｂが、狭い間隔で分離されるシリ
コンピラー１４の間に相互容易に連結されることが判
る。FIG. 11 is a plan view showing vertical gate electrodes interconnected according to the present invention. As shown in FIG. 11, it can be seen that the vertical gate electrodes 18a and 18b surrounding the silicon pillar 14 are easily connected to each other between the silicon pillars 14 that are separated by a narrow space.
【００２３】本発明は前記実施例に限らず本発明の技術
的な思想を一脱しない範囲内で当分野の通常の知識をも
つ者による多様な変形が可能なことはもちろんである。It is needless to say that the present invention is not limited to the above-described embodiments, and various modifications can be made by a person having ordinary skill in the art within a range not departing from the technical idea of the present invention.
【００２４】[0024]
【発明の効果】前述したように本発明によれば、シリコ
ンピラーのようなパターンを取り囲むバーチカル電極を
相互連結するために、連結すべき方向における前記パタ
ーンの間隔を、分離すべき方向における間隔より狭く形
成する。従って、別途のリソグラフィ工程や連結用導電
層がなくても前記バーチカル電極を相互容易に連結する
ことができる。As described above, according to the present invention, in order to interconnect vertical electrodes surrounding a pattern such as a silicon pillar, the distance between the patterns in the connecting direction is set to be smaller than that in the separating direction. Form narrowly. Therefore, the vertical electrodes can be easily connected to each other without a separate lithography process or a conductive layer for connection.
【００２５】本発明によるバーチカル電極配線方法を前
述したＳＧＴのようなバーチカルトランジスタに適用す
る場合、バーチカルゲート電極を容易に相互連結しうる
ので、バーチカルトランジスタの製品適用の限界を克服
することができる。When the vertical electrode wiring method according to the present invention is applied to the vertical transistor such as the SGT described above, the vertical gate electrodes can be easily connected to each other, so that the limitation of the product application of the vertical transistor can be overcome.
【図１】従来の方法におけるバーチカルゲート電極の配
線方法を説明するための断面図である。FIG. 1 is a sectional view for explaining a wiring method of a vertical gate electrode in a conventional method.
【図２】Ａは従来の方法におけるバーチカルゲート電極
の配線方法を説明するための断面図、ＢはＡに対応する
平面図である。2A is a cross-sectional view for explaining a wiring method of a vertical gate electrode in a conventional method, and B is a plan view corresponding to A. FIG.
【図３】Ａは従来の方法におけるバーチカルゲート電極
の配線方法を説明するための断面図、ＢはＡに対応する
平面図である。3A is a cross-sectional view for explaining a wiring method of a vertical gate electrode in a conventional method, and B is a plan view corresponding to A. FIG.
【図４】従来の方法によって相互連結されたバーチカル
ゲート電極を示す斜視図である。FIG. 4 is a perspective view showing vertical gate electrodes interconnected by a conventional method.
【図５】本発明によって相互連結されたバーチカルゲー
ト電極を示す斜視図である。FIG. 5 is a perspective view showing vertical gate electrodes interconnected according to the present invention.
【図６】本発明によるシリコンピラーの平面図である。FIG. 6 is a plan view of a silicon pillar according to the present invention.
【図７】Ａは図６の切断線Ｙによって本発明によるバー
チカルゲート電極の配線方法を説明するための断面図、
Ｂは図６の切断線Ｘによって本発明によるバーチカルゲ
ート電極の配線方法を説明するための断面図である。7A is a cross-sectional view for explaining the wiring method of the vertical gate electrode according to the present invention by the cutting line Y of FIG.
6B is a cross-sectional view for explaining the wiring method of the vertical gate electrode according to the present invention along the cutting line X in FIG.
【図８】Ａは図６の切断線Ｙによって本発明によるバー
チカルゲート電極の配線方法を説明するための断面図、
Ｂは図６の切断線Ｘによって本発明によるバーチカルゲ
ート電極の配線方法を説明するための断面図である。8A is a cross-sectional view for explaining a wiring method of a vertical gate electrode according to the present invention, which is taken along the line Y of FIG.
6B is a cross-sectional view for explaining the wiring method of the vertical gate electrode according to the present invention along the cutting line X in FIG.
【図９】図６の切断線Ｙによって本発明によるバーチカ
ルゲート電極の配線方法を説明するための断面図であ
る。FIG. 9 is a cross-sectional view for explaining the method of wiring the vertical gate electrode according to the present invention along the section line Y of FIG.
【図１０】図６の切断線Ｘによって本発明によるバーチ
カルゲート電極の配線方法を説明するための断面図であ
る。FIG. 10 is a cross-sectional view for explaining the method of wiring the vertical gate electrode according to the present invention along the cutting line X in FIG.
【図１１】本発明によって相互連結されたバーチカルゲ
ート電極を示す平面図である。FIG. 11 is a plan view showing vertical gate electrodes interconnected according to the present invention.
１０ シリコン基板 １２ 食刻阻止層 １４ シリコンピラー １６ ゲート酸化膜 ａ 第２間隔 ｂ 第１間隔 10 Silicon Substrate 12 Etch Blocking Layer 14 Silicon Pillar 16 Gate Oxide Film a Second Interval b First Interval
Claims (12)
れ、前記Ｘ軸方向とは垂直であるＹ軸方向には前記第１
間隔より狭い第２間隔で形成されて多数の列をなしてい
るパターンと、 前記パターンを取り囲み、前記Ｙ軸方向の前記パターン
の間の空間を埋立てる導電性構造物を具備する半導体装
置。1. A first space is formed in the X-axis direction at a first interval, and the first space is formed in the Y-axis direction which is perpendicular to the X-axis direction.
A semiconductor device comprising: a pattern having a plurality of rows formed at a second interval narrower than the interval; and a conductive structure surrounding the pattern and filling a space between the patterns in the Y-axis direction.
されその上部にトランジスタが形成されるシリコンピラ
ーであることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the pattern is a silicon pillar on which a transistor is formed on a sidewall of a semiconductor substrate.
記シリコンピラー上に形成された絶縁膜パターンをさら
に具備することを特徴とする請求項２記載の半導体装
置。3. The semiconductor device according to claim 2, further comprising an insulating film pattern formed on the silicon pillar to protect the silicon pillar.
たゲート酸化膜をさらに具備することを特徴とする請求
項２記載の半導体装置。4. The semiconductor device according to claim 2, further comprising a gate oxide film formed on a sidewall of the silicon pillar.
利用されることを特徴とする請求項１記載の半導体装
置。5. The semiconductor device according to claim 1, wherein the conductive structure is used as a word line.
表面を露出させるように形成されたことを特徴とする請
求項１記載の半導体装置。6. The semiconductor device according to claim 1, wherein the conductive structure is formed to expose an upper surface of the pattern.
方向に垂直であるＹ軸方向には前記第１間隔より狭い第
２間隔を有するようにパターンを形成する段階と、 前記パターンが形成された結果物上に導電物質を沈積し
て前記パターンの間のＹ軸方向の空間は埋立て、Ｘ軸方
向の空間にはグルーブを有する導電層を形成する段階
と、 前記導電層を異方性食刻して、前記パターンをそれぞれ
取り囲み、前記Ｘ軸方向には相互分離され、前記Ｙ軸方
向の前記パターンの間の空間を埋立てることにより前記
Ｙ軸方向には相互連結される導電性構造物を形成する段
階を具備することを特徴とする半導体装置の製造方法。7. The pattern is formed to have a first space in the X-axis direction and a second space narrower than the first space in the Y-axis direction perpendicular to the X-axis direction, Depositing a conductive material on the pattern-formed product to fill the space between the patterns in the Y-axis direction and form a conductive layer having a groove in the space in the X-axis direction; Layers are anisotropically etched to surround each of the patterns, separated from each other in the X-axis direction, and interconnected in the Y-axis direction by filling the space between the patterns in the Y-axis direction. A method of manufacturing a semiconductor device, comprising the step of forming a conductive structure as described above.
部表面を露出する時まで遂行することを特徴とする請求
項７記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the anisotropic etching process is performed until the upper surface of the pattern is exposed.
形成されるシリコンピラーであることを特徴とする請求
項７記載の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 7, wherein the pattern is a silicon pillar formed by etching a semiconductor substrate.
ターン上に絶縁膜パターンを形成する段階をさらに具備
することを特徴とする請求項７記載の半導体装置。10. The semiconductor device of claim 7, further comprising the step of forming an insulating film pattern on the pattern to protect the pattern.
パターンの側壁上に絶縁膜を形成する段階をさらに具備
することを特徴とする請求項７記載の半導体装置の製造
方法。11. The method of manufacturing a semiconductor device according to claim 7, further comprising a step of forming an insulating film on a sidewall of the pattern before the step of forming the conductive layer.
方向の空間は埋立てることができる程度の厚さで形成す
ることを特徴とする請求項７記載の半導体装置の製造方
法。12. The method of manufacturing a semiconductor device according to claim 7, wherein the conductive layer is formed to a thickness such that a space in the Y-axis direction between the patterns can be filled.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P19947 | 1993-09-27 | ||
| KR1019930019947A KR970005167B1 (en) | 1993-09-27 | 1993-09-27 | A method of manufacturing for semiconductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169852A true JPH07169852A (en) | 1995-07-04 |
Family
ID=19364772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6172552A Pending JPH07169852A (en) | 1993-09-27 | 1994-07-25 | Semiconductor device and manufacture thereof |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07169852A (en) |
| KR (1) | KR970005167B1 (en) |
-
1993
- 1993-09-27 KR KR1019930019947A patent/KR970005167B1/en not_active IP Right Cessation
-
1994
- 1994-07-25 JP JP6172552A patent/JPH07169852A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR970005167B1 (en) | 1997-04-12 |
| KR950010210A (en) | 1995-04-26 |
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