JPH07162020A - チップキャリアを使用した光受信器 - Google Patents
チップキャリアを使用した光受信器Info
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- JPH07162020A JPH07162020A JP5304473A JP30447393A JPH07162020A JP H07162020 A JPH07162020 A JP H07162020A JP 5304473 A JP5304473 A JP 5304473A JP 30447393 A JP30447393 A JP 30447393A JP H07162020 A JPH07162020 A JP H07162020A
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 2
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- 239000000969 carrier Substances 0.000 abstract 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 101150015217 FET4 gene Proteins 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Light Receiving Elements (AREA)
- Optical Communication System (AREA)
Abstract
(57)【要約】
【目的】チップキャリアを使用した光受信器において、
１つのチップキャリアで異なるビットレートに対応で
き、低コスト化を図る。 【構成】アバランシェホトダイオード（以下ＡＰＤ）素
子２、低雑音ＦＥＴ３から構成されるチップキャリアを
使用した光受信器において、抵抗調整用のＦＥＴ４を設
け、このＦＥＴ４のチャネル抵抗を電圧供給回路８から
の電圧で制御する。これにより、ビットレート毎に異な
る抵抗を有するチップキャリアを使用することなく、１
つのチップキャリアで異なるビットレートに対応でき
る。
１つのチップキャリアで異なるビットレートに対応で
き、低コスト化を図る。 【構成】アバランシェホトダイオード（以下ＡＰＤ）素
子２、低雑音ＦＥＴ３から構成されるチップキャリアを
使用した光受信器において、抵抗調整用のＦＥＴ４を設
け、このＦＥＴ４のチャネル抵抗を電圧供給回路８から
の電圧で制御する。これにより、ビットレート毎に異な
る抵抗を有するチップキャリアを使用することなく、１
つのチップキャリアで異なるビットレートに対応でき
る。
Description
【０００１】
【産業上の利用分野】本発明はチップキャリアに関し、
特にチップキャリアを使用した光通信用高感度型の光受
信器に関する。
特にチップキャリアを使用した光通信用高感度型の光受
信器に関する。
【０００２】
【従来の技術】従来のチップキャリアを使用した光受信
器は、図２に示すように、キャリア１にＡＰＤ素子２、
低雑音ＦＥＴ３及び負荷抵抗（帰還抵抗）１０が実装さ
れている。図２の構成では、ＡＰＤ素子２と低雑音ＦＥ
Ｔ３の入力容量と負荷抵抗とで帯域が決定され、その決
定された帯域を後段の回路で広帯域にしている。
器は、図２に示すように、キャリア１にＡＰＤ素子２、
低雑音ＦＥＴ３及び負荷抵抗（帰還抵抗）１０が実装さ
れている。図２の構成では、ＡＰＤ素子２と低雑音ＦＥ
Ｔ３の入力容量と負荷抵抗とで帯域が決定され、その決
定された帯域を後段の回路で広帯域にしている。
【０００３】
【発明が解決しようとする課題】異なるビットレート
（特に高速のビットレート）でこのようなチップキャリ
アを使用した光受信器を使用する場合、従来技術では可
変抵抗器を使用すると、抵抗器の浮遊容量により雑音を
拾い、受信感度が低下するため可変抵抗器を使用するこ
とができないことから、負荷抵抗の定数の調整ができ
ず、ビットレート毎に抵抗値の異なる負荷抵抗を準備す
る必要があった。この結果、ビットレート毎にチップキ
ャリアを用意する必要があり、量産性が悪く、コスト高
を招くという欠点があった。
（特に高速のビットレート）でこのようなチップキャリ
アを使用した光受信器を使用する場合、従来技術では可
変抵抗器を使用すると、抵抗器の浮遊容量により雑音を
拾い、受信感度が低下するため可変抵抗器を使用するこ
とができないことから、負荷抵抗の定数の調整ができ
ず、ビットレート毎に抵抗値の異なる負荷抵抗を準備す
る必要があった。この結果、ビットレート毎にチップキ
ャリアを用意する必要があり、量産性が悪く、コスト高
を招くという欠点があった。
【０００４】
【課題を解決するための手段】本発明の目的は上述の欠
点を除去し、１つのチップキャリアで種々のビットレー
トに対応できるチップキャリアを使用した光受信器を提
供することにある。
点を除去し、１つのチップキャリアで種々のビットレー
トに対応できるチップキャリアを使用した光受信器を提
供することにある。
【０００５】上記目的を達成するため、本発明のチップ
キャリアを使用した光受信器は、入力光信号を電気信号
に変換する光電気変換部と、前記電気信号を増幅する増
幅素子と、負荷抵抗と、抵抗調整用半導体素子と、この
抵抗調整用半導体素子の抵抗を制御するための制御回路
と、少なくとも前記光電気変換部、前記増幅素子および
前記抵抗調整用半導体素子を搭載するチップキャリアと
を備えている。
キャリアを使用した光受信器は、入力光信号を電気信号
に変換する光電気変換部と、前記電気信号を増幅する増
幅素子と、負荷抵抗と、抵抗調整用半導体素子と、この
抵抗調整用半導体素子の抵抗を制御するための制御回路
と、少なくとも前記光電気変換部、前記増幅素子および
前記抵抗調整用半導体素子を搭載するチップキャリアと
を備えている。
【０００６】また、本発明の光受信器は、アバランシェ
ホトダイオード（以下ＡＰＤ）素子，低雑音ＦＥＴ１及
びＦＥＴ２から構成され、ＦＥＴ１はゲート電極とＡＰ
Ｄ素子のアノード電極，ソース電極とアース，ドレイン
電極と次段（キャリア外部）の抵抗が、各々接続されて
ソース接地型の増幅器を構成しており、ＦＥＴ２はドレ
イン電極とＡＰＤ素子のアノード電極，ゲート電極とキ
ャリア外部のチャネル抵抗制御電圧供給回路，ソース電
極とキャリア外部回路と接続されて電圧制御型可変抵抗
素子を構成しており、ＦＥＴ２のゲート電極に印加され
る電圧を制御することによりＦＥＴ２のチャネル抵抗を
変更することができる手段を有している。
ホトダイオード（以下ＡＰＤ）素子，低雑音ＦＥＴ１及
びＦＥＴ２から構成され、ＦＥＴ１はゲート電極とＡＰ
Ｄ素子のアノード電極，ソース電極とアース，ドレイン
電極と次段（キャリア外部）の抵抗が、各々接続されて
ソース接地型の増幅器を構成しており、ＦＥＴ２はドレ
イン電極とＡＰＤ素子のアノード電極，ゲート電極とキ
ャリア外部のチャネル抵抗制御電圧供給回路，ソース電
極とキャリア外部回路と接続されて電圧制御型可変抵抗
素子を構成しており、ＦＥＴ２のゲート電極に印加され
る電圧を制御することによりＦＥＴ２のチャネル抵抗を
変更することができる手段を有している。
【０００７】
【実施例】次に本発明について図面を参照して詳細に説
明する。図１（ａ）は本発明の一実施例を示す斜視図
で、図１（ｂ）は図１（ａ）の等価回路である。
明する。図１（ａ）は本発明の一実施例を示す斜視図
で、図１（ｂ）は図１（ａ）の等価回路である。
【０００８】図１（ａ）において、チップキャリア１に
は、アバランシェホトダイオード（以下ＡＰＤ）素子
２、低雑音のＦＥＴ３及び抵抗調整用のＦＥＴ４がメタ
ライズパターン上に実装されており、これらの素子間の
接続はボンディングワイヤを介して行われている。ＡＰ
Ｄ−ＦＥＴキャリア１上面のメタライズパターンから次
段の回路へワイヤボンディング等により接続される。例
えば、ＡＰＤバイアス用高電圧入力端子５もメタライズ
パターン６から次段の回路基盤へ接続される。
は、アバランシェホトダイオード（以下ＡＰＤ）素子
２、低雑音のＦＥＴ３及び抵抗調整用のＦＥＴ４がメタ
ライズパターン上に実装されており、これらの素子間の
接続はボンディングワイヤを介して行われている。ＡＰ
Ｄ−ＦＥＴキャリア１上面のメタライズパターンから次
段の回路へワイヤボンディング等により接続される。例
えば、ＡＰＤバイアス用高電圧入力端子５もメタライズ
パターン６から次段の回路基盤へ接続される。
【０００９】図１（ｂ）において、ＦＥＴ３のゲート電
極はＡＰＤ素子２のアノード電極に接続され、ソース電
極はアースに接続され、ドレイン電極は次段回路の負荷
抵抗７と接続され、ソース接地型増幅器を構成してい
る。
極はＡＰＤ素子２のアノード電極に接続され、ソース電
極はアースに接続され、ドレイン電極は次段回路の負荷
抵抗７と接続され、ソース接地型増幅器を構成してい
る。
【００１０】一方、ＦＥＴ４のドレイン電極はＡＰＤ素
子２のアノード電極に接続され、ゲート電極はキャリア
外部のチャネル抵抗制御用電圧供給回路８に接続され、
ソース電極は次段回路と接続されて電圧制御型可変抵抗
素子を構成している。ＦＥＴ４のゲート電極に印加され
る電圧を制御することによりＦＥＴ４のチャネル抵抗９
を調整することができる。なお、抵抗制御用電圧供給回
路はチップキャリア上に設けることもできるが、次段の
回路あるいは別な基板に設けることができる。光ファイ
バ１０からＡＰＤ素子２に入力された光信号は、電気信
号に変換されてＦＥＴ３で増幅される。電気信号の帯域
はＡＰＤ素子２のカソード電極，ＦＥＴ３のゲート電極
及びＦＥＴ４のドレイン電極の３つの電極の持つ浮遊容
量（ＣＴ）とＦＥＴ４のチャネル抵抗９の時定数から決
定される。
子２のアノード電極に接続され、ゲート電極はキャリア
外部のチャネル抵抗制御用電圧供給回路８に接続され、
ソース電極は次段回路と接続されて電圧制御型可変抵抗
素子を構成している。ＦＥＴ４のゲート電極に印加され
る電圧を制御することによりＦＥＴ４のチャネル抵抗９
を調整することができる。なお、抵抗制御用電圧供給回
路はチップキャリア上に設けることもできるが、次段の
回路あるいは別な基板に設けることができる。光ファイ
バ１０からＡＰＤ素子２に入力された光信号は、電気信
号に変換されてＦＥＴ３で増幅される。電気信号の帯域
はＡＰＤ素子２のカソード電極，ＦＥＴ３のゲート電極
及びＦＥＴ４のドレイン電極の３つの電極の持つ浮遊容
量（ＣＴ）とＦＥＴ４のチャネル抵抗９の時定数から決
定される。
【００１１】
【発明の効果】以上述べたように、本発明では使用する
ビットレートが異なる場合でもＦＥＴのチャネル抵抗を
ゲート電極に印加される電圧で調整できることから、１
つのチップキャリアで異なるビットレートに対応でき、
低コスト化を図ることができる。
ビットレートが異なる場合でもＦＥＴのチャネル抵抗を
ゲート電極に印加される電圧で調整できることから、１
つのチップキャリアで異なるビットレートに対応でき、
低コスト化を図ることができる。
【図１】（ａ）は本発明の一実施例を示す斜視図、
（ｂ）は図１（ａ）の等価回路。
（ｂ）は図１（ａ）の等価回路。
【図２】（ａ）は従来のチップキャリアの斜視図、
（ｂ）は図２（ａ）の等価回路。
（ｂ）は図２（ａ）の等価回路。
１ ＡＰＤ−ＡＭＰキャリア ２ ＡＰＤ素子 ３ ＦＥＴ ４ ＦＥＴ ５ ＡＰＤバイアス用高電圧入力端子 ６ メタライズパターン ７ 負荷抵抗 ８ チャネル抵抗制御用電圧供給回路 ９ チャネル抵抗 １０ 帰還抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 10/14 10/04 10/06
Claims (3)
- 【請求項１】 入力光信号を電気信号に変換する光電気
変換部と、前記電気信号を増幅する増幅素子と、負荷抵
抗と、抵抗調整用半導体素子と、この抵抗調整用半導体
素子の抵抗を制御するための制御回路と、少なくとも前
記光電気変換部，前記増幅素子および前記抵抗調整用半
導体素子を搭載するチップキャリアとから構成されたこ
とを特徴とするチップキャリアを使用した光受信器。 - 【請求項２】 前記抵抗調整用半導体素子が電界効果ト
ランジスタから構成された請求項１記載のチップキャリ
アを使用した光受信器。 - 【請求項３】 前記制御回路が前記電界効果トランジス
タのチャンネル抵抗を制御する電圧を供給する電圧供給
回路から構成された請求項２記載のチップキャリアを使
用した光受信器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304473A JPH07162020A (ja) | 1993-12-06 | 1993-12-06 | チップキャリアを使用した光受信器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304473A JPH07162020A (ja) | 1993-12-06 | 1993-12-06 | チップキャリアを使用した光受信器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07162020A true JPH07162020A (ja) | 1995-06-23 |
Family
ID=17933449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5304473A Pending JPH07162020A (ja) | 1993-12-06 | 1993-12-06 | チップキャリアを使用した光受信器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07162020A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972880B1 (en) | 1996-02-22 | 2005-12-06 | Fujitsu Limited | Optical receiving unit having frequency characteristics which are controllable in accordance with a clock signal used to transmit data |
| CN102569246A (zh) * | 2010-12-15 | 2012-07-11 | 三菱电机株式会社 | 元件载体以及受光模块 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58157156A (ja) * | 1982-03-12 | 1983-09-19 | Hitachi Cable Ltd | Ａｇｃ端子付光受信用集積回路 |
| JPH0546049B2 (ja) * | 1989-12-15 | 1993-07-12 | Hitachi Shomei Kk |
-
1993
- 1993-12-06 JP JP5304473A patent/JPH07162020A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58157156A (ja) * | 1982-03-12 | 1983-09-19 | Hitachi Cable Ltd | Ａｇｃ端子付光受信用集積回路 |
| JPH0546049B2 (ja) * | 1989-12-15 | 1993-07-12 | Hitachi Shomei Kk |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972880B1 (en) | 1996-02-22 | 2005-12-06 | Fujitsu Limited | Optical receiving unit having frequency characteristics which are controllable in accordance with a clock signal used to transmit data |
| CN102569246A (zh) * | 2010-12-15 | 2012-07-11 | 三菱电机株式会社 | 元件载体以及受光模块 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |