JPH07153839A - 自己整合分離を有する集積回路 - Google Patents
自己整合分離を有する集積回路Info
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Abstract
(57)【要約】
【目的】 本発明は一般に自己整合堆積フィールド酸化
物を有する集積回路と接着したウエハで作成されたその
ような回路に係る。 【構成】 集積回路が埋込まれたシリサイド（５）層を
有する接着されたウエハ上に作製される。
物を有する集積回路と接着したウエハで作成されたその
ような回路に係る。 【構成】 集積回路が埋込まれたシリサイド（５）層を
有する接着されたウエハ上に作製される。
Description
【０００１】
【産業上の利用分野】本発明は一般に自己整合堆積フィ
ールド酸化物を有する集積回路と、接着したウエハで作
製されたそのような回路に係る。
ールド酸化物を有する集積回路と、接着したウエハで作
製されたそのような回路に係る。
【０００２】
【従来の技術】ほとんどのシリコン集積回路は、現在、
金属−酸化物−半導体（ＭＯＳ）電界効果トランジスタ
を使っているが、バイポーラトランジスタを用いるよう
作られる多くの集積回路がある。具体的には、バイポー
ラ技術は、拡散を最小にし、かつエミッタ−ベース容量
を減すために、ポリシリコンエミッタを用い、ベース容
量を最小にするために、特別の酸化工程を用い、寄生容
量を減すために、形状をより小さくし、コレクター基板
容量を最小にするために、接着したＳＯＩ（絶縁体のシ
リコン）を用いて、発展してきた。これらの発展のすべ
てが、基本的にバイポーラデバイスの動作速度を増すこ
とに、向けられている。
金属−酸化物−半導体（ＭＯＳ）電界効果トランジスタ
を使っているが、バイポーラトランジスタを用いるよう
作られる多くの集積回路がある。具体的には、バイポー
ラ技術は、拡散を最小にし、かつエミッタ−ベース容量
を減すために、ポリシリコンエミッタを用い、ベース容
量を最小にするために、特別の酸化工程を用い、寄生容
量を減すために、形状をより小さくし、コレクター基板
容量を最小にするために、接着したＳＯＩ（絶縁体のシ
リコン）を用いて、発展してきた。これらの発展のすべ
てが、基本的にバイポーラデバイスの動作速度を増すこ
とに、向けられている。
【０００３】寄生コレクタ抵抗を最小にするために、エ
ピタキシャル成長前に、高濃度ドープ埋込み層が、シリ
コンウエハ中に注入される。続くエピタキシャル層は典
型的な場合、真性コレクタ領域のためにドープされ、ベ
ース及びエミッタ領域を形成するために、用いられる。
埋込み層及び最初のシリコンウエハ不純物濃度の組合せ
が、２つの基本的な寄生要素、すなわちコレクタ抵抗及
びコレクタ−基板容量を決る。コレクタ容量を最小にす
るためには、低濃度ドープの基板が必要である。第２の
寄生素子、すなわちＳＣＲデバイスは、多くの近接した
トランジスタにより形成され、ラッチアップをひき起
す。この素子はトランジスタ間の間隙を制限する。従っ
て、相対する寄生素子が、バイポーラトランジスタ技術
の基本的な限界を生み出す。
ピタキシャル成長前に、高濃度ドープ埋込み層が、シリ
コンウエハ中に注入される。続くエピタキシャル層は典
型的な場合、真性コレクタ領域のためにドープされ、ベ
ース及びエミッタ領域を形成するために、用いられる。
埋込み層及び最初のシリコンウエハ不純物濃度の組合せ
が、２つの基本的な寄生要素、すなわちコレクタ抵抗及
びコレクタ−基板容量を決る。コレクタ容量を最小にす
るためには、低濃度ドープの基板が必要である。第２の
寄生素子、すなわちＳＣＲデバイスは、多くの近接した
トランジスタにより形成され、ラッチアップをひき起
す。この素子はトランジスタ間の間隙を制限する。従っ
て、相対する寄生素子が、バイポーラトランジスタ技術
の基本的な限界を生み出す。
【０００４】これらの基本的な限界及びラッチアップの
除去は、接着されたＳＯＩウエハを用いることによっ
て、実現される。その中では、個々のトランジスタが誘
電体によって、全体的に絶縁されている。このことは、
典型的な場合、各能動デバイスを囲む再充てん溝を有す
る埋込まれた酸化物ウエハの使用により、達成される。
除去は、接着されたＳＯＩウエハを用いることによっ
て、実現される。その中では、個々のトランジスタが誘
電体によって、全体的に絶縁されている。このことは、
典型的な場合、各能動デバイスを囲む再充てん溝を有す
る埋込まれた酸化物ウエハの使用により、達成される。
【０００５】バイポーラ技術のためのトレンチ分離のほ
とんどの共通的方法は、シリコンを貫いて酸化物まで埋
込まれた“堀”をエッチし、残ったシリコンを酸化し、
ポリシリコンの厚い層を堆積させ、最後に能動領域上か
ら、過剰のポリシリコンを研磨除去することである。こ
の方法は、所望の５μm の高濃度ドープ埋込み層に適合
させるために必要なシリコン厚のために、用いられてい
る。埋込み層が用いられないＣＭＳＯ技術においては、
ＬＯＣＯＳ又はＳＷＡＭＩフィールド酸化物法を用いる
ことによって、トレンチ領域を生成させることが、可能
である。ＬＯＣＯＳ及びＳＷＡＭＩは、よく知られた略
語である。たとえば、バイポーラ作製法の例についての
記述としては、セミコンダクター・インターナショナル
（Semiconductor International)、７２−７４頁、１９
９１年１１月を参照のこと。
とんどの共通的方法は、シリコンを貫いて酸化物まで埋
込まれた“堀”をエッチし、残ったシリコンを酸化し、
ポリシリコンの厚い層を堆積させ、最後に能動領域上か
ら、過剰のポリシリコンを研磨除去することである。こ
の方法は、所望の５μm の高濃度ドープ埋込み層に適合
させるために必要なシリコン厚のために、用いられてい
る。埋込み層が用いられないＣＭＳＯ技術においては、
ＬＯＣＯＳ又はＳＷＡＭＩフィールド酸化物法を用いる
ことによって、トレンチ領域を生成させることが、可能
である。ＬＯＣＯＳ及びＳＷＡＭＩは、よく知られた略
語である。たとえば、バイポーラ作製法の例についての
記述としては、セミコンダクター・インターナショナル
（Semiconductor International)、７２−７４頁、１９
９１年１１月を参照のこと。
【０００６】
【本発明の要約】本発明の実施例に従うと、集積回路は
埋込み酸化物及びシリサイド層を有する基板の半導体表
面上に、酸化物及びポリシリコンの層を形成し、前記半
導体中に分離領域を形成するため、第１の工程でパター
ン形成し、前記酸化物層の一部を露出するトレンチを形
成するために、第２の工程でパターン形成し、前記分離
領域及び前記トレンチの中に、酸化物を堆積させ、前記
集積回路作製を完了させるプロセスによって、作製され
る。酸化物及びポリシリコン層は、埋込み酸化物層まで
より、シリサイド層に近い。より一般的には、任意の容
易に除去される材料を、酸化物上に堆積させてよく、ポ
リシリコンは容易に除去されるが、シリコン窒化物も使
用できる。好ましい実施例において、前記第２のパター
ン形成工程後に残っている酸化物及びポリシリコンが除
去される。別の好ましい実施例において、第１及び第２
のウエハ上に、それぞれシリサイド及び酸化物層を形成
し、前記酸化物及びシリサイド層が隣接するように、第
１及び第２のウエハをともに接着することによって、接
着されたウエハが形成される。シリサイド層側にある接
着されたウエハを、薄くすることが望ましい。埋込み酸
化物及びシリサイド層なしで、自己整合プロセスを行っ
てもよい。
埋込み酸化物及びシリサイド層を有する基板の半導体表
面上に、酸化物及びポリシリコンの層を形成し、前記半
導体中に分離領域を形成するため、第１の工程でパター
ン形成し、前記酸化物層の一部を露出するトレンチを形
成するために、第２の工程でパターン形成し、前記分離
領域及び前記トレンチの中に、酸化物を堆積させ、前記
集積回路作製を完了させるプロセスによって、作製され
る。酸化物及びポリシリコン層は、埋込み酸化物層まで
より、シリサイド層に近い。より一般的には、任意の容
易に除去される材料を、酸化物上に堆積させてよく、ポ
リシリコンは容易に除去されるが、シリコン窒化物も使
用できる。好ましい実施例において、前記第２のパター
ン形成工程後に残っている酸化物及びポリシリコンが除
去される。別の好ましい実施例において、第１及び第２
のウエハ上に、それぞれシリサイド及び酸化物層を形成
し、前記酸化物及びシリサイド層が隣接するように、第
１及び第２のウエハをともに接着することによって、接
着されたウエハが形成される。シリサイド層側にある接
着されたウエハを、薄くすることが望ましい。埋込み酸
化物及びシリサイド層なしで、自己整合プロセスを行っ
てもよい。
【０００７】
【詳細な記述】本発明において、実施例を参照しながら
述べる。他の実施例とともに、本実施例の変形が、当業
者には、明らかであろう。
述べる。他の実施例とともに、本実施例の変形が、当業
者には、明らかであろう。
【０００８】図１はシリコン基板１、埋込み酸化物層
３、金属シリサイド層５及び第１の伝導形をもつシリコ
ン層７を有する構造を描く。シリサイド層５の金属の例
は、タングステンで、好ましい実施例において、ｎは第
１の伝導形である。
３、金属シリサイド層５及び第１の伝導形をもつシリコ
ン層７を有する構造を描く。シリサイド層５の金属の例
は、タングステンで、好ましい実施例において、ｎは第
１の伝導形である。
【０００９】構造の作製方法の例について、簡単に述べ
る。デバイスウエハとなるウエハに、アンチモンがイオ
ン注入される。適切なドーズ及びエネルギーは、当業者
によって選択されるであろう。典型的な場合、注入層は
浅く、約１０17／cm2 の不純物濃度を有する。周知の技
術を用いて、金属シリサイド層が形成される。シリサイ
ドを形成するための典型的な金属は、タングステンシリ
サイドの良好な特性のため、タングステンである。ハン
ドルウエハとよばれるもう１つのウエハは、酸化物層を
有するように、準備される。酸化物は典型的な場合、数
ミクロンの厚さである。酸化物はＴＥＯＳのような堆積
させた酸化物でよい。
る。デバイスウエハとなるウエハに、アンチモンがイオ
ン注入される。適切なドーズ及びエネルギーは、当業者
によって選択されるであろう。典型的な場合、注入層は
浅く、約１０17／cm2 の不純物濃度を有する。周知の技
術を用いて、金属シリサイド層が形成される。シリサイ
ドを形成するための典型的な金属は、タングステンシリ
サイドの良好な特性のため、タングステンである。ハン
ドルウエハとよばれるもう１つのウエハは、酸化物層を
有するように、準備される。酸化物は典型的な場合、数
ミクロンの厚さである。酸化物はＴＥＯＳのような堆積
させた酸化物でよい。
【００１０】２つのウエハはともに酸化物とともに接着
され、シリサイド層は相互に隣接する。従来の接着技術
を用いてもよい。次にデバイスウエハは、それが数ミク
ロン厚さになるまで、薄くする。図１の描かれた構造
が、結果である。周知の技術を用いてよい。
され、シリサイド層は相互に隣接する。従来の接着技術
を用いてもよい。次にデバイスウエハは、それが数ミク
ロン厚さになるまで、薄くする。図１の描かれた構造
が、結果である。周知の技術を用いてよい。
【００１１】次に酸化物層９を層７上に形成し、ポリシ
リコンの層１１を、酸化物層９上に堆積させる。酸化物
層９は比較的薄く、典型的な場合３５nmで、ポリシリコ
ン層１１はより厚く、典型的な場合４００nmである。成
長させた酸化物を用いてもよい。ポリシリコン以外の材
料を用いてもよい。たとえば、シリコン窒化物を用いて
もよい。材料は容易に除去できるものである必要があ
る。ポリシリコン層を堆積させるために、周知の技術を
用いてもよい。得られた構造が、図２に描かれている。
リコンの層１１を、酸化物層９上に堆積させる。酸化物
層９は比較的薄く、典型的な場合３５nmで、ポリシリコ
ン層１１はより厚く、典型的な場合４００nmである。成
長させた酸化物を用いてもよい。ポリシリコン以外の材
料を用いてもよい。たとえば、シリコン窒化物を用いて
もよい。材料は容易に除去できるものである必要があ
る。ポリシリコン層を堆積させるために、周知の技術を
用いてもよい。得られた構造が、図２に描かれている。
【００１２】次に、２つのリソグラフィ・パターン形成
工程が行われる。フォトレジスト層１３を堆積させ、酸
化物層９及びポリシリコン層１１を貫き層７中に延びる
分離領域を描画するために、パターン形成する。従来の
リソグラフィパターン形成技術が用いられる。第１のパ
ターン形成工程において、パターンは図３に示されるよ
うに、フォトレジストを貫き、層７中に転写される。す
なわち、分離領域が層７中に形成される。第２のパター
ン形成工程において、フォトレジストのもう１つの層１
５を堆積し、溝を描画するために、パターン形成され
る。パターンは層７を貫き、接着されたウエハの酸化物
層３に、転写される。得られる構造が、図４に示されて
いる。
工程が行われる。フォトレジスト層１３を堆積させ、酸
化物層９及びポリシリコン層１１を貫き層７中に延びる
分離領域を描画するために、パターン形成する。従来の
リソグラフィパターン形成技術が用いられる。第１のパ
ターン形成工程において、パターンは図３に示されるよ
うに、フォトレジストを貫き、層７中に転写される。す
なわち、分離領域が層７中に形成される。第２のパター
ン形成工程において、フォトレジストのもう１つの層１
５を堆積し、溝を描画するために、パターン形成され
る。パターンは層７を貫き、接着されたウエハの酸化物
層３に、転写される。得られる構造が、図４に示されて
いる。
【００１３】次に、ＴＥＯＳのような酸化物の層１７
を、堆積させる。平坦な表面を作るために、誘電体平坦
化技術が用いられる。たとえば、フォトレジストの層を
堆積させ、平坦化エッチバックを用いる。すなわち、誘
電体とフォトレジストをほぼ同じ速度で除去するエッチ
ングを用いる。フォトレジスト以外の材料を用いてもよ
い。この露出されたポリシリコン及び酸化物層を除去す
るために、周知のエッチング技術が用いられ、図５に描
かれた構造が生成する。
を、堆積させる。平坦な表面を作るために、誘電体平坦
化技術が用いられる。たとえば、フォトレジストの層を
堆積させ、平坦化エッチバックを用いる。すなわち、誘
電体とフォトレジストをほぼ同じ速度で除去するエッチ
ングを用いる。フォトレジスト以外の材料を用いてもよ
い。この露出されたポリシリコン及び酸化物層を除去す
るために、周知のエッチング技術が用いられ、図５に描
かれた構造が生成する。
【００１４】集積回路の作製を完了させるために、従来
の作製技術が用いられる。たえとば、セミコンダクタ・
インタナショナル（Semiconductor International)、７
２−７４頁、１９９１年１１月に述べられているような
技術を、バイポーラデバイスの作製を完了させるため
に、用いてもよい。この技術は当業者には理解されると
考えられるので、これ以上の説明は必要ない。もちろ
ん、他の作製技術を用いてもよい。
の作製技術が用いられる。たえとば、セミコンダクタ・
インタナショナル（Semiconductor International)、７
２−７４頁、１９９１年１１月に述べられているような
技術を、バイポーラデバイスの作製を完了させるため
に、用いてもよい。この技術は当業者には理解されると
考えられるので、これ以上の説明は必要ない。もちろ
ん、他の作製技術を用いてもよい。
【００１５】ここで述べた方法は寄生容量と抵抗を減
し、コレクタ容量及び抵抗も減すことが、認識されるで
あろう。また、描かれたフィールド酸化物は能動領域に
対して自己整合し、ＭＯＳ又はバイポーラデバイス又は
両方に用いてよいことが、認識されるであろう。もし、
自己整合フィールド酸化物のみが必要なら、埋込み酸化
物及びシリサイド層は省いてよい。
し、コレクタ容量及び抵抗も減すことが、認識されるで
あろう。また、描かれたフィールド酸化物は能動領域に
対して自己整合し、ＭＯＳ又はバイポーラデバイス又は
両方に用いてよいことが、認識されるであろう。もし、
自己整合フィールド酸化物のみが必要なら、埋込み酸化
物及びシリサイド層は省いてよい。
【００１６】実施例の変形は、当業者には明らかであろ
う。
う。
【図１】本発明に従う作製の、異なる段階における集積
回路の断面図である。
回路の断面図である。
【図２】本発明に従う作製の、異なる段階における集積
回路の断面図である。
回路の断面図である。
【図３】本発明に従う作製の、異なる段階における集積
回路の断面図である。
回路の断面図である。
【図４】本発明に従う作製の、異なる段階における集積
回路の断面図である。
回路の断面図である。
【図５】本発明に従う作製の、異なる段階における集積
回路の断面図である。
回路の断面図である。
１ シリコン基板 ３ 酸化物層 ５ シリサイド層 ７ 層、半導体 ９ 酸化物層 １１ 層、ポリシリコン層、材料 １３ フォトレジスト層 １５ 層 １７ 層
Claims (9)
- 【請求項１】 基板（１）上に酸化物（９）及び材料
（１１）の層を形成する工程を含み、前記基板（１）は
半導体表面及び埋込み酸化物（３）及びシリサイド層
（５）を有し、半導体表面上の酸化物（９）及び材料
（１１）の前記層は、前記埋込み酸化物層（３）より、
前記シリサイド層（５）に近く、 前記半導体（７）中に分離領域を形成するための第１の
パターン形成；前記酸化物層（３）の一部分を露出する
溝を形成するための第２のパターン形成；前記分離領域
中及び前記溝中への酸化物（１７）を堆積；及び集積回
路作製を完了させる工程を含む集積回路の製造方法。 - 【請求項２】 前記材料（１１）はポリシリコンから成
る請求項１記載の方法。 - 【請求項３】 前記第２のパターン形成工程後残ってい
る前記酸化物（９）及びポリシリコン（１１）を除去す
る工程を更に含む請求項２記載の方法。 - 【請求項４】 第１のウエハ上にシリサイド層（５）を
形成する工程；第２のウエハ上に酸化物層（３）を形成
する工程；前記第１及び第２のウエハをともに接着し、
前記酸化物（３）及びシリサイド（５）層が相互に隣接
した接着ウエハを形成する工程を更に含む請求項３記載
の方法。 - 【請求項５】 前記シリサイド（５）層の側で、前記接
着ウエハを薄くする工程を更に含む請求項４記載の方
法。 - 【請求項６】 半導体基板（１）上に酸化物（９）及び
第１の材料（１１）の層を形成する工程；前記半導体
（７）中に、分離領域を形成するために、第１のパター
ン形成を行う工程；前記分離領域中に、酸化物（１５）
を堆積させる工程；均一な最上部層を形成するために、
第２の材料を堆積させる工程；ほぼ同じ速度で、第２の
材料及び堆積させた酸化物（１５）の両方をエッチング
する工程；及び前記第１の材料（１１）をエッチング
し、それにより自己整合分離プロセスを生じさせる工程
を含む集積回路の製造方法。 - 【請求項７】 前記第１の材料（１１）はシリコン及び
シリコン窒化物から成る群から選択される請求項６記載
の方法。 - 【請求項８】 前記第１の材料（１１）はポリシリコン
である請求項８記載の方法。 - 【請求項９】 前記第２の材料はフォトレジストから成
る請求項７記載の方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US08/102,870 US5395789A (en) | 1993-08-06 | 1993-08-06 | Integrated circuit with self-aligned isolation |
| US102870 | 1993-08-06 |
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| Publication Number | Publication Date |
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| JPH07153839A true JPH07153839A (ja) | 1995-06-16 |
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| JP (1) | JPH07153839A (ja) |
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- 1994-08-02 JP JP6180990A patent/JPH07153839A/ja active Pending
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