JPH07146846A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH07146846A JPH07146846A JP5293081A JP29308193A JPH07146846A JP H07146846 A JPH07146846 A JP H07146846A JP 5293081 A JP5293081 A JP 5293081A JP 29308193 A JP29308193 A JP 29308193A JP H07146846 A JPH07146846 A JP H07146846A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- clock
- control means
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 消費電力を低減させることが可能なマルチプ
ロセッサシステムを提供する。 【構成】 複数のプロセッサエレメント１１〜１４が、
同期制御手段によって演算終了の同期と演算開始を制御
されているマルチプロセッサシステムであって、各プロ
セッサエレメント１１〜１４において、同期制御手段か
らの演算開始信号３０によってクロック供給が開始し、
プロセッサ４１での演算が行なわれ、プロセッサ４１が
演算終了後に同期制御手段へ出力する演算終了信号２１
〜２４によってクロック供給を停止させるクロック制御
手段４３をもつ。 【効果】 プロセッサが同期待ち状態で演算実行してい
ない時にはクロック供給を停止させるので、電力消費を
抑えることが可能である。
ロセッサシステムを提供する。 【構成】 複数のプロセッサエレメント１１〜１４が、
同期制御手段によって演算終了の同期と演算開始を制御
されているマルチプロセッサシステムであって、各プロ
セッサエレメント１１〜１４において、同期制御手段か
らの演算開始信号３０によってクロック供給が開始し、
プロセッサ４１での演算が行なわれ、プロセッサ４１が
演算終了後に同期制御手段へ出力する演算終了信号２１
〜２４によってクロック供給を停止させるクロック制御
手段４３をもつ。 【効果】 プロセッサが同期待ち状態で演算実行してい
ない時にはクロック供給を停止させるので、電力消費を
抑えることが可能である。
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサシステ
ムの低消費電力化に関する。
ムの低消費電力化に関する。
【０００２】
【従来の技術】並列処理をおこなうマルチプロセッサシ
ステムでは、各プロセッサそれぞれが演算実行し、一旦
同期をとった後に次の演算を実行させる方法をとる場
合、ハードウェア同期機構としてバリア同期機構が用い
られている。例えば、上記のような機構をもつマルチプ
ロセッサシステムの従来例には、「信学技報 TECHNICAL
REPORT OF IEICE, CPSY93-20 (1993-08)」５７ページ
から６４ページに記載されているものがあり、各プロセ
ッサと同期機構との信号線接続と同期制御回路で実現さ
れている。
ステムでは、各プロセッサそれぞれが演算実行し、一旦
同期をとった後に次の演算を実行させる方法をとる場
合、ハードウェア同期機構としてバリア同期機構が用い
られている。例えば、上記のような機構をもつマルチプ
ロセッサシステムの従来例には、「信学技報 TECHNICAL
REPORT OF IEICE, CPSY93-20 (1993-08)」５７ページ
から６４ページに記載されているものがあり、各プロセ
ッサと同期機構との信号線接続と同期制御回路で実現さ
れている。
【０００３】
【発明が解決しようとする課題】しかしながら上記のよ
うな例では単にプロセッサエレメントの同期制御のみを
行なうので、演算が終了し他プロセッサの終了待ってい
る状態の同期待ちプロセッサでは演算実行時とほとんど
変わらない電力が消費されており、無駄があった。
うな例では単にプロセッサエレメントの同期制御のみを
行なうので、演算が終了し他プロセッサの終了待ってい
る状態の同期待ちプロセッサでは演算実行時とほとんど
変わらない電力が消費されており、無駄があった。
【０００４】従って、本発明の目的は、消費電力を低減
させることが可能なマルチプロセッサシステムを提供す
ることにある。
させることが可能なマルチプロセッサシステムを提供す
ることにある。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のマルチプロセッサシステムは、複数のプロ
セッサエレメントと、前記プロセッサエレメントそれぞ
れから出力される演算終了信号を入力とし、前記プロセ
ッサエレメント全てから前記演算終了信号が入力された
後に、前記プロセッサエレメント全てに演算開始信号を
出力する同期制御手段とからなるマルチプロセッサシス
テムであって、前記プロセッサエレメントは、前記演算
開始信号の入力により演算を開始し、演算終了時に演算
終了信号を出力するプロセッサと、クロック生成手と、
このクロック生成手段が発生したクロック信号を入力と
し、前記演算開始信号が入力されると前記クロック信号
を前記プロセッサへ出力し、前記演算終了信号が入力さ
れると前記クロック信号の出力を停止するまたはより低
い周波数に切替えるクロック制御手段とを備えたもので
ある。
めに本発明のマルチプロセッサシステムは、複数のプロ
セッサエレメントと、前記プロセッサエレメントそれぞ
れから出力される演算終了信号を入力とし、前記プロセ
ッサエレメント全てから前記演算終了信号が入力された
後に、前記プロセッサエレメント全てに演算開始信号を
出力する同期制御手段とからなるマルチプロセッサシス
テムであって、前記プロセッサエレメントは、前記演算
開始信号の入力により演算を開始し、演算終了時に演算
終了信号を出力するプロセッサと、クロック生成手と、
このクロック生成手段が発生したクロック信号を入力と
し、前記演算開始信号が入力されると前記クロック信号
を前記プロセッサへ出力し、前記演算終了信号が入力さ
れると前記クロック信号の出力を停止するまたはより低
い周波数に切替えるクロック制御手段とを備えたもので
ある。
【０００６】
【作用】本発明は上記した構成によって、演算を開始さ
せるには、同期制御手段が演算開始信号を全てのプロセ
ッサエレメントに出力することにより行なわれる。この
演算開始信号を受けた各プロセッサエレメントでは、演
算開始信号が入力されたクロック制御手段がクロック生
成手段の生成したクロックをプロセッサへ供給し、プロ
セッサが演算を開始する。
せるには、同期制御手段が演算開始信号を全てのプロセ
ッサエレメントに出力することにより行なわれる。この
演算開始信号を受けた各プロセッサエレメントでは、演
算開始信号が入力されたクロック制御手段がクロック生
成手段の生成したクロックをプロセッサへ供給し、プロ
セッサが演算を開始する。
【０００７】プロセッサは演算を終了すると演算終了信
号を出力し、演算終了信号が入力されたクロック制御手
段はプロセッサへのクロック供給を停止またはより低い
周波数に切替える。さらに、各プロセッサエレメントか
ら出力された演算終了信号は同期制御手段へと伝送さ
れ、同期制御手段では全てのプロセッサエレメントから
演算終了信号が入力された後に、次の演算開始信号を出
力する。その後の動作は上記と同様で、これを繰り返
す。
号を出力し、演算終了信号が入力されたクロック制御手
段はプロセッサへのクロック供給を停止またはより低い
周波数に切替える。さらに、各プロセッサエレメントか
ら出力された演算終了信号は同期制御手段へと伝送さ
れ、同期制御手段では全てのプロセッサエレメントから
演算終了信号が入力された後に、次の演算開始信号を出
力する。その後の動作は上記と同様で、これを繰り返
す。
【０００８】以上の動作のように、同期制御手段が全て
のプロセッサエレメントから演算終了信号が入力される
まで待っている間、すでに演算を終了しているプロセッ
サへのクロック供給は停止しており、さらに、同期制御
手段によって演算開始信号がプロセッサへ出力され、プ
ロセッサが演算を開始し実行している間はプロセッサへ
クロックが供給されている。
のプロセッサエレメントから演算終了信号が入力される
まで待っている間、すでに演算を終了しているプロセッ
サへのクロック供給は停止しており、さらに、同期制御
手段によって演算開始信号がプロセッサへ出力され、プ
ロセッサが演算を開始し実行している間はプロセッサへ
クロックが供給されている。
【０００９】
【実施例】以下本発明の一実施例のマルチプロセッサシ
ステムについて、図面を参照しながら説明する。
ステムについて、図面を参照しながら説明する。
【００１０】図１は本発明の実施例におけるマルチプロ
セッサシステムの全体構成を示すものであり、プロセッ
サ数が４の場合である。図１において、１１〜１４はそ
れぞれ独立したプロセッサエレメント、２１〜２４はプ
ロセッサエレメントが演算終了後に出力する演算終了信
号を伝送する演算終了信号線、３０はプロセッサエレメ
ントに演算開始信号を伝送する演算開始信号線、４０は
各プロセッサエレメントからの演算終了信号線２１〜２
４を入力した後に、前記各プロセッサエレメントに演算
開始信号３０を出力する同期制御手段である。
セッサシステムの全体構成を示すものであり、プロセッ
サ数が４の場合である。図１において、１１〜１４はそ
れぞれ独立したプロセッサエレメント、２１〜２４はプ
ロセッサエレメントが演算終了後に出力する演算終了信
号を伝送する演算終了信号線、３０はプロセッサエレメ
ントに演算開始信号を伝送する演算開始信号線、４０は
各プロセッサエレメントからの演算終了信号線２１〜２
４を入力した後に、前記各プロセッサエレメントに演算
開始信号３０を出力する同期制御手段である。
【００１１】図２は本発明の実施例における各プロセッ
サエレメントの構成を示すものである。４１は演算を行
なうプロセッサ、４２は周波数Ｆのクロックを生成し出
力するクロック生成手段、４３はクロックにある操作を
おこないプロセッサへ伝えるクロック制御手段である。
サエレメントの構成を示すものである。４１は演算を行
なうプロセッサ、４２は周波数Ｆのクロックを生成し出
力するクロック生成手段、４３はクロックにある操作を
おこないプロセッサへ伝えるクロック制御手段である。
【００１２】以上のように構成されたマルチプロセッサ
システムについて、以下図１と図２を用いてその動作を
説明する。
システムについて、以下図１と図２を用いてその動作を
説明する。
【００１３】まず、演算開始時は、同期制御手段４０が
演算開始信号を演算開始信号線３０に出力することによ
って各プロセッサエレメント１１〜１４は演算を開始す
るが、この時プロセッサエレメント内では、演算開始信
号線３０の信号はクロック制御手段４３にも入力され、
クロック制御手段４３は、クロック生成手段４２が常に
生成している周波数Ｆのクロック信号を、プロセッサ４
１へ供給する。これにより各プロセッサ４１はクロック
生成手段４２で生成したクロック信号に基づいて動作
し、演算を実行する。
演算開始信号を演算開始信号線３０に出力することによ
って各プロセッサエレメント１１〜１４は演算を開始す
るが、この時プロセッサエレメント内では、演算開始信
号線３０の信号はクロック制御手段４３にも入力され、
クロック制御手段４３は、クロック生成手段４２が常に
生成している周波数Ｆのクロック信号を、プロセッサ４
１へ供給する。これにより各プロセッサ４１はクロック
生成手段４２で生成したクロック信号に基づいて動作
し、演算を実行する。
【００１４】その後、各プロセッサは演算を終了する
と、演算終了信号を演算終了信号線２１〜２４に出力す
るが、この時、演算終了信号線はクロック制御手段４３
にも入力され、これによりクロック制御手段４３は、プ
ロセッサ４１へのクロック供給を停止させる。こうして
各プロセッサエレメント１１〜１４からは演算終了信号
が出力されていき、演算終了信号線２１〜２４を通って
同期制御手段４０へと出力される。同期制御手段４０は
こうして各プロセッサエレメント１１〜１４からの演算
終了信号の入力を待ち、全てのプロセッサエレメント１
１〜１４から演算終了信号がの入力された時点で、演算
終了を確認し、次の演算開始信号を演算開始信号線３０
に出力する。
と、演算終了信号を演算終了信号線２１〜２４に出力す
るが、この時、演算終了信号線はクロック制御手段４３
にも入力され、これによりクロック制御手段４３は、プ
ロセッサ４１へのクロック供給を停止させる。こうして
各プロセッサエレメント１１〜１４からは演算終了信号
が出力されていき、演算終了信号線２１〜２４を通って
同期制御手段４０へと出力される。同期制御手段４０は
こうして各プロセッサエレメント１１〜１４からの演算
終了信号の入力を待ち、全てのプロセッサエレメント１
１〜１４から演算終了信号がの入力された時点で、演算
終了を確認し、次の演算開始信号を演算開始信号線３０
に出力する。
【００１５】その後の動作は上記と同様で、これを繰り
返すして演算を実行していく。上記のような動作を行な
う場合、通常の並列処理では各プロセッサエレメント１
１〜１４での演算時間が異なるのが普通で、同期制御手
段４０が全てのプロセッサエレメント１１〜１４から演
算終了信号を受けるまでの間に、演算を実行しているプ
ロセッサエレメントと、演算を終了して同期待ちにある
プロセッサエレメントとの両方が存在するが、同期待ち
状態のプロセッサエレメントではプロセッサへのクロッ
ク供給が停止した状態となっており、また、同期制御手
段４０から演算開始信号が出力されると各プロセッサエ
レメントではプロセッサへのクロック供給が開始され
る。
返すして演算を実行していく。上記のような動作を行な
う場合、通常の並列処理では各プロセッサエレメント１
１〜１４での演算時間が異なるのが普通で、同期制御手
段４０が全てのプロセッサエレメント１１〜１４から演
算終了信号を受けるまでの間に、演算を実行しているプ
ロセッサエレメントと、演算を終了して同期待ちにある
プロセッサエレメントとの両方が存在するが、同期待ち
状態のプロセッサエレメントではプロセッサへのクロッ
ク供給が停止した状態となっており、また、同期制御手
段４０から演算開始信号が出力されると各プロセッサエ
レメントではプロセッサへのクロック供給が開始され
る。
【００１６】なお、本実施例ではプロセッサエレメント
数が４であるが、この数は２以上であればよいし、演算
終了信号線２１〜２４については終了したプロセッサエ
レメントが特定可能であればプロセッサエレメント数の
信号線は必要ない。
数が４であるが、この数は２以上であればよいし、演算
終了信号線２１〜２４については終了したプロセッサエ
レメントが特定可能であればプロセッサエレメント数の
信号線は必要ない。
【００１７】また、本実施例ではクロック制御手段４３
のクロック切断により電力消費を抑えているが、クロッ
ク周波数を分周し周波数を小さくしてプロセッサ４１へ
供給する構成をとってもよい。
のクロック切断により電力消費を抑えているが、クロッ
ク周波数を分周し周波数を小さくしてプロセッサ４１へ
供給する構成をとってもよい。
【００１８】
【発明の効果】以上のように本発明は、マルチプロセッ
サの同期制御用の信号線によりプロセッサへのクロック
供給を制御することが可能であり、同期待ちで演算を実
行していないプロセッサのクロック停止と演算実行時の
クロック供給を同期制御信号で実現することができる。
サの同期制御用の信号線によりプロセッサへのクロック
供給を制御することが可能であり、同期待ちで演算を実
行していないプロセッサのクロック停止と演算実行時の
クロック供給を同期制御信号で実現することができる。
【００１９】そのため、簡単な構成で、マルチプロセッ
サシステムで必須といえる同期待ち状態で演算実行して
いないプロセッサについて電力消費を抑えることがで
き、プロセッサ数が多いときほど効果が大きくなる。
サシステムで必須といえる同期待ち状態で演算実行して
いないプロセッサについて電力消費を抑えることがで
き、プロセッサ数が多いときほど効果が大きくなる。
【図１】本発明の一実施例におけるマルチプロセッサシ
ステム構成図
ステム構成図
【図２】同実施例におけるプロセッサエレメント構成図
１１ プロセッサエレメント１ １２ プロセッサエレメント２ １３ プロセッサエレメント３ １４ プロセッサエレメント４ ２１ 演算終了信号線１ ２２ 演算終了信号線２ ２３ 演算終了信号線３ ２４ 演算終了信号線４ ３０ 演算開始信号線 ４０ 同期制御手段 ４１ プロセッサ ４２ クロック生成手段 ４３ クロック制御手段
Claims (1)
- 【請求項１】複数のプロセッサエレメントと、 前記プロセッサエレメントそれぞれから出力される演算
終了信号を入力とし、前記プロセッサエレメント全てか
ら前記演算終了信号が入力された後に、前記プロセッサ
エレメント全てに演算開始信号を出力する同期制御手段
とを有するマルチプロセッサシステムであって、 前記プロセッサエレメントは、 前記演算開始信号の入力により演算を開始し、演算終了
時に演算終了信号を出力するプロセッサと、 クロック生成手段と、 このクロック生成手段が発生したクロック信号を入力と
し、前記演算開始信号が入力されると前記クロック信号
を前記プロセッサへ出力し、前記演算終了信号が入力さ
れると前記クロック信号の出力を停止またはより低い周
波数に切替えるクロック制御手段とを備えたマルチプロ
セッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293081A JPH07146846A (ja) | 1993-11-24 | 1993-11-24 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293081A JPH07146846A (ja) | 1993-11-24 | 1993-11-24 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07146846A true JPH07146846A (ja) | 1995-06-06 |
Family
ID=17790205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5293081A Pending JPH07146846A (ja) | 1993-11-24 | 1993-11-24 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07146846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7398403B2 (en) | 2004-07-01 | 2008-07-08 | Matsushita Electric Industrial Co., Ltd. | Multiprocessor control apparatus, control method thereof, and integrated circuit |
| JP2011008419A (ja) * | 2009-06-24 | 2011-01-13 | Nec System Technologies Ltd | 分散型情報処理システム及び制御方法並びにコンピュータプログラム |
-
1993
- 1993-11-24 JP JP5293081A patent/JPH07146846A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7398403B2 (en) | 2004-07-01 | 2008-07-08 | Matsushita Electric Industrial Co., Ltd. | Multiprocessor control apparatus, control method thereof, and integrated circuit |
| JP2011008419A (ja) * | 2009-06-24 | 2011-01-13 | Nec System Technologies Ltd | 分散型情報処理システム及び制御方法並びにコンピュータプログラム |
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